JP6081228B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本実施の形態1では、不揮発性メモリの一例として、トラップ性絶縁膜すなわち電荷を蓄積可能な絶縁膜を用いた電荷蓄積部を有するものについて説明する。すなわち、本実施の形態1では、不揮発性メモリとして、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜を用いたスプリットゲート型セルからなるメモリセルを有する半導体装置およびその製造方法について説明する。具体的には、不揮発性メモリとして、nチャネル型MISFETおよびトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。
次に、本実施の形態1の半導体装置の構造を、図面を参照して説明する。
次に、本実施の形態1の半導体装置の製造方法について説明する。
比較例1の半導体装置を、図面を参照して説明する。図25は、比較例1の半導体装置の製造工程中の要部断面図である。図26は、比較例1の半導体装置の要部平面図である。図27は、比較例1の半導体装置の製造工程中の要部断面図である。なお、図25は、図26のA−A線に沿った断面図に対応した断面図であり、実施の形態1の半導体装置の製造工程のうち、図22を用いて説明した工程と同様の工程における断面図である。また、図26は、絶縁膜14および層間絶縁膜15を除去または透視した状態を示している。さらに、図27は、理解を簡単にするために、図25に示す半導体装置のうち、半導体基板1、p型ウェルPW1、ゲート絶縁膜GI1A、GI1B、制御ゲート電極CGA、CGB、キャップ絶縁膜CP1A、CP1B、CP2A、CP2Bのみを示している。
本実施の形態1の半導体装置では、キャップ絶縁膜CP2Aの上面における制御ゲート電極CGB側の端部EP1Aが、制御ゲート電極CGAの制御ゲート電極CGB側の側面SG1Aよりもメモリゲート電極MGA側に位置している。また、キャップ絶縁膜CP2Bの上面における制御ゲート電極CGA側の端部EP1Bが、制御ゲート電極CGBの制御ゲート電極CGA側の側面SG1Bよりもメモリゲート電極MGB側に位置している。
実施の形態1の半導体装置では、制御ゲート電極CGAを形成した後、キャップ絶縁膜CP2Aをスリミングすることで、制御ゲート電極CGAの幅よりも小さい幅を有するキャップ絶縁膜CP2Aが形成されている。それに対して、実施の形態2の半導体装置では、制御ゲート電極CGAの幅よりも小さい幅を有するキャップ絶縁膜CP2Aを形成した後、キャップ絶縁膜CP2Aの幅よりも大きい幅を有する制御ゲート電極CGAが形成されている。
図28は、実施の形態2の半導体装置の要部断面図である。図28は、図1と同様に、図2のA−A線に沿った断面図に対応した断面図である。
次に、本実施の形態2の半導体装置の製造方法について説明する。
本実施の形態2の半導体装置も、実施の形態1の半導体装置が備えた特徴と同様の特徴を備えている。このような構造により、本実施の形態2の半導体装置も、実施の形態1の半導体装置が有する効果と同様の効果を有する。
実施の形態1の半導体装置では、キャップ絶縁膜CP2Aの一方の側面SC1Aが制御ゲート電極CGAの一方の側面SG1Aから後退し、キャップ絶縁膜CP2Aの他方の側面SC2Aが制御ゲート電極CGAの他方の側面SG2Aから後退していた。それに対して、実施の形態3の半導体装置では、キャップ絶縁膜CP2Aの一方の側面SC1Aは制御ゲート電極CGAの一方の側面SG1Aから後退しているが、キャップ絶縁膜CP2Aの他方の側面SC2Aは制御ゲート電極CGAの他方の側面SG2Aから後退していない。
図36は、実施の形態3の半導体装置の要部断面図である。図36は、図1と同様に、図2のA−A線に沿った断面図に対応した断面図である。
次に、本実施の形態3の半導体装置の製造方法について説明する。
本実施の形態3の半導体装置は、キャップ絶縁膜CP2Aの側面SC2Aが、制御ゲート電極CGAの側面SG2Aよりも後退していない点、および、キャップ絶縁膜CP2Bの側面SC2Bが、制御ゲート電極CGBの側面SG2Bよりも後退していない点を除き、実施の形態1の半導体装置が備えた特徴と同様の特徴を備えている。
実施の形態1の半導体装置では、キャップ絶縁膜CP2Aの側面SC1Aが制御ゲート電極CGAの側面SG1Aよりも後退し、キャップ絶縁膜CP2Bの側面SC1Bが制御ゲート電極CGBの側面SG1Bよりも後退していた。それに対して、実施の形態4の半導体装置では、キャップ絶縁膜CP2Aの上層部のうち制御ゲート電極CGB側の部分が除去されており、キャップ絶縁膜CP2Bの上層部のうち制御ゲート電極CGA側の部分が除去されている。
図46は、実施の形態4の半導体装置の要部断面図である。図46は、図1と同様に、図2のA−A線に沿った断面図に対応した断面図である。
次に、本実施の形態4の半導体装置の製造方法について説明する。
本実施の形態4の半導体装置も、キャップ絶縁膜CP2Aの側面SC2Aが、制御ゲート電極CGAの側面SG2Aよりも後退していない点、および、キャップ絶縁膜CP2Bの側面SC2Bが、制御ゲート電極CGBの側面SG2Bよりも後退していない点を除き、実施の形態1の半導体装置が備えた特徴と同様の特徴を備えている。
実施の形態1の半導体装置では、キャップ絶縁膜CP2Aの側面SC1A、制御ゲート電極CGAの側面SG1A、キャップ絶縁膜CP2Bの側面SC1Bおよび制御ゲート電極CGBの側面SG1Bは、半導体基板1の主面1aに対して垂直な面であった。それに対して、実施の形態5の半導体装置では、キャップ絶縁膜CP2Aの側面SC1A、制御ゲート電極CGAの側面SG1A、キャップ絶縁膜CP2Bの側面SC1Bおよび制御ゲート電極CGBの側面SG1Bは、半導体基板1の主面1aに対して垂直な面から傾斜している。
図57は、実施の形態5の半導体装置の要部断面図である。図57は、図1と同様に、図2のA−A線に沿った断面図に対応した断面図である。
次に、本実施の形態5の半導体装置の製造方法について説明する。
本実施の形態5の半導体装置も、実施の形態1の半導体装置が備えた特徴と同様の特徴を備えている。このような構造により、本実施の形態5の半導体装置も、実施の形態1の半導体装置が有する効果と同様の効果を有する。
実施の形態1の半導体装置では、キャップ絶縁膜CP2Aの側面SC1Aは制御ゲート電極CGAの側面SG1Aよりも後退していた。それに加え、実施の形態6の半導体装置では、制御ゲート電極CGA上であって、キャップ絶縁膜CP2Aの側面SC1Aに、サイドウォールスペーサSW1とは異なるサイドウォールスペーサSW2が形成されている。
図60は、実施の形態6の半導体装置の要部断面図である。図60は、図1と同様に、図2のA−A線に沿った断面図に対応した断面図である。
次に、本実施の形態6の半導体装置の製造方法について説明する。
本実施の形態6の半導体装置も、実施の形態1の半導体装置が備えた特徴と同様の特徴を備えている。このような構造により、本実施の形態6の半導体装置も、実施の形態1の半導体装置が有する効果と同様の効果を有する。
実施の形態1の半導体装置は、不揮発性メモリとして、MONOS膜を用いたスプリットゲート型セルからなるメモリセルを有していた。それに対して、実施の形態7の半導体装置は、不揮発性メモリとして、NAND型のフラッシュメモリからなるメモリセルを有している。
図66は、実施の形態7の半導体装置の要部断面図である。図67は、実施の形態7の半導体装置におけるNAND型のフラッシュメモリの等価回路図である。
次に、本実施の形態7の半導体装置の製造方法について説明する。
本実施の形態7の半導体装置も、実施の形態1の半導体装置が備えた特徴と同様の特徴を備えている。
1a 主面
1A メモリセル領域
2 素子分離膜
3 絶縁膜
4、4c、4d 導電膜
4a 反応生成物
4b パターン
5、6、7、8 絶縁膜
8a、8c 酸化シリコン膜
8b 窒化シリコン膜
9 導電膜
10、10a、10b 絶縁膜
11a、11b n−型半導体領域
12a、12b n+型半導体領域
13 金属シリサイド層
14 絶縁膜
15 層間絶縁膜
16 絶縁膜
A1A、A1B 角部
AR1、AR2 活性領域
BL ビット線
BLG1 ビット線側選択ゲート
BR1 バリア導電膜
CG1〜CG4 制御ゲート
CGA、CGB 制御ゲート電極
CNT1、CNT2 コンタクトホール
CP1A、CP1B、CP2A、CP2B キャップ絶縁膜
CP3A、CP3B キャップ絶縁膜
CV 空洞
EP1A、EP1B 端部
FGA、FGB 浮遊ゲート電極
GR1〜GR7 溝部
GI1A、GI1B、GI2A、GI2B、GI3A、GI3B ゲート絶縁膜
GI4A、GI4B 絶縁膜
IR1 素子分離領域
MC11〜MC14 メモリセル
MCA、MCB、MCA、MCB メモリセル
MCF1 主導電膜
MD、MS 半導体領域
MGA、MGB メモリゲート電極
PG1、PG2 プラグ
PR1〜PR4 フォトレジストパターン
PW1 p型ウェル
SC1A、SC1B、SC2A、SC2B 側面
SG1A、SG1B、SG2A、SG2B 側面
SLG2 ソース線側選択ゲート
SP1 スペーサ
SW1、SW2、SWA、SWB サイドウォールスペーサ
TH1、TH2 厚さ
TR11 ビット線側選択トランジスタ
TR12 ソース線側選択トランジスタ
VS ソース線
WD0 間隔
WD1〜WD7 幅
Claims (16)
- 半導体基板と、
前記半導体基板の第1主面内において、第1方向に沿って間隔を空けて配置された第1ゲート電極および第2ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、
前記第2ゲート電極と前記半導体基板との間に形成された第2ゲート絶縁膜と、
前記第1ゲート電極上に形成された第1キャップ絶縁膜と、
前記第2ゲート電極上に形成された第2キャップ絶縁膜と、
前記第1ゲート電極を挟んで前記第2ゲート電極と反対側に配置され、前記第1ゲート電極と隣り合う第3ゲート電極と、
前記第2ゲート電極を挟んで前記第1ゲート電極と反対側に配置され、前記第2ゲート電極と隣り合う第4ゲート電極と、
前記第3ゲート電極と前記半導体基板との間、および、前記第1ゲート電極と前記第3ゲート電極との間に形成され、内部に第1電荷蓄積部を有する第3ゲート絶縁膜と、
前記第4ゲート電極と前記半導体基板との間、および、前記第2ゲート電極と前記第4ゲート電極との間に形成され、内部に第2電荷蓄積部を有する第4ゲート絶縁膜と、
を有し、
前記第1ゲート電極と前記第1ゲート絶縁膜と前記第1キャップ絶縁膜と前記第3ゲート電極と前記第3ゲート絶縁膜とにより、第1メモリセルが形成されており、
前記第2ゲート電極と前記第2ゲート絶縁膜と前記第2キャップ絶縁膜と前記第4ゲート電極と前記第4ゲート絶縁膜とにより、第2メモリセルが形成されており、
前記第1主面内において、前記第1キャップ絶縁膜の上面における前記第2ゲート電極側の端部が、前記第1ゲート電極の前記第2ゲート電極側の側面よりも前記第3ゲート電極側に位置し、
前記第1キャップ絶縁膜の前記第3ゲート電極側の側面は、前記第1ゲート電極の前記第3ゲート電極側の側面よりも後退しており、
前記第3ゲート電極は、前記第1キャップ絶縁膜の前記第3ゲート電極側の側面、および、前記第1ゲート電極の前記第3ゲート電極側の側面に、前記第3ゲート絶縁膜を介して形成されており、
前記第3ゲート電極は、第1シリコン膜からなり、
前記第3ゲート電極の上面に第1金属シリサイド層が形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1主面内において、前記第2キャップ絶縁膜の上面における前記第1ゲート電極側の端部が、前記第2ゲート電極の前記第1ゲート電極側の側面よりも前記第4ゲート電極側に位置する、半導体装置。 - 請求項2記載の半導体装置において、
前記第2キャップ絶縁膜の前記第4ゲート電極側の側面は、前記第2ゲート電極の前記第4ゲート電極側の側面よりも後退しており、
前記第4ゲート電極は、前記第2キャップ絶縁膜の前記第4ゲート電極側の側面、および、前記第2ゲート電極の前記第4ゲート電極側の側面に、前記第4ゲート絶縁膜を介して形成されている、半導体装置。 - 請求項3記載の半導体装置において、
前記第4ゲート電極は、第2シリコン膜からなり、
前記第4ゲート電極の上面に第2金属シリサイド層が形成されている、半導体装置。 - 請求項2記載の半導体装置において、
前記第1ゲート電極の上面と、前記第1ゲート電極の前記第2ゲート電極側の側面との間の角部が、面取りされており、
前記第2ゲート電極の上面と、前記第2ゲート電極の前記第1ゲート電極側の側面との間の角部が、面取りされている、半導体装置。 - 請求項2記載の半導体装置において、
前記第1ゲート電極上であって、かつ、前記第1キャップ絶縁膜の前記第2ゲート電極側の側面に形成された第1サイドウォールスペーサと、
前記第2ゲート電極上であって、かつ、前記第2キャップ絶縁膜の前記第1ゲート電極側の側面に形成された第2サイドウォールスペーサと、
前記第1ゲート電極の前記第2ゲート電極側の側面に形成された第3サイドウォールスペーサと、
前記第2ゲート電極の前記第1ゲート電極側の側面に形成された第4サイドウォールスペーサと、
を有し、
前記第3サイドウォールスペーサは、前記第1キャップ絶縁膜の前記第2ゲート電極側の側面に、前記第1サイドウォールスペーサを介して形成されており、
前記第4サイドウォールスペーサは、前記第2キャップ絶縁膜の前記第1ゲート電極側の側面に、前記第2サイドウォールスペーサを介して形成されている、半導体装置。 - 請求項2記載の半導体装置において、
前記半導体基板の前記第1主面内において、前記第1方向と交差する第2方向に沿って間隔を空けて配置された第1活性領域および第2活性領域と、
前記半導体基板の前記第1主面内において、前記第1活性領域と前記第2活性領域との間に配置された第1素子分離領域と、
を有し、
前記第1ゲート電極、前記第2ゲート電極、前記第1キャップ絶縁膜、前記第2キャップ絶縁膜、前記第3ゲート電極、前記第4ゲート電極、前記第3ゲート絶縁膜および前記第4ゲート絶縁膜は、前記第1活性領域上、前記第1素子分離領域上および前記第2活性領域上を通って前記第2方向にそれぞれ延在し、
前記第1ゲート絶縁膜は、前記第1活性領域および前記第2活性領域で、前記第1ゲート電極と前記半導体基板との間に形成されており、
前記第2ゲート絶縁膜は、前記第1活性領域および前記第2活性領域で、前記第2ゲート電極と前記半導体基板との間に形成されており、
前記第1活性領域上で、前記第1ゲート電極と前記第1ゲート絶縁膜と前記第1キャップ絶縁膜と前記第3ゲート電極と前記第3ゲート絶縁膜とにより、前記第1メモリセルが形成されており、
前記第1活性領域上で、前記第2ゲート電極と前記第2ゲート絶縁膜と前記第2キャップ絶縁膜と前記第4ゲート電極と前記第4ゲート絶縁膜とにより、前記第2メモリセルが形成されており、
前記第2活性領域上で、前記第1ゲート電極と前記第1ゲート絶縁膜と前記第1キャップ絶縁膜と前記第3ゲート電極と前記第3ゲート絶縁膜とにより、第3メモリセルが形成されており、
前記第2活性領域上で、前記第2ゲート電極と前記第2ゲート絶縁膜と前記第2キャップ絶縁膜と前記第4ゲート電極と前記第4ゲート絶縁膜とにより、第4メモリセルが形成されており、
前記第1活性領域上、前記第1素子分離領域上および前記第2活性領域上で、前記第1ゲート電極、前記第2ゲート電極、前記第1キャップ絶縁膜、前記第2キャップ絶縁膜、前記第3ゲート電極および前記第4ゲート電極を覆うように形成された層間絶縁膜と、
前記第1ゲート電極と前記第2ゲート電極との間で、前記層間絶縁膜を貫通して前記第1活性領域に達する第1開口部と、
前記第1ゲート電極と前記第2ゲート電極との間で、前記層間絶縁膜を貫通して前記第2活性領域に達する第2開口部と、
前記第1開口部に埋め込まれた第1導電膜からなり、前記第1活性領域と電気的に接続された第1プラグと、
前記第2開口部に埋め込まれた第2導電膜からなり、前記第2活性領域と電気的に接続された第2プラグと、
を有する、半導体装置。 - 請求項2記載の半導体装置において、
前記第1ゲート電極は、第3シリコン膜からなり、
前記第2ゲート電極は、第4シリコン膜からなり、
前記第1キャップ絶縁膜は、第1窒化シリコン膜からなり、
前記第2キャップ絶縁膜は、第2窒化シリコン膜からなり、
前記第1ゲート電極と前記第1キャップ絶縁膜との間に形成された第1酸化シリコン膜と、
前記第2ゲート電極と前記第2キャップ絶縁膜との間に形成された第2酸化シリコン膜と、
前記第1ゲート電極の側面に形成された第3酸化シリコン膜と、
前記第2ゲート電極の側面に形成された第4酸化シリコン膜と、
を有する、半導体装置。 - 請求項2記載の半導体装置において、
前記第1ゲート電極の前記第2ゲート電極側の側面に形成された第5サイドウォールスペーサと、
前記第2ゲート電極の前記第1ゲート電極側の側面に形成された第6サイドウォールスペーサと、
を有する、半導体装置。 - 請求項2記載の半導体装置において、
前記第3ゲート絶縁膜は、第5酸化シリコン膜と、前記第5酸化シリコン膜上の第3窒化シリコン膜と、前記第3窒化シリコン膜上の第6酸化シリコン膜とを含み、
前記第4ゲート絶縁膜は、第7酸化シリコン膜と、前記第7酸化シリコン膜上の第4窒化シリコン膜と、前記第4窒化シリコン膜上の第8酸化シリコン膜とを含む、半導体装置。 - (a)半導体基板を用意する工程、
(b)前記半導体基板の第1主面に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第1導電膜を形成する工程、
(d)前記第1導電膜上に第2絶縁膜を形成する工程、
(e)前記第2絶縁膜および前記第1導電膜をパターニングし、前記半導体基板の前記第1主面内において、第1方向に沿って間隔を空けて配置された第1ゲート電極および第2ゲート電極を、前記第1導電膜により形成し、前記第1ゲート電極と前記半導体基板との間の前記第1絶縁膜からなる第1ゲート絶縁膜を形成し、前記第2ゲート電極と前記半導体基板との間の前記第1絶縁膜からなる第2ゲート絶縁膜を形成し、前記第1ゲート電極上の前記第2絶縁膜からなる第1キャップ絶縁膜を形成し、前記第2ゲート電極上の前記第2絶縁膜からなる第2キャップ絶縁膜を形成する工程、
(f)前記第1キャップ絶縁膜のうち前記第2ゲート電極側の側面に露出した部分を除去して、前記第1キャップ絶縁膜の前記第2ゲート電極側の側面を前記第1ゲート電極の前記第2ゲート電極側の側面よりも後退させる工程、
(g)前記半導体基板の前記第1主面、前記第1ゲート電極の表面、前記第2ゲート電極の表面、前記第1キャップ絶縁膜の表面、および、前記第2キャップ絶縁膜の表面に、内部に第1電荷蓄積部を有する第3絶縁膜を形成する工程、
(h)前記第3絶縁膜上に、第2導電膜を形成する工程、
(i)前記第2導電膜をエッチバックすることで、前記第1ゲート電極の前記第2ゲート電極側と反対側の側面に前記第3絶縁膜を介して前記第2導電膜を残して第3ゲート電極を形成し、前記第2ゲート電極の前記第1ゲート電極側と反対側の側面に前記第3絶縁膜を介して前記第2導電膜を残して第4ゲート電極を形成する工程、
(j)前記第3ゲート電極および前記第4ゲート電極のいずれにも覆われていない部分の前記第3絶縁膜を除去し、前記第3ゲート電極と前記半導体基板との間の前記第3絶縁膜、および、前記第1ゲート電極と前記第3ゲート電極との間の前記第3絶縁膜からなる第3ゲート絶縁膜を形成し、前記第4ゲート電極と前記半導体基板との間の前記第3絶縁膜、および、前記第2ゲート電極と前記第4ゲート電極との間の前記第3絶縁膜からなる第4ゲート絶縁膜を形成する工程、
を有する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(f)工程では、前記第2キャップ絶縁膜のうち前記第1ゲート電極側の側面に露出した部分を除去して、前記第2キャップ絶縁膜の前記第1ゲート電極側の側面を前記第2ゲート電極の前記第1ゲート電極側の側面よりも後退させる、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記(a)工程では、前記半導体基板の前記第1主面内において、前記第1方向と交差する第2方向に沿って間隔を空けて配置された第1活性領域および第2活性領域と、前記半導体基板の前記第1主面内において、前記第1活性領域と前記第2活性領域との間に配置された第1素子分離領域と、を有する前記半導体基板を用意し、
前記(b)工程では、前記第1活性領域上および前記第2活性領域上を含めて前記半導体基板の前記第1主面に前記第1絶縁膜を形成し、
前記(e)工程では、前記第1活性領域上、前記第1素子分離領域上および前記第2活性領域上を通って前記第2方向にそれぞれ延在するように、前記第1ゲート電極、前記第2ゲート電極、前記第1キャップ絶縁膜および前記第2キャップ絶縁膜を形成し、
前記(j)工程では、前記第1活性領域上で、前記第1ゲート電極と前記第1ゲート絶縁膜と前記第1キャップ絶縁膜と前記第3ゲート電極と前記第3ゲート絶縁膜とにより、第1メモリセルを形成し、前記第1活性領域上で、前記第2ゲート電極と前記第2ゲート絶縁膜と前記第2キャップ絶縁膜と前記第4ゲート電極と前記第4ゲート絶縁膜とにより、第2メモリセルを形成し、前記第2活性領域上で、前記第1ゲート電極と前記第1ゲート絶縁膜と前記第1キャップ絶縁膜と前記第3ゲート電極と前記第3ゲート絶縁膜とにより、第3メモリセルを形成し、前記第2活性領域上で、前記第2ゲート電極と前記第2ゲート絶縁膜と前記第2キャップ絶縁膜と前記第4ゲート電極と前記第4ゲート絶縁膜とにより、第4メモリセルを形成し、
(k)前記(j)工程の後、前記第1活性領域上、前記第1素子分離領域上および前記第2活性領域上で、前記第1ゲート電極、前記第2ゲート電極、前記第1キャップ絶縁膜、前記第2キャップ絶縁膜、前記第3ゲート電極および前記第4ゲート電極を覆うように、層間絶縁膜を形成する工程、
(l)前記第1ゲート電極と前記第2ゲート電極との間で、前記層間絶縁膜を貫通して前記第1活性領域に達する第1開口部を形成し、前記第1ゲート電極と前記第2ゲート電極との間で、前記層間絶縁膜を貫通して前記第2活性領域に達する第2開口部を形成する工程、
(m)前記第1開口部に埋め込まれた第3導電膜からなり、前記第1活性領域と電気的に接続された第1プラグを形成し、前記第2開口部に埋め込まれた前記第3導電膜からなり、前記第2活性領域と電気的に接続された第2プラグを形成する工程、
を有する、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記第1導電膜は、第1シリコン膜であり、
前記第2絶縁膜は、第1窒化シリコン膜であり、
(n)前記(c)工程の後、前記(d)工程の前に、前記第1シリコン膜上に第1酸化シリコン膜を形成する工程、
(o)前記(e)工程の後、前記(f)工程の前に、前記第1ゲート電極の側面に第2酸化シリコン膜を形成し、前記第2ゲート電極の側面に第3酸化シリコン膜を形成する工程、
を有し、
前記(d)工程では、前記第1酸化シリコン膜上に前記第1窒化シリコン膜を形成し、
前記(f)工程では、前記第1キャップ絶縁膜のうち前記第2ゲート電極側の側面に露出した部分、および、前記第2キャップ絶縁膜のうち前記第1ゲート電極側の側面に露出した部分を、熱リン酸を用いてエッチングして除去する、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記(j)工程は、
(j1)前記第3ゲート電極および前記第4ゲート電極のいずれにも覆われていない部分の前記第3絶縁膜を除去し、前記第3ゲート絶縁膜を形成し、前記第4ゲート絶縁膜を形成する工程、
(j2)前記(j1)工程の後、前記第1ゲート電極、前記第2ゲート電極、前記第1キャップ絶縁膜、前記第2キャップ絶縁膜、前記第3ゲート電極および前記第4ゲート電極を覆うように、第4絶縁膜を形成する工程、
(j3)前記第4絶縁膜をエッチバックすることで、前記第1ゲート電極の前記第2ゲート電極側の側面に前記第4絶縁膜を残して第1サイドウォールスペーサを形成し、前記第2ゲート電極の前記第1ゲート電極側の側面に前記第4絶縁膜を残して第2サイドウォールスペーサを形成する工程、
を含む、半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記第3絶縁膜は、第4酸化シリコン膜と、前記第4酸化シリコン膜上の第2窒化シリコン膜と、前記第2窒化シリコン膜上の第5酸化シリコン膜とを含み、
前記(g)工程は、
(g1)前記半導体基板の前記第1主面、前記第1ゲート電極の表面、前記第2ゲート電極の表面、前記第1キャップ絶縁膜の表面、および、前記第2キャップ絶縁膜の表面に、前記第4酸化シリコン膜を形成する工程、
(g2)前記第4酸化シリコン膜上に、前記第2窒化シリコン膜を形成する工程、
(g3)前記第2窒化シリコン膜上に、前記第5酸化シリコン膜を形成する工程、
を含む、半導体装置の製造方法。
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