JP6120609B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP6120609B2
JP6120609B2 JP2013034248A JP2013034248A JP6120609B2 JP 6120609 B2 JP6120609 B2 JP 6120609B2 JP 2013034248 A JP2013034248 A JP 2013034248A JP 2013034248 A JP2013034248 A JP 2013034248A JP 6120609 B2 JP6120609 B2 JP 6120609B2
Authority
JP
Japan
Prior art keywords
film
gate electrode
region
insulating film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013034248A
Other languages
English (en)
Other versions
JP2014165299A (ja
Inventor
西田　征男
征男 西田
山下　朋弘
朋弘 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013034248A priority Critical patent/JP6120609B2/ja
Priority to TW106122061A priority patent/TWI637523B/zh
Priority to TW103104069A priority patent/TWI600158B/zh
Priority to CN201410062175.5A priority patent/CN104009004B/zh
Priority to US14/188,131 priority patent/US9299854B2/en
Publication of JP2014165299A publication Critical patent/JP2014165299A/ja
Priority to US15/048,791 priority patent/US9780232B2/en
Application granted granted Critical
Publication of JP6120609B2 publication Critical patent/JP6120609B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成された半導体素子を備える半導体装置およびその製造方法に好適に利用できるものである。
半導体基板上に例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域と、半導体基板上に例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域とを有する半導体装置が広く用いられている。すなわち、例えば不揮発性メモリなどのメモリセルと、周辺回路を形成するＭＩＳＦＥＴとが、半導体基板上のそれぞれの領域に搭載された、すなわち半導体基板上に混載された、半導体装置が広く用いられている。
例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを形成する場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴとにより形成される。このような不揮発性メモリなどのメモリセルと、周辺回路を形成するＭＩＳＦＥＴとが、半導体基板上に混載される場合、それぞれの領域で、ゲート電極が形成されることになる。
特開２００３−１７５９６号公報（特許文献１）には、第１領域において不揮発性メモリの積層型ゲート電極を形成した後、第２領域においてＭＩＳＦＥＴのゲート電極を形成する前に、ＭＩＳＦＥＴのゲート電極となるシリコン膜が覆われるように、絶縁膜を形成する技術が開示されている。
特開２００７−２５８７４３号公報（特許文献２）には、チタンシリサイド膜を含む積層膜をパターニングしてゲート電極を形成した後、そのチタンシリサイド膜の側壁にシリコン膜を形成し、その後、半導体基板表面を酸化させる際に、チタンシリサイド膜の酸化を防止する技術が開示されている。
特開平１１−４０５１５号公報（特許文献３）には、チタンシリサイド膜を含む積層膜をパターニングしてゲート電極を形成した後、そのチタンシリサイド膜の側面に窒化チタン膜を形成し、その後、酸化シリコン膜を形成して酸化シリコン膜スペーサを形成する技術が開示されている。
特開２００２−１４１５００号公報（特許文献４）には、タングステン膜を含む積層膜をパターニングしてゲート電極を形成した後、そのゲート電極の側面に、シリコン窒化膜からなるダマシンゲートキャップを形成する技術が開示されている。
特開２００３−１７５９６号公報 特開２００７−２５８７４３号公報 特開平１１−４０５１５号公報 特開２００２−１４１５００号公報
このような不揮発性メモリなどのメモリセルと、周辺回路を形成するＭＩＳＦＥＴとが、半導体基板上に混載される場合、例えば、メモリセル領域において、メモリセルに含まれる制御トランジスタ用のゲート電極を先に形成した後、周辺回路領域において、周辺回路を形成するＭＩＳＦＥＴのゲート電極を形成することがある。
ここで、周辺回路領域において、半導体素子の微細化に伴って、ＭＩＳＦＥＴのゲート絶縁膜として、例えば窒化シリコン膜よりも比誘電率が高い高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜が用いられる。また、周辺回路領域において、Ｈｉｇｈ−ｋ膜からなるゲート絶縁膜と組み合わせて、シリコン膜に代え金属膜からなるいわゆるメタルゲート電極が用いられる。
一方、メモリセル領域では、設計または製造工程の観点から、メタルゲート電極ではなくポリシリコンゲート電極が用いられることがある。この場合、メモリセル領域で、半導体基板上に絶縁膜を介してシリコン膜を形成し、周辺回路領域で、半導体基板上に絶縁膜を介して金属膜およびシリコン膜の積層膜を形成した後、メモリセル領域でシリコン膜をパターニングしてポリシリコンゲート電極を形成する。その後、周辺回路領域でシリコン膜および金属膜をパターニングしてメタルゲート電極を形成する。
メモリセル領域でポリシリコンゲート電極を形成する際に、周辺回路領域ではシリコン膜および金属膜が残されるが、このとき残されているシリコン膜の側面に金属膜が露出することがある。このような状態で半導体基板の表面を酸化処理する工程を行うと、残されている金属膜が酸化され、金属膜の外周部のみならず、周辺回路領域でメタルゲート電極が形成される予定の領域においても、金属膜の膜厚が厚くなるか、または、材質が変化するおそれがある。そのため、周辺回路領域で形成されるメタルゲート電極とゲート絶縁膜との界面の状態が変動し、半導体装置の性能を向上させることができない。
あるいは、例えばＤＲＡＭ（Dynamic Random Access Memory）用のメモリセル、または、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの画素などの各種の半導体素子と、メタルゲート電極を有するＭＩＳＦＥＴとが、半導体基板上に混載される場合がある。このような場合にも、ある領域でシリコン膜がパターニングされた後、その領域と異なる領域でメタルゲート電極が形成される前に、その異なる領域に金属膜およびシリコン膜が残されている状態で、半導体基板に酸化処理を施す工程を行う場合がある。このような場合にも、残されている金属膜が酸化するおそれがあり、半導体装置の性能を向上させることができない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法において、表面に絶縁膜が形成された半導体基板上に金属膜を形成し、メモリセル領域で金属膜を除去し、周辺回路領域の一部で金属膜を残す。次に、半導体基板上にシリコン膜を形成し、メモリセル領域でシリコン膜をパターニングし、周辺回路領域で、残された金属膜の外周部がシリコン膜により覆われるように、シリコン膜を残す。その後、周辺回路領域で、シリコン膜、金属膜および絶縁膜をパターニングし、絶縁膜からなる絶縁膜部と、金属膜からなる金属膜部と、シリコン膜からなる導電膜部とを形成する。
また、他の実施の形態によれば、半導体装置において、半導体基板上にゲート絶縁膜を介して形成されたゲート電極は、金属膜からなる金属膜部と、シリコン膜からなる導電膜部とを含む。そして、金属膜部のうち、ゲート電極のゲート幅方向の一方の端部が、導電膜部により覆われている。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置におけるメモリセルの等価回路図である。 「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 比較例の半導体装置の製造工程中の要部断面図である。 比較例の半導体装置の製造工程中の要部断面図である。 比較例において、酸化シリコン膜を形成するための酸化処理を行う前の、シリコン膜の外周近傍の断面形状を、模式的に示す図である。 比較例において、酸化シリコン膜を形成するための酸化処理を行った後の、シリコン膜の外周近傍の断面形状を、模式的に示す図である。 実施の形態１において、酸化シリコン膜を形成するための酸化処理を行う前の、シリコン膜の外周近傍の断面形状を、模式的に示す図である。 実施の形態１において、酸化シリコン膜を形成するための酸化処理を行った後の、シリコン膜の外周近傍の断面形状を、模式的に示す図である。 実施の形態２の半導体装置の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の要部断面図である。 実施の形態３の半導体装置におけるメモリセルの等価回路図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態３の半導体装置の製造工程中の要部断面図である。 実施の形態４の半導体装置の要部断面図である。 実施の形態４の半導体装置におけるＣＭＯＳイメージセンサの画素の構成例を示す等価回路図である。 実施の形態４の半導体装置の製造工程中の要部断面図である。 実施の形態４の半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
実施の形態１では、不揮発性メモリと、メタルゲート電極を有するＭＩＳＦＥＴとが備えられた、すなわち混載された、半導体装置およびその製造方法について説明する。
本実施の形態１では、不揮発性メモリの一例として、トラップ性絶縁膜、すなわち電荷を蓄積可能な絶縁膜を用いた電荷蓄積部を有するものについて説明する。具体的には、不揮発性メモリとして、ｎチャネル型ＭＩＳＦＥＴおよびトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。
なお、本実施の形態１では、書込動作時、消去動作時および読出動作時の印加電圧の極性、ならびに、キャリアの導電型の極性として、ｎチャネル型ＭＩＳＦＥＴを用いた場合における極性について、説明する。しかし、ｐチャネル型ＭＩＳＦＥＴを用いる場合には、上記印加電圧の極性、および、キャリアの導電型の極性等の全ての極性を反転させることで、不揮発性メモリに同様の動作をさせることができる。
＜半導体装置の構造＞
次に、本実施の形態１の半導体装置の構造を、図面を参照して説明する。
図１は、実施の形態１の半導体装置の要部断面図である。図２は、実施の形態１の半導体装置におけるメモリセルの等価回路図である。
図１に示されるように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
半導体装置は、半導体基板１の主面１ａ側に、メモリセル領域１Ａおよび周辺回路領域１Ｂを有している。メモリセル領域１ＡにはメモリセルＭＣ１が形成されており、周辺回路領域１ＢにはＭＩＳＦＥＴＱ１が形成されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図１の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴＱ１は、周辺回路用のＭＩＳＦＥＴである。
初めに、メモリセル領域１Ａに形成されたメモリセルＭＣ１の構成を具体的に説明する。
メモリセル領域１Ａにおいて、半導体装置は、活性領域ＡＲ１と素子分離領域ＩＲ１とを有している。素子分離領域ＩＲ１は、素子を分離するためのものであり、素子分離領域ＩＲ１には、素子分離膜２が形成されている。活性領域ＡＲ１は、素子分離領域ＩＲ１により規定、すなわち区画され、素子分離領域ＩＲ１により他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成されている。すなわち、活性領域ＡＲ１は、ｐ型ウェルＰＷ１が形成された領域である。
メモリセル領域１Ａのｐ型ウェルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタからなるメモリセルＭＣ１が形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣ１がアレイ状に形成されており、図１には、そのうちの１つのメモリセルＭＣ１の断面が示されている。メモリセルＭＣ１は、半導体装置に備えられた不揮発性メモリに含まれている。
不揮発性メモリのメモリセルＭＣ１は、スプリットゲート型のメモリセルである。すなわち、図１および図２に示されるように、メモリセルＭＣ１は、制御ゲート電極ＣＧを有する制御トランジスタと、制御トランジスタに接続され、メモリゲート電極ＭＧを有するメモリトランジスタとを有している。
図１に示されるように、不揮発性メモリのメモリセルＭＣ１は、ｎ型の半導体領域ＭＳ、ＭＤと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣ１は、制御ゲート電極ＣＧと半導体基板１との間に形成された絶縁膜３ａと、メモリゲート電極ＭＧと半導体基板１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成された絶縁膜５とを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間に絶縁膜５を介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。制御ゲート電極ＣＧは、半導体領域ＭＤおよび半導体領域ＭＳ間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、絶縁膜３ａを介して形成されており、メモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間のｐ型ウェルＰＷ１上に、すなわち半導体基板１上に、絶縁膜５を介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセルＭＣ１、すなわち不揮発性メモリを構成するゲート電極である。
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
制御ゲート電極ＣＧとｐ型ウェルＰＷ１との間に形成された絶縁膜３ａが、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間の絶縁膜５が、メモリトランジスタのゲート絶縁膜として機能する。
絶縁膜３ａは、好適には、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜である。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３ａとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の電荷蓄積部としての窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを含む積層膜からなる。なお、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
絶縁膜５のうち、窒化シリコン膜５ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜５ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
窒化シリコン膜５ｂの上下に位置する酸化シリコン膜５ｃおよび酸化シリコン膜５ａは、電荷を閉じ込める電荷ブロック層として機能することができる。窒化シリコン膜５ｂを酸化シリコン膜５ｃおよび酸化シリコン膜５ａで挟んだ構造とすることで、窒化シリコン膜５ｂへの電荷の蓄積が可能となる。酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃは、ＯＮＯ（Oxide-Nitride-Oxide）膜とみなすこともできる。
制御ゲート電極ＣＧは、導電膜からなり、例えばｎ型不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などのシリコン膜４ｂからなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４ｂからなる。
メモリゲート電極ＭＧは、導電膜からなり、例えばｎ型不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などのシリコン膜６ａからなる。メモリゲート電極ＭＧは、半導体基板１上に制御ゲート電極ＣＧを覆うように形成されたシリコン膜６ａを異方性エッチング、すなわちエッチバックし、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してシリコン膜６ａを残すことにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの一方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ、ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域７ａと、ｎ−型半導体領域７ａよりも高い不純物濃度を有するｎ＋型半導体領域８ａとを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域７ｂと、ｎ−型半導体領域７ｂよりも高い不純物濃度を有するｎ＋型半導体領域８ｂとを有している。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。つまり、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁上、すなわち側面上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁上、すなわち側面上とに、サイドウォールスペーサＳＷが形成されている。
なお、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間、および、制御ゲート電極ＣＧと絶縁膜５との間には、図示しない側壁絶縁膜が介在していてもよい。
ソース部のｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域８ａは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域８ａは、低濃度のｎ−型半導体領域７ａの外側に形成されている。したがって、低濃度のｎ−型半導体領域７ａは、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ａは、低濃度のｎ−型半導体領域７ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域７ａの分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域８ｂは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域８ｂは、低濃度のｎ−型半導体領域７ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域７ｂは、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは、低濃度のｎ−型半導体領域７ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜５の下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３ａの下には、制御トランジスタのチャネル領域が形成されている。
ｎ＋型半導体領域８ａ、８ｂの上部、すなわち上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
なお、金属シリサイド層は、制御ゲート電極ＣＧを構成するシリコン膜４ｂ上、または、メモリゲート電極ＭＧを構成するシリコン膜６ａ上に形成されていてもよい。
次に、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１の構成を具体的に説明する。
周辺回路領域１Ｂにおいて、半導体装置は、活性領域ＡＲ２と素子分離領域ＩＲ２とを有している。素子分離領域ＩＲ２は、素子を分離するためのものであり、素子分離領域ＩＲ２には、素子分離膜２が形成されている。活性領域ＡＲ２は、素子分離領域ＩＲ２により規定、すなわち区画され、素子分離領域ＩＲ２により他の活性領域と電気的に分離されており、活性領域ＡＲ２には、ｐ型ウェルＰＷ２が形成されている。すなわち、活性領域ＡＲ２は、ｐ型ウェルＰＷ２が形成された領域である。
なお、前述したように、図１の断面図においては、理解を簡単にするために、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。そのため、図１の断面図においては、メモリセル領域１Ａの素子分離領域ＩＲ１が、周辺回路領域１Ｂの素子分離領域ＩＲ２でもある例を図示している。
周辺回路領域１Ｂのｐ型ウェルＰＷ２には、図１に示されるようなＭＩＳＦＥＴＱ１が形成されている。周辺回路領域１Ｂには、実際には複数のＭＩＳＦＥＴＱ１が形成されており、図１には、そのうちの１つのＭＩＳＦＥＴＱ１のゲート幅方向に垂直な断面が示されている。
図１に示されるように、ＭＩＳＦＥＴＱ１は、ｎ−型半導体領域７ｃおよびｎ＋型半導体領域８ｃからなる半導体領域と、ｐ型ウェルＰＷ２上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥ１とを有している。ｎ−型半導体領域７ｃおよびｎ＋型半導体領域８ｃは、半導体基板１のｐ型ウェルＰＷ２中に形成されている。
ゲート絶縁膜ＧＩ１は、絶縁膜３ａからなる絶縁膜部３１ａにより形成されている。絶縁膜部３１ａは、ＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ１として機能するものである。絶縁膜部３１ａを構成する絶縁膜３ａとして、メモリセルＭＣ１の絶縁膜３ａと同層の絶縁膜とすることができる。
ゲート電極ＧＥ１は、金属膜４ａからなる金属膜部４１ａと、金属膜部４１ａ上の導電膜４ｄからなる導電膜部４１ｄとにより形成されている。すなわち、ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１に接する金属膜４ａからなる金属膜部４１ａと、金属膜４ａ上の導電膜４ｄからなる導電膜部４１ｄとにより形成されている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１に接する金属膜４ａからなる金属膜部４１ａを有しているため、いわゆるメタルゲート電極である。なお、本願明細書では、金属膜とは、金属伝導を示す導電膜を意味する。
金属膜４ａとして、好適には、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜またはタングステン（Ｗ）膜などからなる金属膜を用いることができる。また、電気伝導性を高める観点、および、半導体装置の製造工程においてシリコン膜４ｂを除去する際のエッチングストッパとして機能させる観点から、より好適には、金属膜４ａとして、ＴｉＮ膜を用いることができる。導電膜４ｄとして、金属膜４ａと同種の金属膜とすることもできるが、異なる種類の金属膜とすることもできる。
ｎ−型半導体領域７ｃおよびｎ＋型半導体領域８ｃからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、メモリセルＭＣ１の半導体領域ＭＳ、ＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域８ｃは、ｎ−型半導体領域７ｃよりも接合深さが深くかつ不純物濃度が高い。
ゲート電極ＧＥ１の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
ｎ＋型半導体領域８ｃの上部、すなわち上面には、メモリセルＭＣ１におけるｎ＋型半導体領域８ａ、８ｂの上部、すなわち上面と同様に、サリサイド技術などにより、金属シリサイド層１１が形成されている。なお、金属シリサイド層は、ゲート電極ＧＥ１上に形成されていてもよい。
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ１上、および、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１上の構成を具体的に説明する。
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜１２が形成されている。層間絶縁膜１２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１２の上面は平坦化されている。
層間絶縁膜１２にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部として導電性のプラグＰＧが埋め込まれている。
プラグＰＧは、コンタクトホールＣＮＴの底部および側壁上、すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜とで形成されている。図１では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ、８ｂ、８ｃ上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上およびゲート電極ＧＥ１上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域８ａ、８ｂ、８ｃの表面上の金属シリサイド層１１の一部、制御ゲート電極ＣＧの表面上の金属シリサイド層１１の一部、または、メモリゲート電極ＭＧの表面上の金属シリサイド層１１の一部が露出される。あるいは、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥ１の表面上の金属シリサイド層１１の一部などが露出される。そして、その露出部にプラグＰＧが接続される。なお、図１においては、ｎ＋型半導体領域８ｂ、８ｃの表面上の金属シリサイド層１１の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
プラグＰＧが埋め込まれた層間絶縁膜１２上には、第１層目の配線である配線Ｍ１が形成されている。配線Ｍ１は、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線であり、層間絶縁膜１２上に形成された絶縁膜１５に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリセルＭＣ１の半導体領域ＭＳ、半導体領域ＭＤ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ、ならびに、ＭＩＳＦＥＴＱ１のｎ＋型半導体領域８ｃおよびゲート電極ＧＥ１などと電気的に接続される。なお、図１においては、配線Ｍ１の例として、メモリセルＭＣ１の半導体領域ＭＤ、および、ＭＩＳＦＥＴＱ１のｎ＋型半導体領域８ｃに、プラグＰＧを介して電気的に接続された配線Ｍ１が示されている。さらに上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ１の動作を説明する。
図３は、「書込」、「消去」および「読出」時におけるメモリセルの各部位への電圧の印加条件の一例を示す表である。図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、半導体領域ＭＳに印加される電圧Ｖｓ、制御ゲート電極ＣＧに印加される電圧Ｖｃｇ、および、半導体領域ＭＤに印加される電圧Ｖｄが記載されている。また、図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ｐ型ウェルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態１では、メモリトランジスタの絶縁膜５中の電荷蓄積部である窒化シリコン膜５ｂへの電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
書込み方式は、いわゆるソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図３の「書込」の欄に示されるような電圧を、書込みを行うメモリセルＭＣ１の各部位に印加し、メモリセルＭＣ１の絶縁膜５中の窒化シリコン膜５ｂ中に電子を注入する。ホットエレクトロンは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の下のチャネル領域で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積部である窒化シリコン膜５ｂに注入される。注入されたホットエレクトロンは、絶縁膜５中の窒化シリコン膜５ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧（Ｖｔｈ）が上昇する。
消去方法は、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホール注入消去方式を用いることができる。つまり、ＢＴＢＴ現象により発生したホール、すなわち正孔を電荷蓄積部、すなわち絶縁膜５中の窒化シリコン膜５ｂに注入することにより消去を行う。例えば図３の「消去」の欄に示されるような電圧を、消去を行うメモリセルＭＣ１の各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することでメモリセルＭＣ１の絶縁膜５中の窒化シリコン膜５ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧を低下させる。
読出し時には、例えば図３の「読出」の欄に示されるような電圧を、読出しを行うメモリセルＭＣ１の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
図４〜図６は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図７〜図３２は、実施の形態１の半導体装置の製造工程中の要部断面図である。図７〜図３２の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣ１が、周辺回路領域１ＢにＭＩＳＦＥＴＱ１が、それぞれ形成される様子が示されている。
前述したように、メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図７〜図３２の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。
また、本実施の形態１においては、メモリセル領域１Ａにｎチャネル型の制御トランジスタおよびメモリトランジスタを形成する場合について説明するが、導電型を逆にしてｐチャネル型の制御トランジスタおよびメモリトランジスタをメモリセル領域１Ａに形成することもできる。同様に、本実施の形態１においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴＱ１を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱ１を周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図７に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意、すなわち準備する（図４のステップＳ１）。次に、半導体基板１の主面１ａ側のメモリセル領域１Ａにおいて、活性領域ＡＲ１を区画する素子分離領域ＩＲ１となり、半導体基板１の主面１ａ側の周辺回路領域１Ｂにおいて、活性領域ＡＲ２を区画する素子分離領域ＩＲ２となる、素子分離膜２を形成する（図４のステップＳ２）。素子分離膜２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、素子分離領域ＩＲ１、ＩＲ２に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離膜２を形成することができる。
次に、図７に示されるように、メモリセル領域１Ａで活性領域ＡＲ１にｐ型ウェルＰＷ１を形成し、周辺回路領域１Ｂで活性領域ＡＲ２にｐ型ウェルＰＷ２を形成する（図４のステップＳ３）。ｐ型ウェルＰＷ１、ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウェルＰＷ１、ＰＷ２は、半導体基板１の主面１ａから所定の深さにわたって形成される。
ここで、本実施の形態１では、メモリセル領域１Ａにおいて、半導体基板１のｐ型ウェルＰＷ１には、チャネルドープイオン注入を行わないようにすることが望ましい。あるいは、チャネルドープイオン注入を行う場合でも、ドーズ量を少なくして、チャネル領域の不純物濃度を小さくすることが好ましい。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、半導体基板１の表面、すなわちｐ型ウェルＰＷ１、ＰＷ２の表面が露出される。
次に、図８に示されるように、半導体基板１の主面１ａ全面に、絶縁膜３ａを形成する（図４のステップＳ４）。このステップＳ４では、半導体基板１の主面１ａ側のメモリセル領域１Ａ、および、半導体基板１の主面１ａ側の周辺回路領域１Ｂで、半導体基板１上に、絶縁膜３ａを形成する。前述したように、絶縁膜３ａとして、いわゆるＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜３ａとして使用可能な材料例は、前述した通りである。また、絶縁膜３ａを、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
なお、図示は省略するが、絶縁膜３ａを形成する前に、半導体基板１の表面上、すなわちｐ型ウェルＰＷ１、ＰＷ２の表面上に、酸化シリコン膜などからなる界面層を、熱酸化法などを用いて形成してから、この界面層上に絶縁膜３ａを形成することもできる。
また、後述するステップＳ２４´〜ステップＳ２６´で説明するように、いわゆるＨｉｇｈ−ｋラストプロセスを行ってＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ１を絶縁膜３ａと異なる絶縁膜からなるものとすることもできる。このような場合であって、メモリセルＭＣ１のゲート絶縁膜としてＨｉｇｈ−ｋ膜以外の膜を用いる場合には、絶縁膜３ａとして、例えば酸化シリコン膜、窒素シリコン膜または酸窒化シリコン膜などを用いることもできる。
次に、図９に示されるように、半導体基板１の主面１ａ全面に、金属膜４ａを形成、すなわち堆積する（図４のステップＳ５）。このステップＳ５では、メモリセル領域１Ａおよび周辺回路領域１Ｂで、絶縁膜３ａ上に、メタルゲート電極としてのゲート電極ＧＥ１用の金属膜４ａを形成する。金属膜４ａとして好適な材料例は、前述した通りである。金属膜４ａは、例えばスパッタリング法などにより形成することができ、金属膜４ａの膜厚を、例えば２ｎｍ程度とすることができる。
なお、金属膜４ａは、後述するステップＳ２４においてシリコン膜４ｂからなる導電膜部４１ｂを除去する際のエッチングストッパとしても機能する。
次に、メモリセル領域１Ａの金属膜４ａを例えばドライエッチングなどのエッチングによりパターニングする（図４のステップＳ６）。このステップＳ６は、例えば次のようにして行うことができる。
まず、図１０に示されるように、金属膜４ａ上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ１を形成する。周辺回路領域１Ｂの一部であって、金属膜４ａを残す予定の領域に、フォトレジストパターンＰＲ１を形成する。
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、金属膜４ａを例えばドライエッチングもしくはウェットエッチングによりエッチングしてパターニングする。その後、フォトレジストパターンＰＲ１を除去する。
このようにして、ステップＳ６で金属膜４ａがパターニングされ、図１１に示されるように、メモリセル領域１Ａ全体で、金属膜４ａが除去され、絶縁膜３ａが露出する。一方、周辺回路領域１Ｂの一部では、金属膜４ａが残される。
本実施の形態１では、後述するステップＳ９では、ステップＳ６にて残された金属膜４ａの外周部、すなわちステップＳ６にて残された金属膜４ａの側面がシリコン膜４ｂで覆われるように、パターニングする。したがって、前述したように、周辺回路領域１Ｂ全体ではなく、周辺回路領域１Ｂの一部で、金属膜４ａを残すことになる。言い換えれば、ステップＳ６にて残される金属膜４ａの外周の位置が、後述するステップＳ９にてシリコン膜４ｂが残される予定の領域の外周の位置よりも後退するように、金属膜４ａを残す。あるいは、平面視において、ステップＳ６にて金属膜４ａが残される領域が、後述するステップＳ９にてシリコン膜４ｂが残される予定の領域に包含されるように、金属膜４ａを残す。
次に、図１２に示されるように、半導体基板１の主面１ａ全面に、シリコン膜４ｂを形成、すなわち堆積する（図４のステップＳ７）。このステップＳ７では、メモリセル領域１Ａの絶縁膜３ａ上、周辺回路領域１Ｂの絶縁膜３ａ上、および、周辺回路領域１Ｂの金属膜４ａ上に、シリコン膜４ｂを形成する。つまり、メモリセル領域１Ａおよび周辺回路領域１Ｂで、ステップＳ６にて残された金属膜４ａ上を含めて半導体基板の主面１ａに、シリコン膜４ｂを形成する。
シリコン膜４ｂは、多結晶シリコン膜、すなわちポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜４ｂの膜厚を、金属膜４ａを覆うように十分な程度の厚さとすることができる。成膜時はシリコン膜４ｂをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
シリコン膜４ｂは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物またはホウ素（Ｂ）などのｐ型不純物を導入して低抵抗率とすれば、より好ましい。不純物は、シリコン膜４ｂの成膜時または成膜後に導入することができる。シリコン膜４ｂの成膜時に不純物を導入する場合には、シリコン膜４ｂの成膜用のガスにドーピングガスを含ませることで、不純物が導入されたシリコン膜４ｂを成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入されたシリコン膜４ｂを形成することができる。
次に、図１２に示されるように、半導体基板１の主面１ａ全面に、すなわちシリコン膜４ｂ上に、例えば窒化シリコン膜からなるハードマスク膜４ｃを形成、すなわち堆積する（図４のステップＳ８）。ハードマスク膜４ｃは、例えばＣＶＤ法などを用いて形成することができる。図１２では図示を省略するが、ハードマスク膜４ｃを形成する前にシリコン膜４ｂの表面を例えば熱酸化により酸化することで、シリコン膜４ｂとハードマスク膜４ｃとの間に、薄い酸化シリコン膜を形成してもよい。
次に、ハードマスク膜４ｃおよびシリコン膜４ｂを例えばドライエッチングなどのエッチングによりパターニングする（図４のステップＳ９）。このステップＳ９は、例えば次のようにして行うことができる。
すなわち、図１３に示されるように、ハードマスク膜４ｃ上、すなわちシリコン膜４ｂ上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２を形成する。メモリセル領域１Ａの一部であって、制御ゲート電極ＣＧを形成する予定の領域、および、周辺回路領域１Ｂ全体に、フォトレジストパターンＰＲ２を形成する。
次に、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、ハードマスク膜４ｃおよびシリコン膜４ｂを例えばドライエッチングなどによりエッチングしてパターニングする。その後、フォトレジストパターンＰＲ２を除去する。
このようにして、ステップＳ９では、図１４に示されるように、メモリセル領域１Ａで、ハードマスク膜４ｃおよびシリコン膜４ｂがパターニングされ、パターニングされたシリコン膜４ｂからなる制御ゲート電極ＣＧが形成される。一方、周辺回路領域１Ｂでは、前述したようにフォトレジストパターンＰＲ２を形成していたため、ハードマスク膜４ｃおよびシリコン膜４ｂはパターニングされない。このため、周辺回路領域１Ｂ全体で、ハードマスク膜４ｃおよびシリコン膜４ｂが残される。
本実施の形態１では、ステップＳ６で、周辺回路領域１Ｂ全体ではなく、周辺回路領域１Ｂの一部で、金属膜４ａが残されている。言い換えれば、ステップＳ６にて残された金属膜４ａの外周の位置が、ステップＳ９にて残されるシリコン膜４ｂの外周の位置よりも後退している。あるいは、平面視において、ステップＳ６にて金属膜４ａが残された領域が、ステップＳ９にてシリコン膜４ｂが残される領域に包含されている。
したがって、ステップＳ９では、ステップＳ６にて残された金属膜４ａの外周部、すなわちステップＳ６にて残された金属膜４ａの側面が、シリコン膜４ｂにより覆われるように、金属膜４ａ上のシリコン膜４ｂが残される。これにより、金属膜４ａの外周部が露出しないため、後述するステップＳ１０において、絶縁膜５を形成するための酸化処理を半導体基板１に施す際に、金属膜４ａが酸化されることを防止または抑制することができる。
金属膜４ａの外周の位置をシリコン膜４ｂの外周の位置から後退させる距離ＤＳＴ１（図１４参照）については、後述するように、好適には、１０ｎｍ程度以上であり、より好適には、３０ｎｍ程度であり、さらに好適には、１００ｎｍ程度である。
なお、ステップＳ７の後、ステップＳ９の前に、ステップＳ８を行わず、シリコン膜４ｂ上に、ハードマスク膜４ｃを形成しないことも可能である。このとき、ステップＳ９でシリコン膜４ｂがパターニングされて形成される制御ゲート電極ＣＧ上にも、ハードマスク膜４ｃは形成されない。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われない部分の絶縁膜３ａは、ステップＳ９のドライエッチングを行うことによって、または、ステップＳ９のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。制御ゲート電極ＣＧの下部に位置する絶縁膜３ａは、ステップＳ９のドライエッチング、または、ステップＳ９のドライエッチングの後のウェットエッチングでは、除去されずに残される。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残された絶縁膜３ａが、制御トランジスタのゲート絶縁膜となる。したがって、シリコン膜４ｂからなる制御ゲート電極ＣＧは、半導体基板１のｐ型ウェルＰＷ１上にゲート絶縁膜としての絶縁膜３ａを介して形成された状態となる。そして、メモリセル領域１Ａのうち、制御ゲート電極ＣＧが形成されていない部分では、半導体基板１の主面１ａが露出される。
次に、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化した後、図１５に示されるように、半導体基板１の主面１ａ全面に、メモリトランジスタのゲート絶縁膜用の絶縁膜５を形成する（図４のステップＳ１０）。このステップＳ１０において、メモリセル領域１Ａでは、露出した半導体基板１の主面１ａ、および、制御ゲート電極ＣＧの表面に、絶縁膜５が形成される。また、周辺回路領域１Ｂでは、ステップＳ９にて残されたハードマスク膜４ｃの上面および側面、ならびに、シリコン膜４ｂの側面に、絶縁膜５が形成される。すなわち、ステップＳ１０において、絶縁膜５は、半導体基板１の主面１ａ、制御ゲート電極ＣＧの表面、ならびに、ステップＳ９にて周辺回路領域１Ｂに残されたハードマスク膜４ｃおよびシリコン膜４ｂの表面を覆うように形成される。
絶縁膜５は、前述したように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる。
絶縁膜５のうち、酸化シリコン膜５ａを、例えば熱酸化処理などの酸化処理により形成することができ、その熱酸化処理として、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることができる。また、絶縁膜５のうち、窒化シリコン膜５ｂを、例えばＣＶＤ法により形成することができる。さらに、絶縁膜５のうち、酸化シリコン膜５ｃを、例えばＣＶＤ法により形成することができる。なお、図１５では、酸化シリコン膜５ａをＩＳＳＧ法またはＣＶＤ法によって形成した場合を示している。
ステップＳ９では、ステップＳ６にて残された金属膜４ａの外周部、すなわちステップＳ６にて残された金属膜４ａの側面がシリコン膜４ｂで覆われるように、シリコン膜４ｂがパターニングされており、金属膜４ａの外周部が露出していない。そのため、ステップＳ１０において、絶縁膜５を形成するための酸化処理を半導体基板１に施す際に、金属膜４ａが酸化されることを防止または抑制することができる。
まず、露出した半導体基板１の主面１ａと、制御ゲート電極ＣＧの表面、すなわち側面および上面と、残されたハードマスク膜４ｃの表面と、残されたシリコン膜４ｂの表面、すなわち側面とに、例えばＩＳＳＧ酸化などの熱酸化処理により酸化シリコン膜５ａを形成する。このとき、露出した半導体基板１の主面１ａ、制御ゲート電極ＣＧの表面、残されたハードマスク膜４ｃの表面、および、残されたシリコン膜４ｂの表面が、酸化される。酸化シリコン膜５ａの厚みは、例えば４ｎｍ程度とすることができる。
他の形態として、酸化シリコン膜５ａをＡＬＤ法で形成することもできる。このとき、露出した半導体基板１の主面１ａ、制御ゲート電極ＣＧの表面、残されたハードマスク膜４ｃの表面、および、残されたシリコン膜４ｂの表面が、酸化雰囲気で熱処理される。したがって、このときも、露出した半導体基板１の主面１ａ、制御ゲート電極ＣＧの表面、残されたハードマスク膜４ｃの表面、および、残されたシリコン膜４ｂの表面が酸化されることになる。
次に、酸化シリコン膜５ａ上に窒化シリコン膜５ｂをＣＶＤ法で形成し、さらに窒化シリコン膜５ｂ上に酸化シリコン膜５ｃをＣＶＤ法、熱酸化またはその両方で形成する。これにより、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる絶縁膜５を形成することができる。
メモリセル領域１Ａに形成された絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜５は、電荷蓄積部としての窒化シリコン膜５ｂを、電荷ブロック層としての酸化シリコン膜５ａ、５ｃで挟んだ構造を有している。そして、酸化シリコン膜５ａ、５ｃからなる電荷ブロック層のポテンシャル障壁高さが、窒化シリコン膜５ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
なお、本実施の形態１においては、トラップ準位を有する絶縁膜として、窒化シリコン膜５ｂを用いるが、窒化シリコン膜５ｂを用いた場合、信頼性の面で好適である。しかし、トラップ準位を有する絶縁膜としては、窒化シリコン膜に限定されず、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
次に、図１６に示されるように、半導体基板１の主面１ａ全面に、すなわち絶縁膜５上に、シリコン膜６ａを形成、すなわち堆積する（図５のステップＳ１１）。
シリコン膜６ａは、多結晶シリコン膜、すなわちポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時はシリコン膜６ａをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
シリコン膜６ａは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物またはホウ素（Ｂ）などのｐ型不純物を導入して低抵抗率とすれば、より好ましい。シリコン膜６ａの成膜後のイオン注入でシリコン膜６ａに不純物を導入することもできるが、シリコン膜６ａの成膜時にシリコン膜６ａに不純物を導入することもできる。シリコン膜６ａの成膜時に不純物を導入する場合には、シリコン膜６ａの成膜用のガスにドーピングガスを含ませることで、不純物が導入されたシリコン膜６ａを成膜することができる。
次に、異方性エッチング技術によりシリコン膜６ａをエッチバックして、メモリゲート電極ＭＧを形成する（図５のステップＳ１２）。
このステップＳ１２では、シリコン膜６ａの膜厚の分だけシリコン膜６ａをエッチバックすることにより、制御ゲート電極ＣＧの両方の側壁上、すなわち側面上に、絶縁膜５を介してシリコン膜６ａをサイドウォールスペーサ状に残し、他の領域のシリコン膜６ａを除去する。これにより、図１７に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に、絶縁膜５を介してサイドウォールスペーサ状に残されたシリコン膜６ａにより、メモリゲート電極ＭＧが形成される。また、他方の側壁上に、絶縁膜５を介してサイドウォールスペーサ状に残されたシリコン膜６ａにより、スペーサＳＰ１が形成される。
メモリゲート電極ＭＧは、絶縁膜５上に、絶縁膜５を介して制御ゲート電極ＣＧと隣り合うように形成される。メモリゲート電極ＭＧとスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残されたシリコン膜４ｂの側面上およびハードマスク膜４ｃの側面上にも、絶縁膜５を介してサイドウォールスペーサ状に残されたシリコン膜６ａにより、スペーサＳＰ１が形成される。
ステップＳ１２で形成されたメモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、絶縁膜５が介在しており、このメモリゲート電極ＭＧは、絶縁膜５に接するシリコン膜６ａにより形成されている。
ステップＳ１２のエッチバック工程を行った段階で、絶縁膜５のうちメモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分、すなわち、メモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分の絶縁膜５が、露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。また、ステップＳ１１にて形成されるシリコン膜６ａの膜厚を調整することで、メモリゲート長を調整することができる。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成する。そして、形成されたフォトレジストパターンをエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する（図５のステップＳ１３）。その後、このフォトレジストパターンを除去する。このステップＳ１３により、図１８に示されるように、スペーサＳＰ１が除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残される。
次に、図１９に示されるように、絶縁膜５のうちメモリゲート電極ＭＧで覆われずに露出した部分、すなわち、メモリゲート電極ＭＧで覆われていない部分の絶縁膜５を、例えばウェットエッチングなどのエッチングによって除去する（図５のステップＳ１４）。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下に位置する絶縁膜５、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する絶縁膜５は、除去されずに残され、他の領域に位置する絶縁膜５は除去される。図１９からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって絶縁膜５が連続的に延在している。
なお、ステップＳ１４において、絶縁膜５のうち、酸化シリコン膜５ｃおよび窒化シリコン膜５ｂが除去され、酸化シリコン膜５ａが除去されずに残されるように、エッチングを行うこともできる。この場合には、図１９の段階で、酸化シリコン膜５ａが残されている状態が維持される。
次に、周辺回路領域１Ｂのハードマスク膜４ｃ、シリコン膜４ｂ、金属膜４ａおよび絶縁膜３ａをフォトリソグラフィ技術およびエッチング技術を用いてパターニングする（図５のステップＳ１５）。このステップＳ１５は、例えば次のようにして行うことができる。
まず、図２０に示されるように、半導体基板１の主面１ａ上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ３を形成する。周辺回路領域１Ｂの一部であって、ゲート電極ＧＥ１を形成する予定の領域、および、メモリセル領域１Ａ全体に、フォトレジストパターンＰＲ３を形成する。
次に、フォトレジストパターンＰＲ３をエッチングマスクとして用いて、周辺回路領域１Ｂのハードマスク膜４ｃ、シリコン膜４ｂ、金属膜４ａおよび絶縁膜３ａを例えばドライエッチングなどによりエッチングしてパターニングする。一方、メモリセル領域１Ａは、フォトレジストパターンＰＲ３で覆われているため、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧはエッチングされない。その後、フォトレジストパターンＰＲ３を除去する。
このようにして、図２１に示されるように、周辺回路領域１Ｂの一部では、絶縁膜３ａからなる絶縁膜部３１ａ、金属膜４ａからなる金属膜部４１ａ、シリコン膜４ｂからなる導電膜部４１ｂ、および、ハードマスク膜４ｃからなるマスク膜部４１ｃが形成される。
なお、ステップＳ１５の後、後述するステップＳ１６の前に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上とゲート電極ＧＥ１の側壁上とに、側壁絶縁膜を形成することもできる。
次に、ｎ−型半導体領域７ａ、７ｂ、７ｃを、イオン注入法などを用いて形成する（図５のステップＳ１６）。このステップＳ１６では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１をマスクとして用いて半導体基板１のｐ型ウェルＰＷ１、ＰＷ２に導入、すなわちドーピングする。これにより、ｎ−型半導体領域７ａ、７ｂ、７ｃが形成される。
この際、ｎ−型半導体領域７ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面に自己整合して形成される。また、ｎ−型半導体領域７ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面に自己整合して形成される。さらに、ｎ−型半導体領域７ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１の側面に自己整合して形成される。ｎ−型半導体領域７ａ、７ｂ、７ｃは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
次に、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、および、ゲート電極ＧＥ１の側壁上に、サイドウォールスペーサＳＷを形成する（図５のステップＳ１７）。
まず、半導体基板１の主面１ａ全面に、サイドウォールスペーサＳＷ用の絶縁膜を形成、すなわち堆積し、形成された絶縁膜を例えば異方性エッチングによりエッチバックする。このようにして、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、およびゲート電極ＧＥ１の側壁上に選択的にこの絶縁膜を残すことにより、サイドウォールスペーサＳＷを形成する。このサイドウォールスペーサＳＷは、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
次に、ｎ＋型半導体領域８ａ、８ｂ、８ｃを、イオン注入法などを用いて形成する（図５のステップＳ１８）。このステップＳ１８では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１と、それらの側壁上のサイドウォールスペーサＳＷとをマスクとして用いて半導体基板１のｐ型ウェルＰＷ１、ＰＷ２に導入、すなわちドーピングする。これにより、ｎ＋型半導体領域８ａ、８ｂ、８ｃが形成される。
この際、ｎ＋型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。さらに、ｎ＋型半導体領域８ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ＋型半導体領域８ａ、８ｂ、８ｃは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
このようにして、ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
その後、ｎ−型半導体領域７ａ、７ｂ、７ｃ、および、ｎ＋型半導体領域８ａ、８ｂ、８ｃなどに導入された不純物を活性化するための熱処理である活性化アニールを行う（図５のステップＳ１９）。これにより、図２２に示されるように、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣ１が形成される。
次に、金属シリサイド層１１を形成する（図５のステップＳ２０）。このステップＳ２０では、半導体基板１の主面１ａ全面に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、金属膜を形成、すなわち堆積する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域８ａ、８ｂ、８ｃのそれぞれの上層部分を、金属膜と反応させる。これにより、ｎ＋型半導体領域８ａ、８ｂ、８ｃのそれぞれの上部に、それぞれ金属シリサイド層１１が形成される。金属シリサイド層１１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、図２２に示されるように、ｎ＋型半導体領域８ａ、８ｂ、８ｃそれぞれの上部に、金属シリサイド層１１を形成することができる。
次に、図２３に示されるように、半導体基板１の主面１ａ全面に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１、および、それらの側壁上のサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜１２ａを形成、すなわち堆積する（図６のステップＳ２１）。このステップＳ２１では、絶縁膜部３１ａ、金属膜部４１ａおよび導電膜部４１ｂを覆うように、層間絶縁膜１２ａを形成することになる。層間絶縁膜１２ａは、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
次に、図２４に示されるように、層間絶縁膜１２ａを研磨して、導電膜部４１ｂを露出させる（図６のステップＳ２２）。このステップＳ２２では、例えばＣＭＰ（Chemical Mechanical Polishing）法などを用いて層間絶縁膜１２ａおよびハードマスク膜４ｃからなるマスク膜部４１ｃを研磨する。そして、層間絶縁膜１２ａの上面を平坦化し、シリコン膜４ｂからなる導電膜部４１ｂの上面を露出させる。なお、ハードマスク膜４ｃからなるマスク膜部４１ｃが形成されていない場合には、ステップＳ２２では、層間絶縁膜１２ａを研磨して、シリコン膜４ｂからなる導電膜部４１ｂの上面を露出させることになる。
次に、図２５に示されるように、メモリセル領域１Ａを覆うハードマスク膜１３を形成する（図６のステップＳ２３）。
まず、半導体基板１の主面１ａ全面に、窒化シリコン膜からなるハードマスク膜１３を形成、すなわち堆積する。ハードマスク膜１３は、例えばＣＶＤ法などを用いて形成することができる。
次に、フォトリソグラフィ技術を用いて、メモリセル領域１Ａが覆われ、かつ、周辺回路領域１Ｂが露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成する。そして、形成されたフォトレジストパターンをエッチングマスクとしたドライエッチングにより、ハードマスク膜１３を除去する。その後、このフォトレジストパターンを除去する。これにより、図２５に示されるように、周辺回路領域１Ｂでは、ハードマスク膜１３が除去されて導電膜部４１ｂが露出するが、メモリセル領域１Ａでは、ハードマスク膜１３は、フォトレジストパターンで覆われていたので、エッチングされずに残される。
次に、図２６に示されるように、露出した導電膜部４１ｂを、エッチングして除去する（図６のステップＳ２４）。すなわち、導電膜部４１ｂは、ダミーゲート電極として機能する。
このステップＳ２４では、導電膜部４１ｂを、エッチング液を用いたウェットエッチングにより除去することが好ましい。導電膜部４１ｂを構成するシリコン膜４ｂの材質にもよるが、エッチング液としては、例えば、アンモニア水や過酸化水素水などを用いることができる。このステップＳ２４により、シリコン膜４ｂからなる導電膜部４１ｂが除去され、導電膜部４１ｂの下に位置していた金属膜部４１ａが露出される。また、導電膜部４１ｂが除去された部分は、凹部１４となる。凹部１４の底部では、金属膜部４１ａが露出し、凹部１４の側壁、すなわち側面では、サイドウォールスペーサＳＷが露出する。すなわち、このステップＳ２４では、導電膜部４１ｂを除去して凹部１４を形成し、凹部１４の底部で金属膜部４１ａを露出させることになる。
ステップＳ２４では、エッチング液の選択を含め、導電膜部４１ｂに比べて金属膜部４１ａがエッチングされにくいエッチング条件で導電膜部４１ｂをエッチングすることで、導電膜部４１ｂを選択的に除去する。すなわち、金属膜４ａからなる金属膜部４１ａをエッチングストッパとして用いる。
金属膜部４１ａが形成されておらず、導電膜部４１ｂが絶縁膜３ａからなる絶縁膜部３１ａ上に直接形成されている場合、導電膜部４１ｂをエッチングする際に、絶縁膜部３１ａがエッチングされ、さらに、半導体基板１のｐ型ウェルＰＷ２がエッチングされるおそれがある。一方、導電膜部４１ｂが絶縁膜部３１ａ上に金属膜部４１ａを介して形成されている場合、導電膜部４１ｂをエッチングする際に、金属膜部４１ａがエッチングストッパとして機能する。そのため、導電膜部４１ｂをエッチングする際に、絶縁膜部３１ａおよびｐ型ウェルＰＷ２がエッチングされることを防止することができる。
本実施の形態１では、ステップＳ１０において、絶縁膜５を形成するための酸化処理を半導体基板１に施す際に、金属膜４ａが酸化されるおそれがなく、金属膜４ａの材質が変化するおそれがない。したがって、導電膜部４１ｂをエッチングする際に、金属膜部４１ａをエッチングストッパとしてより確実に機能させることができる。
また、ステップＳ２４では、エッチング液の選択を含め、導電膜部４１ｂに比べて層間絶縁膜１２ａがエッチングされにくいエッチング条件で導電膜部４１ｂをエッチングすることで、導電膜部４１ｂを選択的に除去する。これにより、層間絶縁膜１２ａがエッチングされるのを抑制または防止する。
一方、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ハードマスク膜１３で覆われており、露出していないため、ステップＳ２４ではエッチングされない。
次に、図２７に示されるように、半導体基板１の主面１ａ全面に、凹部１４内を埋めるように、ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１（後述する図２８参照）用の導電膜４ｄを形成する（図６のステップＳ２５）。このステップＳ２５では、ステップＳ２４で形成された凹部１４の底部に露出している金属膜部４１ａ上に、金属膜部４１ａに接するように、導電膜４ｄを形成する。そして、導電膜４ｄによって凹部１４内を埋め込む。
導電膜４ｄとして、好適には、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜またはタングステン（Ｗ）膜などからなる金属膜を用いることができる。また、電気伝導性を高める観点から、より好適には、導電膜４ｄとして、ＴｉＮ膜を用いることができる。導電膜４ｄを、例えばスパッタリング法などの物理的気相成長（Physical vapor deposition：ＰＶＤ）法で形成することができる。また、導電膜４ｄの材料の種類によっては、導電膜４ｄをＣＶＤ法により形成することもできる。
次に、図２８に示されるように、凹部１４外の導電膜４ｄを除去し、凹部１４内に導電膜４ｄを残すことで、ゲート電極ＧＥ１を形成する（図６のステップＳ２６）。
具体的には、ステップＳ２６において、エッチバック法またはＣＭＰ法などを用いて、凹部１４の外部の導電膜４ｄを除去し、凹部１４内に導電膜４ｄを残すことで、凹部１４内に残された導電膜４ｄからなる導電膜部４１ｄを形成する。これにより、ハードマスク膜１３が除去されて層間絶縁膜１２ａの上面が露出し、凹部１４内に導電膜４ｄからなる導電膜部４１ｄが埋め込まれた状態となる。このため、金属膜４ａからなる金属膜部４１ａと、導電膜４ｄからなる導電膜部４１ｄとにより、ゲート電極ＧＥ１が形成されることになる。また、半導体基板１のｐ型ウェルＰＷ２とゲート電極ＧＥ１との間には、絶縁膜３ａからなる絶縁膜部３１ａにより、ゲート絶縁膜ＧＩ１が形成されることになる。
ゲート電極ＧＥ１のゲート絶縁膜ＧＩ１に接する部分には、金属膜４ａからなる金属膜部４１ａが配置されているため、ゲート電極ＧＥ１は、メタルゲート電極である。すなわち、金属膜部４１ａを金属膜４ａからなるものとすることで、導電膜部４１ｄの材料によらず、ゲート電極ＧＥ１をメタルゲート電極として機能させることができる。
また、ステップＳ２４〜ステップＳ２６のプロセスを行うことで、メタルゲート電極としてのゲート電極ＧＥ１は、ＭＩＳＦＥＴＱ１のｎ−型半導体領域７ｃ、および、ｎ＋型半導体領域８ｃが形成された後に形成されるため、いわゆるメタルゲートラストプロセスとなる。一方、好適にＨｉｇｈ−ｋ膜、すなわち高誘電率膜からなるゲート絶縁膜ＧＩ１は、ｎ−型半導体領域７ｃ、および、ｎ＋型半導体領域８ｃが形成される前に形成されるため、いわゆるＨｉｇｈ−ｋファーストプロセスとなる。
このようにして、図２８に示されるように、周辺回路領域１ＢにＭＩＳＦＥＴＱ１が形成される。
あるいは、ステップＳ２４〜ステップＳ２６に代え、変形例として、以下のようなステップＳ２４´〜ステップＳ２６´を行うこともできる。
まず、図２９に示されるように、露出している導電膜部４１ｂを、エッチングして除去するとともに、金属膜部４１ａおよび絶縁膜部３１ａをエッチングして除去する（ステップＳ２４´）。すなわち、導電膜部４１ｂおよび金属膜部４１ａは、ダミーゲート電極として機能し、絶縁膜部３１ａは、ダミーゲート絶縁膜として機能する。
ステップＳ２４´では、まず、金属膜４ａに対するシリコン膜４ｂのエッチング選択比が高いエッチング液を用いて、シリコン膜４ｂからなる導電膜部４１ｂを除去することができる。次に、半導体基板１に対する金属膜４ａおよび絶縁膜３ａのエッチング選択比が高いエッチング液を用いて、金属膜４ａからなる金属膜部４１ａおよび絶縁膜３ａからなる絶縁膜部３１ａを除去することができる。これにより、導電膜部４１ｂ、金属膜部４１ａおよび絶縁膜部３１ａが除去され、絶縁膜部３１ａの下に位置していた半導体基板１のｐ型ウェルＰＷ２が露出される。また、導電膜部４１ｂ、金属膜部４１ａおよび絶縁膜部３１ａが除去された部分は、凹部１４となる。凹部１４の底部では、半導体基板１のｐ型ウェルＰＷ２が露出し、凹部１４の側壁、すなわち側面では、サイドウォールスペーサＳＷが露出する。
すなわち、このステップＳ２４´では、導電膜部４１ｂ、金属膜部４１ａおよび絶縁膜部３１ａを除去して凹部１４を形成し、凹部１４の底部で半導体基板１を露出させることになる。
金属膜部４１ａが形成されておらず、導電膜部４１ｂが絶縁膜３ａからなる絶縁膜部３１ａ上に直接形成されている場合、導電膜部４１ｂをエッチングする際に、絶縁膜部３１ａがエッチングされるおそれがある。そして、半導体基板１のｐ型ウェルＰＷ２がエッチングされるか、または、ｐ型ウェルＰＷ２にダメージ、すなわち損傷が加えられるおそれがある。一方、導電膜部４１ｂが絶縁膜部３１ａ上に金属膜部４１ａを介して形成されている場合、導電膜部４１ｂをエッチングする際に、金属膜部４１ａがエッチングストッパとして機能するため、ｐ型ウェルＰＷ２がエッチングされること、および、ｐ型ウェルＰＷ２にダメージが加えられることを防止することができる。
一方、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ハードマスク膜１３で覆われており、露出されていないため、ステップＳ２４´のエッチング工程ではエッチングされない。
次に、図３０に示されるように、半導体基板１の主面１ａ全面に、ＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ１（後述する図３１参照）用の絶縁膜３ｂを形成する（ステップＳ２５´）。このステップＳ２５´においては、ステップＳ２４´で形成された凹部１４の底部に露出している半導体基板１のｐ型ウェルＰＷ２上に、ｐ型ウェルＰＷ２に接するように、絶縁膜３ｂを形成する。絶縁膜３ｂとして、いわゆるＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜３ｂとして使用可能な材料例は、絶縁膜３ａとして使用可能な材料例として前述した通りである。また、絶縁膜３ａと同様に、絶縁膜３ｂを、スパッタリング法、ＡＬＤ法またはＣＶＤ法などを用いて形成することができる。
次に、図３０に示されるように、半導体基板１の主面１ａ全面に、すなわち、絶縁膜３ｂ上に、凹部１４内を埋めるように、ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１用の導電膜４ｅを形成する（ステップＳ２５´）。
ゲート電極ＧＥ１用の導電膜４ｅは、単層の金属膜でもよいが、２層以上の導電層からなる積層膜でもよい。図３０に示されるように、導電膜４ｅを積層膜とした場合には、少なくとも絶縁膜３ｂと接する導電層は、金属膜からなるので、例えば、導電膜４ｅは、絶縁膜３ｂと接する金属膜４ｆと、金属膜４ｆ上に形成された導電膜４ｇとからなる。これにより、導電膜４ｅにより形成されるゲート電極ＧＥ１（後述する図３１参照）をメタルゲート電極とすることができる。
金属膜４ｆとして、好適には、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜またはタングステン（Ｗ）膜などからなる金属膜を用いることができる。また、電気伝導性を高める観点、および、導電膜４ｇを形成する際にバリア膜として機能させる観点から、より好適には、金属膜４ｆとして、ＴｉＮ膜を用いることができる。導電膜４ｇとして、金属膜４ｆと同種の金属膜とすることもできるが、異なる種類の金属膜とすることもできる。
図３０に示されるように、導電膜４ｅを金属膜４ｆと金属膜４ｆ上の導電膜４ｇとの積層膜により形成する場合、金属膜４ｆは、ＡＬＤ法で形成することが好ましい。これは、ＡＬＤ法は、成膜速度は遅いが、被覆性良く成膜でき、また、下地に加えられるダメージ、すなわち損傷が少ないためである。このため、金属膜４ｆをＡＬＤ法により形成することで、被覆性良く成膜できるとともに、下地の絶縁膜３ｂにダメージが加えられるのを抑制または防止することができる。そして、ＡＬＤ法は成膜速度が遅いため、金属膜４ｆ上に形成する導電膜４ｇは、ＡＬＤ法よりも成膜速度が速い成膜方法、例えばスパッタリング法などのＰＶＤ法で形成することが、より好ましい。また、例えば導電膜４ｇをシリコン膜とした場合など、導電膜４ｇの材料の種類によっては、導電膜４ｇをＣＶＤ法により形成することもできる。
このように、ＡＬＤ法で形成した金属膜４ｆ上に、例えばＰＶＤ法など、ＡＬＤ法よりも成膜速度が速い成膜方法で導電膜４ｇを成膜することにより、導電膜４ｅの形成に要する時間を短縮でき、スループットを向上することができる。
導電膜４ｅの全体の膜厚のうち、ＡＬＤ法で形成した金属膜４ｆの膜厚は、被覆性を確保し、絶縁膜３ｂに加えられるダメージを抑制する効果を得るために十分な厚さであることが好ましい。また、導電膜４ｅの全体の膜厚のうち、ＡＬＤ法で形成した金属膜４ｆの膜厚よりも、導電膜４ｇの膜厚が厚い方が、より好ましく、これにより、導電膜４ｅの成膜に要する時間を効率的に短縮することができる。また、成膜時間の短縮を考慮すると、導電膜４ｇは単層が好ましいが、他の形態として、さらに導電膜４ｇを複数の導電層からなる積層膜とすることもできる。
次に、図３１に示されるように、凹部１４外の導電膜４ｅを除去し、凹部１４内に導電膜４ｅを残すことで、ゲート電極ＧＥ１を形成する（ステップＳ２６´）。
具体的には、ステップＳ２６´において、エッチバック法またはＣＭＰ法などを用いて、凹部１４の外部の導電膜４ｇ、金属膜４ｆおよび絶縁膜３ｂを除去し、凹部１４内に導電膜４ｇ、金属膜４ｆおよび絶縁膜３ｂを残す。そして、凹部１４内に残された絶縁膜３ｂからなる絶縁膜部３１ｂ、凹部１４内に残された金属膜４ｆからなる金属膜部４１ｆ、および、導電膜４ｇからなる導電膜部４１ｇを形成する。これにより、ハードマスク膜１３が除去されて層間絶縁膜１２ａの上面が露出し、凹部１４内に、絶縁膜部３１ｂおよび金属膜部４１ｆを介して導電膜部４１ｇが埋め込まれた状態となる。このため、金属膜４ｆからなる金属膜部４１ｆと、導電膜４ｇからなる導電膜部４１ｇとにより、ゲート電極ＧＥ１が形成されることになる。また、半導体基板１のｐ型ウェルＰＷ２とゲート電極ＧＥ１との間には、絶縁膜３ｂからなる絶縁膜部３１ｂにより、ゲート絶縁膜ＧＩ１が形成されることになる。
ゲート電極ＧＥ１のゲート絶縁膜ＧＩ１に接する部分には、金属膜４ｆからなる金属膜部４１ｆが配置されているため、ゲート電極ＧＥ１は、メタルゲート電極である。すなわち、金属膜部４１ｆを金属膜４ｆからなるものとすることで、導電膜部４１ｇの材料によらず、ゲート電極ＧＥ１をメタルゲート電極として機能させることができる。
また、ステップＳ２４´〜ステップＳ２６´のプロセスを行うことで、メタルゲート電極としてのゲート電極ＧＥ１は、ＭＩＳＦＥＴＱ１のｎ−型半導体領域７ｃ、および、ｎ＋型半導体領域８ｃが形成された後に形成されるため、いわゆるメタルゲートラストプロセスとなる。また、好適にＨｉｇｈ−ｋ膜、すなわち高誘電率膜からなるゲート絶縁膜ＧＩ１も、ｎ−型半導体領域７ｃ、および、ｎ＋型半導体領域８ｃが形成された後に形成されるため、いわゆるＨｉｇｈ−ｋラストプロセスとなる。
このようにして、図３１に示されるように、周辺回路領域１ＢにＭＩＳＦＥＴＱ１が形成される。
次に、半導体基板１の主面１ａ全面に、絶縁膜として層間絶縁膜１２ｂを形成、すなわち堆積する（図６のステップＳ２７）。層間絶縁膜１２ｂは、層間絶縁膜１２ａと同様に、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。以後、層間絶縁膜１２ａと層間絶縁膜１２ｂとの積層膜を層間絶縁膜１２と称する。
次に、層間絶縁膜１２を貫通するプラグＰＧを形成する（図６のステップＳ２８）。まず、フォトリソグラフィ法を用いて層間絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜１２をドライエッチングすることにより、層間絶縁膜１２にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、導電体部として、Ｗなどからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜１２上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜１２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、図３２に示されるように、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３２では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ、８ｂ、８ｃ上、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上およびゲート電極ＧＥ１上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域８ａ、８ｂ、８ｃの表面上の金属シリサイド層１１の一部、制御ゲート電極ＣＧの表面上の金属シリサイド層１１の一部、または、メモリゲート電極ＭＧの表面上の金属シリサイド層１１の一部が露出される。あるいは、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥ１の表面上の金属シリサイド層１１の一部などが露出される。なお、図３２においては、ｎ＋型半導体領域８ｂ、８ｃの表面上の金属シリサイド層１１の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
次に、図１に示すように、プラグＰＧが埋め込まれた層間絶縁膜１２上に、第１層目の配線である配線Ｍ１を形成する（図６のステップＳ２９）。ここでは、配線Ｍ１を、例えばダマシン技術としてシングルダマシン技術を用いて形成する場合について説明する。
まず、プラグＰＧが埋め込まれた層間絶縁膜１２上に、絶縁膜１５を形成する。絶縁膜１５は、複数の絶縁膜の積層膜で形成することもできる。次に、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜１５の所定の領域に配線溝を形成する。
次に、形成された配線溝の底部および側壁上を含む絶縁膜１５上に、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜または窒化タンタル（ＴａＮ）膜などからなるバリア導体膜を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅（Ｃｕ）のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅（Ｃｕ）めっき膜を形成して、Ｃｕめっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれたＣｕを主導電材料とする第１層目の配線Ｍ１を形成する。なお、図１では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層およびＣｕめっき膜を一体化して示してある。
配線Ｍ１は、プラグＰＧを介して、メモリセルＭＣ１の半導体領域ＭＳ、半導体領域ＭＤ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ、ならびに、ＭＩＳＦＥＴＱ１のｎ＋型半導体領域８ｃおよびゲート電極ＧＥ１などと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
以上のようにして、図１を用いて前述した、本実施の形態１の半導体装置が製造される。なお、図１では、層間絶縁膜１２については、層間絶縁膜１２ａ、１２ｂの境界を図示せず、層間絶縁膜１２ａ、１２ｂが一体化したものとして図示している。
＜絶縁膜形成に伴う金属膜の酸化について＞
比較例の半導体装置の製造方法を、図面を参照して説明する。図３３および図３４は、比較例の半導体装置の製造工程中の要部断面図である。
比較例の半導体装置の製造方法は、図４のステップＳ１〜図６のステップＳ２９に相当する工程を行って、実施の形態１の半導体装置と同様の半導体装置を製造するものである。
図３３に示されるように、比較例の半導体装置の製造方法では、図４のステップＳ６に相当する工程において、例えば、残される金属膜４ａの外周の位置が、後述するステップＳ９にてシリコン膜４ｂが残される予定の領域の外周の位置と同一の位置になるように、金属膜４ａを残す。そのため、図３４に示すように、比較例の半導体装置の製造方法では、図４のステップＳ９に相当する工程において、残されるシリコン膜４ｂの外周の位置が、図４のステップＳ６に相当する工程にて残された金属膜４ａの外周の位置と同一の位置である。すなわち、比較例の半導体装置の製造方法では、図４のステップＳ９に相当する工程において、金属膜４ａの外周部がシリコン膜４ｂで覆われず、ハードマスク膜４ｃおよびシリコン膜４ｂの側面に露出するように、シリコン膜４ｂが残される。
しかし、本発明者の解析によると、金属膜４ａの外周部がシリコン膜４ｂの側面に露出した状態で、図４のステップＳ１０に相当する工程を行って、絶縁膜５を形成すると、金属膜４ａの外周部において、金属膜４ａが酸化し、金属膜４ａの膜厚が厚くなるおそれがあることが分かった。特に、絶縁膜５のうち酸化シリコン膜５ａを、例えば１０５０℃程度の高温でＩＳＳＧ酸化処理を行って形成する場合などに、金属膜４ａの外周部において、金属膜４ａが酸化し、金属膜４ａの膜厚が著しく厚くなることが分かった。
図３５および図３６は、比較例において、酸化シリコン膜を形成するための酸化処理を行う前後の、シリコン膜の外周近傍の断面形状を、模式的に示す図である。図３５は、酸化処理を行う前の断面形状であり、図３６は、酸化処理を行った後の断面形状である。図３６では酸化シリコン膜５ａを形成した直後の状態を図示している。
金属膜４ａが、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜またはタングステン（Ｗ）膜などからなるとき、金属膜４ａは、シリコン膜４ｂに比べ、酸化されやすい。そのため、図３５に示されるように、金属膜４ａの外周部が、シリコン膜４ｂにより覆われておらず、シリコン膜４ｂの側面に露出している場合、酸化シリコン膜５ａを形成するための酸化処理を行う際に、金属膜４ａが酸化されやすい。
したがって、酸化シリコン膜５ａを形成するための酸化処理を行った後では、図３６に示されるように、金属膜４ａの外周部が酸化され、金属膜４ａの膜厚が増加している。特に、金属膜４ａの外周に近い部分ほど酸化されやすいので、金属膜４ａの外周部では金属膜４ａの膜厚が増加し、金属膜４ａの外周部が金属膜４ａの膜厚方向に膨張した状態になる。このような酸化処理前後の形状の変化により、その後の工程における加工精度が低下するので、半導体装置の性能を向上させることができない。
また、上記の膜などからなる金属膜４ａ中では、シリコン膜４ｂ中に比べ、酸素が拡散しやすい。そのため、金属膜４ａを通して酸素が拡散することによって、金属膜４ａの外周部のみならず、金属膜４ａのうち外周から離れた部分も酸化される。したがって、金属膜４ａは、ゲート電極ＧＥ１が形成される予定の領域において、金属膜４ａからなる金属膜部４１ａの膜厚が厚くなるか、または、材質が変化するおそれがある。
Ｈｉｇｈ−ｋ膜をゲート絶縁膜として用いるのは、例えば、酸化シリコン膜をゲート絶縁膜として用いる場合に比べ、半導体素子を微細化してもＭＩＳＦＥＴのゲート容量を確保しつつゲート絶縁膜の膜厚を厚くすることができるからである。そして、ゲート絶縁膜の膜厚を厚くすることによってゲートリーク電流を低減するためである。また、メタルゲート電極からなるゲート電極をＨｉｇｈ−ｋ膜からなるゲート絶縁膜と組み合わせて用いるのは、例えばシリコン膜からなるゲート電極を用いる場合に比べ、例えばゲート電極の空乏化が生じて半導体装置の閾値電圧などの特性が変動することを抑制するためである。
しかし、比較例では、前述したように、ゲート電極ＧＥ１が形成される予定の領域において、金属膜４ａからなる金属膜部４１ａの膜厚が厚くなるか、または、材質が変化するおそれがある。そのため、金属膜４ａをそのままゲート電極ＧＥ１とする場合でも、あるいは、金属膜４ａをエッチングして除去した後に形成した別の金属膜４ｆをゲート電極ＧＥ１とする場合でも、ゲート電極ＧＥ１とゲート絶縁膜ＧＩ１との界面の状態が変動するおそれがある。その結果、例えば半導体装置の閾値電圧などの特性が変動するおそれがあり、半導体装置の性能を向上させることができない。
さらに、金属膜４ａだけでなく絶縁膜３ａも酸化されてしまうおそれがある。図３６では絶縁膜３ａの一部も酸化されてしまっている状態を図示している。窒化チタンのような金属膜４ａが酸化されると、酸素が金属膜４ａを経て内部に浸透し、接触する絶縁膜３ａと反応する可能性が高まってしまう。その結果、上記と同様の問題が発生し、閾値電圧などの特性が変動するおそれがある。
上記特許文献１に記載された技術では、ＭＩＳＦＥＴのゲート電極となるシリコン膜が覆われるように絶縁膜を形成する際に、シリコン膜の側面に露出した金属膜が酸化されてしまう。また、上記特許文献２〜４に記載された技術では、シリコン膜の側面に露出した金属膜の側面に例えばシリコン膜、または窒化チタン膜などを形成する工程が必要となり、全体の工程数が増加するおそれがある。
一方、メモリセル領域１ＡでメモリセルＭＣ１を形成した後に、周辺回路領域１Ｂで金属膜４ａを形成し、その後、ＭＩＳＦＥＴＱ１を形成する製造方法を行うことで、金属膜４ａの酸化を防止することはできる。しかし、このような製造方法では、全体の工程数が増加するおそれがある。
＜本実施の形態の主要な特徴と効果＞
そこで、本実施の形態１の半導体装置の製造方法では、図４のステップＳ６において、金属膜４ａの外周の位置が、図４のステップＳ９にてシリコン膜４ｂが残される予定の領域の外周の位置よりも後退するように、金属膜４ａを残す。そして、図４のステップＳ９では、図４のステップＳ６にて残された金属膜４ａの外周部がシリコン膜４ｂで覆われるように、金属膜４ａ上のシリコン膜４ｂが残される。
図３７および図３８は、実施の形態１において、酸化シリコン膜を形成するための酸化処理を行う前後の、シリコン膜の外周近傍の断面形状を、模式的に示す図である。図３７は、酸化処理を行う前の断面形状であり、図３８は、酸化処理を行った後の断面形状である。図３８では酸化シリコン膜５ａを形成した直後の状態を図示している。
前述したように、金属膜４ａが上記の膜などからなるとき、シリコン膜４ｂは、金属膜４ａに比べ、酸化されにくく、また、シリコン膜４ｂ中では、金属膜４ａ中に比べ、酸素が拡散しにくい。そのため、図３７に示されるように、金属膜４ａの外周部が、シリコン膜４ｂにより覆われており、シリコン膜４ｂの側面に露出していない場合には、酸化シリコン膜５ａを形成するための酸化処理を行った後でも、図３８に示されるように、金属膜４ａの外周部は酸化されない。したがって、金属膜４ａの外周部が金属膜４ａの膜厚方向に膨張した状態にならず、酸化処理前後の形状の変化がなく、その後の工程における加工精度が低下することを防止することができるので、半導体装置の性能を向上させることができる。
また、金属膜４ａの外周部が酸化されないため、金属膜４ａのうち外周から離れた部分が酸化されることも防止できる。そのため、ゲート電極ＧＥ１が形成される予定の領域において、金属膜４ａの膜厚が厚くなることを防止し、材質が変化することを防止することができる。したがって、金属膜４ａをそのままメタルゲート電極としてのゲート電極ＧＥ１として用いる場合には、ゲート電極ＧＥ１とゲート絶縁膜ＧＩ１との界面の状態が変動することを防止し、半導体装置の閾値電圧が変動することを防止でき、半導体装置の性能を向上させることができる。
あるいは、金属膜部４１ａと絶縁膜部３１ａとを除去し、あらたにゲート絶縁膜ＧＩ１用の絶縁膜３ｂおよびゲート電極ＧＥ１用の導電膜４ｅを形成する場合にも、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１の形状精度および材質が変化することを防止することができる。したがって、メタルゲート電極としてのゲート電極ＧＥ１とゲート絶縁膜ＧＩ１との界面の状態が変動することを防止し、半導体装置の閾値電圧が変動することを防止でき、半導体装置の性能を向上させることができる。
このような製造方法によれば、金属膜４ａの側面に例えばシリコン膜、または窒化チタン膜などを形成する工程を新たに加える必要がなく、全体の工程数が増加するおそれがない。また、メモリセル領域１ＡでメモリセルＭＣ１を形成した後に、周辺回路領域１Ｂで金属膜４ａを形成し、その後、ＭＩＳＦＥＴＱ１を形成する製造方法を行う場合に比べ、全体の工程数が増加するおそれがない。
ここで、金属膜４ａの外周の位置をシリコン膜４ｂの外周の位置から後退させる距離ＤＳＴ１（図１４参照）は、金属膜４ａおよびシリコン膜４ｂのパターニングの位置精度を考慮しない場合には、好適には、例えば１０ｎｍ程度以上である。すなわち、ステップＳ６にて残される金属膜４ａの外周の位置が、ステップＳ９にて残されるシリコン膜４ｂの外周の位置から１０ｎｍ程度以上後退していれば、シリコン膜４ｂを通して酸素が拡散することはないため、例えばＩＳＳＧ酸化処理を行う場合でも、金属膜４ａが酸化することを防止することができる。
一方、金属膜４ａおよびシリコン膜４ｂのパターニングの位置精度は、２０ｎｍ程度と考えられる。したがって、金属膜４ａおよびシリコン膜４ｂのパターニングの位置精度を考慮すると、距離ＤＳＴ１（図１４参照）は、より好適には、例えば３０ｎｍ程度以上である。これにより、例えばＩＳＳＧ酸化処理を行う場合でも、金属膜４ａが酸化することをより確実に防止することができる。
ただし、前述した距離ＤＳＴ１の好適な値は、半導体装置の設計寸法その他の各種の条件から影響を受けるので、酸化処理の条件などを含めた各種のプロセス条件によりさらに変動する余地がある。したがって、距離ＤＳＴ１（図１４参照）は、さらに好適には、例えば１００ｎｍ程度以上である。これにより、例えば各種の酸化処理を行う場合であっても、プロセス条件に関わらず、金属膜４ａが酸化することをさらに確実に防止することができる。
なお、平面視において、ステップＳ６にて残される金属膜４ａの外周の位置が、素子分離領域ＩＲ２から離れていることが好ましい。このような配置にすることで、素子分離領域ＩＲ２に形成された素子分離膜２を通して酸素が拡散することを防止できる。そのため、ステップＳ６にて残される金属膜４ａの外周の位置が、素子分離領域ＩＲ２上に位置する場合に比べ、例えば各種の酸化処理を行う場合であっても、プロセス条件に関わらず、金属膜４ａが酸化することを、より防止することができる。
（実施の形態２）
実施の形態１の半導体装置の製造方法は、メタルゲート電極としてのゲート電極ＧＥ１を、ＭＩＳＦＥＴＱ１のソース領域またはドレイン領域（以下、ソース・ドレイン領域とも称する）を形成した後に形成する、いわゆるメタルゲートラストプロセスを適用していた。それに対して、実施の形態２の半導体装置の製造方法は、メタルゲート電極としてのゲート電極ＧＥ１を、ＭＩＳＦＥＴＱ１のソース・ドレイン領域を形成する前に形成する、いわゆるメタルゲートファーストプロセスを適用する。
本実施の形態２の半導体装置のうち、メモリセルＭＣ１の構造、および、ゲート電極ＧＥ１のゲート幅方向に垂直な断面におけるＭＩＳＦＥＴＱ１の構造については、図１を用いて説明した実施の形態１の半導体装置の構造と同一である。また、本実施の形態２の半導体装置の製造方法は、いわゆるメタルゲートファーストプロセスを適用したものである。そのため、ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１は、実施の形態１で図１を用いて説明した、導電膜４ｄからなる導電膜部４１ｄに代え、実施の形態１で図２１などを用いて説明した、シリコン膜４ｂからなる導電膜部４１ｂを含むことになる。したがって、本実施の形態２の半導体装置は、図１において、導電膜４ｄからなる導電膜部４１ｄを、シリコン膜４ｂからなる導電膜部４１ｂに置き換えた構造を有している。
一方、ゲート電極ＧＥ１のゲート長方向に垂直な断面におけるＭＩＳＦＥＴＱ１の構造については、好適には、以下のような構造とすることができる。
＜ゲート長方向に垂直な断面（ゲート幅方向）における半導体装置の構造＞
図３９は、実施の形態２の半導体装置の要部断面図である。図３９には、ゲート電極ＧＥ１のゲート長方向に垂直な断面が示されている。すなわち、ゲート幅方向の構造を図示している。なお、本実施の形態２における半導体装置のうち、金属膜４ａからなる金属膜部４１ａ、および、シリコン膜４ｂからなる導電膜部４１ｂ以外の各部分については、実施の形態１における半導体装置の各部分と同一である。したがって、図３９に示す半導体装置のうち、金属膜部４１ａおよび導電膜部４１ｂ以外の各部分であって、図１に示す半導体装置の部材と同一の機能を有する部材には、同一の符号を付し、その繰り返しの説明は省略する。
前述したように、本実施の形態２の半導体装置は、いわゆるメタルゲートファーストプロセスにより形成されているため、ゲート電極ＧＥ１は、金属膜４ａと金属膜４ａ上のシリコン膜４ｂとにより形成されている。すなわち、ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１に接する金属膜４ａからなる金属膜部４１ａと、この金属膜４ａ上のシリコン膜４ｂからなる導電膜部４１ｂとにより形成されている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１に接する金属膜４ａを有しているため、いわゆるメタルゲート電極である。
金属膜４ａとして、実施の形態１における金属膜４ａと同一の金属膜とすることができる。シリコン膜４ｂとして、実施の形態１におけるシリコン膜４ｂと同一のシリコン膜とすることができる。
本実施の形態２では、好適には、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の少なくとも一方の端部は、導電膜部４１ｂにより覆われている。このような構造は、半導体装置の製造方法において後述するように、シリコン膜４ｂをパターニングして導電膜部４１ｂを形成する際に、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の一方の端部が、導電膜部４１ｂにより覆われるように、シリコン膜４ｂをパターニングしたために、形成されたものである。したがって、本実施の形態２の半導体装置では、周辺回路領域１Ｂにおいて、図４のステップＳ９において、シリコン膜４ｂをパターニングした後、図４のステップＳ１０において、半導体基板１に酸化処理を施す際に、金属膜４ａが酸化することを防止または抑制することができる。
また、本実施の形態２では、好適には、ゲート絶縁膜ＧＩ１は、ｐ型ウェルＰＷ２上および素子分離領域ＩＲ２上に形成されており、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の一方の側であってシリコン膜４ｂにより覆われた側の端部は、素子分離領域ＩＲ２上に配置されている。これにより、ｐ型ウェルＰＷ２のうち、ゲート電極ＧＥ１のゲート幅方向の一方の端部側であって、素子分離領域ＩＲ２に隣接する部分でも、ゲート絶縁膜ＧＩ１上に金属膜４ａを介してシリコン膜４ｂが形成されることになる。そのため、金属膜４ａを介さずにシリコン膜４ｂが直接形成されている場合に比べ、シリコン膜４ｂからなるゲート電極ＧＥ１の空乏化が生じて半導体装置の閾値電圧が変動することを抑制することができる。
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図４０〜図４３は、実施の形態２の半導体装置の製造工程中の要部断面図である。図４０〜図４３の断面図には、ゲート電極ＧＥ１のゲート長方向に垂直な断面が示されている。
本実施の形態２の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法のうち、図４のステップＳ１〜図５のステップＳ２０の工程を行って、半導体装置を製造した後、メタルゲートラストプロセスの工程である、図６のステップＳ２１〜ステップＳ２６の工程を行わないものである。
まず、図４のステップＳ１〜ステップＳ６の工程を行って、メモリセル領域１Ａの金属膜４ａをパターニングする。このとき、ゲート電極ＧＥ１のゲート幅方向に垂直な断面における構造は、実施の形態１において図１１を用いて説明した構造と同一である。一方、図４０に示されるように、ゲート電極ＧＥ１のゲート長方向に垂直な断面において、金属膜４ａのうち、ゲート電極ＧＥ１のゲート幅方向の少なくとも一方の端部は、素子分離領域ＩＲ２上に配置されている。図４０では、金属膜４ａのうちゲート電極ＧＥ１のゲート幅方向の他方の端部も、素子分離領域ＩＲ２上に配置されている例を示している。
次に、図４のステップＳ７〜ステップＳ９の工程を行って、ハードマスク膜４ｃおよびシリコン膜４ｂを例えばドライエッチングなどのエッチングによりパターニングする。このとき、ゲート電極ＧＥ１のゲート幅方向に垂直な断面における構造は、実施の形態１において図１４を用いて説明した構造と同一である。一方、図４１に示されるように、ゲート電極ＧＥ１のゲート長方向に垂直な断面において、金属膜４ａのうち、ゲート電極ＧＥ１のゲート幅方向の少なくとも一方の端部は、シリコン膜４ｂにより覆われている。図４１では、金属膜４ａのうち、ゲート電極ＧＥ１のゲート幅方向の他方の端部も、シリコン膜４ｂにより覆われている例を示している。
次に、図４のステップＳ１０の工程を行って、半導体基板１の主面１ａ全面に、メモリトランジスタのゲート絶縁膜用の絶縁膜５を形成する。このとき、ゲート電極ＧＥ１のゲート幅方向に垂直な断面における構造は、実施の形態１において図１５を用いて説明した構造と同一である。一方、図４２に示されるように、ゲート電極ＧＥ１のゲート長方向に垂直な断面においても、絶縁膜５は、周辺回路領域１Ｂに残されたハードマスク膜４ｃおよびシリコン膜４ｂの表面を覆うように形成される。
本実施の形態２でも、実施の形態１と同様に、ステップＳ９では、ステップＳ６にて残された金属膜４ａの外周部、すなわちステップＳ６にて残された金属膜４ａの側面が、シリコン膜４ｂにより覆われるように、金属膜４ａ上のシリコン膜４ｂが残されており、金属膜４ａの外周部が露出していない。そのため、絶縁膜５を形成するための酸化処理を半導体基板１に施す際に、金属膜４ａが酸化されることを防止または抑制することができる。
次に、図５のステップＳ１１〜ステップＳ１５の工程を行って、周辺回路領域１Ｂのハードマスク膜４ｃおよびシリコン膜４ｂをパターニングする。このとき、ゲート電極ＧＥ１のゲート幅方向に垂直な断面における構造は、実施の形態１において図２１を用いて説明した構造と同一である。一方、図４３に示されるように、ゲート電極ＧＥ１のゲート長方向に垂直な断面において、金属膜４ａからなる金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の少なくとも一方の端部は、シリコン膜４ｂからなる導電膜部４１ｂにより覆われている。このような構造は、図５のステップＳ１５において、シリコン膜４ｂをパターニングして導電膜部４１ｂを形成する際に、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の一方の端部が、導電膜部４１ｂにより覆われるように、シリコン膜４ｂをパターニングしたために、形成されたものである。
なお、図４３では、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の他方の端部は、シリコン膜４ｂからなる導電膜部４１ｂにより覆われていない例を示している。しかし、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の他方の端部は、シリコン膜４ｂからなる導電膜部４１ｂにより覆われていてもよい。
次に、実施の形態１の半導体装置の製造方法のうち、図５のステップＳ１６〜ステップＳ２０の工程を行って、金属シリサイド層１１を形成する。その後、いわゆるメタルゲートラストプロセスの工程である、図６のステップＳ２１〜ステップＳ２６の工程を行わず、図６のステップＳ２７〜ステップＳ２９の工程を行う。このとき、ゲート電極ＧＥ１のゲート幅方向に垂直な断面における構造は、実施の形態１において図１を用いて説明した構造と同一である。一方、図３９に示されるように、ゲート電極ＧＥ１のゲート長方向に垂直な断面において、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の少なくとも一方の端部は、導電膜部４１ｂにより覆われている。
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、図４のステップＳ６において、金属膜４ａの外周の位置が、図４のステップＳ９にてシリコン膜４ｂが残される予定の領域の外周の位置よりも後退するように、金属膜４ａを残す。そして、図４のステップＳ９では、図４のステップＳ６にて残された金属膜４ａの外周部がシリコン膜４ｂにより覆われるように、金属膜４ａ上のシリコン膜４ｂを残す。
これにより、実施の形態１と同様に、金属膜４ａが酸化されることを防止でき、ゲート電極ＧＥ１が形成される予定の領域において、金属膜４ａからなる金属膜部４１ａの膜厚が厚くなることを防止し、材質が変化することを防止することができる。したがって、実施の形態１と同様に、例えば、ゲート電極ＧＥ１とゲート絶縁膜ＧＩ１との界面の状態が変動することを防止し、半導体装置の閾値電圧が変動することを防止でき、半導体装置の性能を向上させることができる。
一方、本実施の形態２の半導体装置は、実施の形態１と異なり、いわゆるメタルゲートファーストプロセスを用いて製造されるものである。すなわち、半導体基板１に酸化処理を施す際に形成されていた金属膜部４１ａとシリコン膜４ｂからなる導電膜部４１ｂとを、メタルゲート電極としてのゲート電極ＧＥ１としてそのまま用いるものである。そのため、ゲート電極ＧＥ１とゲート絶縁膜ＧＩ１との界面の状態が変動することを防止し、半導体装置の閾値電圧が変動することを防止する効果が、実施の形態１に比べ、より大きくなる。したがって、半導体装置の性能を向上させる効果が、実施の形態１に比べ、より大きくなる。
（実施の形態３）
実施の形態１および実施の形態２では、不揮発性メモリと、メタルゲート電極を有するＭＩＳＦＥＴとが混載された半導体装置およびその製造方法について説明した。一方、実施の形態１および実施の形態２で説明した半導体装置の製造方法は、不揮発性メモリ以外の半導体素子と、メタルゲート電極を有するＭＩＳＦＥＴとが混載された半導体装置の製造方法にも適用可能である。以下では、実施の形態３として、ＤＲＡＭと、メタルゲート電極を有するＭＩＳＦＥＴとが混載された半導体装置およびその製造方法について説明する。
＜半導体装置の構造＞
図４４は、実施の形態３の半導体装置の要部断面図である。図４５は、実施の形態３の半導体装置におけるメモリセルの等価回路図である。図４５に示されるように、ＤＲＡＭの１つのメモリセルＭＣ２は、制御トランジスタとしてのＭＩＳＦＥＴＱ２と、容量素子ＣＰ１とを有している。
本実施の形態３の半導体装置は、半導体基板１を有している。半導体基板１は、実施の形態１の半導体装置の半導体基板１と同様の半導体基板とすることができる。
本実施の形態３の半導体装置は、半導体基板１の主面１ａ側に、メモリセル領域１Ｃおよび周辺回路領域１Ｂを有している。周辺回路領域１ＢにはＭＩＳＦＥＴＱ１が形成されており、メモリセル領域１ＣにはＤＲＡＭのメモリセルＭＣ２に含まれるＭＩＳＦＥＴＱ２が形成されている。周辺回路領域１ＢおよびＭＩＳＦＥＴＱ１の構造については、実施の形態１の半導体装置における周辺回路領域１ＢおよびＭＩＳＦＥＴＱ１の構造と同一であるため、その説明を省略する。
メモリセル領域１Ｃにおいて、半導体装置は、活性領域ＡＲ１と素子分離領域ＩＲ１とを有している。素子分離領域ＩＲ１は、素子を分離するためのものであり、素子分離領域ＩＲ１には、素子分離膜２が形成されている。活性領域ＡＲ１は、素子分離領域ＩＲ１により規定、すなわち区画され、素子分離領域ＩＲ１により他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成されている。ｐ型ウェルＰＷ１には、前述したＭＩＳＦＥＴＱ２が形成されている。
図４４に示されるように、ＭＩＳＦＥＴＱ２は、ｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂからなる半導体領域と、ｐ型ウェルＰＷ１上に形成されたゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２上に形成されたゲート電極ＧＥ２とを有している。ｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂは、半導体基板１のｐ型ウェルＰＷ１中に形成されている。
ゲート絶縁膜ＧＩ２は、絶縁膜３ａからなる。絶縁膜３ａを、ＭＩＳＦＥＴＱ１の絶縁膜３ａと同層の絶縁膜とすることができる。
ゲート電極ＧＥ２は、シリコン膜４ｂと、シリコン膜４ｂ上の金属膜４ｈとにより形成されている。シリコン膜４ｂを、実施の形態１におけるシリコン膜４ｂと同一のシリコン膜とすることができる。シリコン膜４ｂの側壁の表面には、側壁絶縁膜１６が形成されている。金属膜４ｈとして、例えばタングステン（Ｗ）膜などを用いることができる。
金属膜４ｈ上には、ハードマスク膜４ｃが形成されている。ハードマスク膜４ｃとして、実施の形態１におけるハードマスク膜４ｃと同一の膜を用いることができる。
ｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂからなる半導体領域は、ＭＩＳＦＥＴＱ２のｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、ＬＤＤ構造を備えている。ｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂは、それぞれ実施の形態１におけるｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂと同一の半導体領域とすることができる。
ゲート電極ＧＥ２の側壁上には、ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１の側壁上と同様に、絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
ＭＩＳＦＥＴＱ２のｎ＋型半導体領域８ａ、８ｂの上部には、ＭＩＳＦＥＴＱ１のｎ＋型半導体領域８ｃの上部と同様に、金属シリサイド層１１が形成されている。
なお、図示は省略するが、メモリセル領域１Ｃにおいて、配線Ｍ１上には、制御トランジスタとしてのＭＩＳＦＥＴＱ２とともにＤＲＡＭを形成する容量素子が形成されている。
図４４には、実施の形態１と同様に、いわゆるメタルゲートラストプロセスにより製造された半導体装置を示している。しかし、本実施の形態３でも、メタルゲートラストプロセスに代え、メタルゲートファーストプロセスにより半導体装置を製造してもよい。この場合、好適には、実施の形態２において図３９を用いて説明したのと同様に、ＭＩＳＦＥＴＱ１において、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の少なくとも一方の端部は、導電膜４ｄからなる導電膜部４１ｄに代え、シリコン膜４ｂからなる導電膜部４１ｂにより覆われている。
＜半導体装置の製造方法＞
次に、本実施の形態３の半導体装置の製造方法について説明する。図４６および図４７は、実施の形態３の半導体装置の製造工程中の要部断面図である。
まず、図４のステップＳ１〜ステップＳ６の工程を行って、金属膜４ａをパターニングした後、図４のステップＳ７〜ステップＳ９の工程を行って、ハードマスク膜４ｃおよびシリコン膜４ｂをパターニングする。ただし、本実施の形態３の半導体装置の製造方法は、図４のステップＳ７とステップＳ８との間で、金属膜４ｈを形成、すなわち堆積する点で、実施の形態１の半導体装置の製造方法と異なる。金属膜４ｈとして、前述したように例えばＷ膜をＣＶＤ法により形成することができる。
図４のステップＳ９までの工程が行われた後の断面の構造は、シリコン膜４ｂとハードマスク膜４ｃとの間に金属膜４ｈが形成されている点を除き、実施の形態１において図１４を用いて説明した構造と同一である。すなわち、図４６に示されるように、本実施の形態３でも、実施の形態１と同様に、金属膜４ａの外周部がシリコン膜４ｂにより覆われるように、金属膜４ａ上のシリコン膜４ｂを残す。
なお、図４６に示されるように、図４のステップＳ９までの工程が行われた後、周辺回路領域１Ｂ以外の領域であるメモリセル領域１Ｃにおいて、シリコン膜４ｂと金属膜４ｈからなるゲート電極ＧＥ２が形成され、絶縁膜３ａからなるゲート絶縁膜ＧＩ２が形成される。
次に、図４のステップＳ１０の工程に代え、ステップＳ１１０の工程を行う。このステップＳ１１０では、半導体基板１に対して酸化処理を行う。例えば、金属膜４ｈがＷ膜からなる場合、例えば１０％の水分を含む大気圧雰囲気下で、７５０℃、６０分程度の条件でＩＳＳＧ酸化を行うことにより、図４７に示されるように、金属膜４ｈの側壁の表面を酸化しないが、メモリセル領域１Ｃにおいて、シリコン膜４ｂの側壁の表面を酸化して側壁絶縁膜１６を形成する。
その後、図５のステップＳ１１〜ステップＳ１４の工程を行わず、図５のステップＳ１５〜図６のステップＳ２９の工程を行うことで、周辺回路領域１Ｂにおいてゲート電極ＧＥ１が形成され、図４４に示された半導体装置が製造される。
なお、本実施の形態３でも、メタルゲートラストプロセスに代え、メタルゲートファーストプロセスにより半導体装置を製造してもよい。すなわち、図５のステップＳ１５〜ステップＳ２０の工程を行った後、メタルゲートラストプロセスの工程である、図６のステップＳ２１〜ステップＳ２６の工程を行わず、図６のステップＳ２７〜ステップＳ２９の工程を行って、半導体装置を製造してもよい。
＜本実施の形態の主要な特徴と効果＞
本実施の形態３でも、実施の形態１と同様に、図４のステップＳ６において、金属膜４ａの外周の位置が、図４のステップＳ９にてシリコン膜４ｂが残される予定の領域の外周の位置よりも後退するように、金属膜４ａを残す。そして、図４のステップＳ９では、図４のステップＳ６にて残された金属膜４ａの外周部がシリコン膜４ｂにより覆われるように、金属膜４ａ上のシリコン膜４ｂを残す。したがって、周辺回路領域１Ｂ以外の領域でパターニングされたシリコン膜４ｂの表面に絶縁膜を形成するための酸化処理を半導体基板１に施す際に、周辺回路領域１Ｂで残された金属膜４ａの外周部がシリコン膜４ｂにより覆われているので、金属膜４ａが酸化されることを防止することができる。
これにより、ＤＲＡＭのメモリセルＭＣ２のＭＩＳＦＥＴＱ２において、ゲート電極ＧＥ２にダメージ、すなわち損傷が加えられることを防止または抑制することができる。そのため、ＤＲＡＭのリフレッシュ特性などのメモリ特性を向上させることができ、半導体装置の性能を向上させることができる。
つまり、実施の形態１および実施の形態２の半導体装置の製造方法は、ある領域でシリコン膜がパターニングされた後、その領域と異なる領域でメタルゲート電極が形成される前に、その異なる領域に金属膜およびシリコン膜が残されている状態で、半導体基板に酸化処理を施す工程を含む半導体装置の製造方法に、幅広く適用可能である。このような場合にも、残されている金属膜が酸化することを防止または抑制することができるので、半導体装置の性能を向上させることができる。
（実施の形態４）
実施の形態１および実施の形態２で説明した半導体装置の製造方法は、ＣＭＯＳイメージセンサと、メタルゲート電極を有するＭＩＳＦＥＴとが混載された半導体装置の製造方法にも適用可能である。以下では、実施の形態４として、ＣＭＯＳイメージセンサと、メタルゲート電極を有するＭＩＳＦＥＴとが混載された半導体装置およびその製造方法について説明する。
＜半導体装置の構造＞
図４８は、実施の形態４の半導体装置の要部断面図である。図４９は、実施の形態４の半導体装置におけるＣＭＯＳイメージセンサの画素の構成例を示す等価回路図である。図４９に示されるように、ＣＭＯＳイメージセンサの画素ＰＵは、フォトダイオードＰＤ、および、４つのＭＩＳＦＥＴ（ＲＳＴ、ＴＸ、ＳＥＬ、ＡＭＩ）を有している。これらのＭＩＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送用トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。
本実施の形態４の半導体装置は、半導体基板１を有している。半導体基板１は、実施の形態１の半導体装置の半導体基板１と同様の半導体基板とすることができる。
本実施の形態４の半導体装置は、半導体基板１の主面１ａ側に、画素領域１Ｄおよび周辺回路領域１Ｂを有している。周辺回路領域１ＢにはＭＩＳＦＥＴＱ１が形成されており、画素領域１Ｄには前述した４つのＭＩＳＦＥＴが形成されている。図４８では、画素領域１Ｄに形成された４つのＭＩＳＦＥＴのうち、転送用トランジスタＴＸが示されている。周辺回路領域１ＢおよびＭＩＳＦＥＴＱ１の構造については、実施の形態１の半導体装置における周辺回路領域１ＢおよびＭＩＳＦＥＴＱ１の構造と同一であるため、その説明を省略する。
画素領域１Ｄにおいて、半導体装置は、活性領域ＡＲ１と素子分離領域ＩＲ１とを有している。素子分離領域ＩＲ１は、素子を分離するためのものであり、素子分離領域ＩＲ１には、素子分離膜２が形成されている。活性領域ＡＲ１は、素子分離領域ＩＲ１により規定、すなわち区画され、素子分離領域ＩＲ１により他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成されている。ｐ型ウェルＰＷ１には、前述した転送用トランジスタＴＸが形成されている。
図４８に示されるように、転送用トランジスタＴＸは、ｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂからなる半導体領域と、ｐ型ウェルＰＷ１上に形成されたゲート絶縁膜ＧＩ３と、ゲート絶縁膜ＧＩ３上に形成されたゲート電極ＧＥ３とを有している。ｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂは、半導体基板１のｐ型ウェルＰＷ１中に形成されている。
ゲート絶縁膜ＧＩ３は、絶縁膜３ａからなる。絶縁膜３ａとして、ＭＩＳＦＥＴＱ１の絶縁膜３ａと同層の絶縁膜とすることができる。
ゲート電極ＧＥ３は、シリコン膜４ｂにより形成されている。シリコン膜４ｂを、実施の形態１におけるシリコン膜４ｂと同一のシリコン膜とすることができる。シリコン膜４ｂの側壁の表面には、側壁絶縁膜１６が形成されている。
シリコン膜４ｂ上には、ハードマスク膜４ｃが形成されている。本実施の形態４では、ハードマスク膜４ｃとして、例えば酸化シリコン膜を用いることができる。
ｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂからなる半導体領域は、転送用トランジスタＴＸのｎ型の不純物が導入されたソース用およびドレイン用の半導体領域であり、ＬＤＤ構造を備えている。ｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂは、それぞれ実施の形態１におけるｎ−型半導体領域７ａ、７ｂおよびｎ＋型半導体領域８ａ、８ｂと同一の半導体領域とすることができる。あるいは、ｎ−型半導体領域７ａ、７ｂを形成せず、図４８においてｎ−型半導体領域７ａ、７ｂが形成されている領域をそれぞれｎ＋型半導体領域８ａ、８ｂとし、ＬＤＤ構造を備えないようにしてもよい。
ゲート電極ＧＥ３の側壁上には、ＭＩＳＦＥＴＱ１のゲート電極ＧＥ１の側壁上と同様に、絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
なお、図４８に示されるように、転送用トランジスタＴＸのｎ＋型半導体領域８ａ、８ｂの上部には、ＭＩＳＦＥＴＱ１のｎ＋型半導体領域８ｃの上部とは異なり、金属シリサイド層１１が形成されていなくてもよい。
図４８には、実施の形態１と同様に、いわゆるメタルゲートラストプロセスにより製造された半導体装置を示している。しかし、本実施の形態４でも、メタルゲートラストプロセスに代え、メタルゲートファーストプロセスにより半導体装置を製造してもよい。この場合、好適には、実施の形態２において図３９を用いて説明したのと同様に、ＭＩＳＦＥＴＱ１において、金属膜部４１ａのうち、ゲート電極ＧＥ１のゲート幅方向の少なくとも一方の端部は、導電膜４ｄからなる導電膜部４１ｄに代え、シリコン膜４ｂからなる導電膜部４１ｂにより覆われている。
次に、画素領域１Ｄに形成された画素ＰＵの動作を説明する。
図４９に示されるように、接地電位ＧＮＤとノードｎ１との間にフォトダイオードＰＤと転送用トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤは、電源電位線の電位である。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。さらに、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送用トランジスタＴＸのゲート電極は転送線ＬＴＸと接続されている。
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げてＨレベルとし、転送用トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送用トランジスタＴＸをオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げてＬレベルとし、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げてＨレベルとし、選択トランジスタＳＥＬおよび転送用トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送用トランジスタＴＸのノードｎ１側の端部に転送される。このとき、ノードｎ１の電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、出力信号として読み出される。
＜半導体装置の製造方法＞
次に、本実施の形態４の半導体装置の製造方法について説明する。図５０および図５１は、実施の形態４の半導体装置の製造工程中の要部断面図である。
まず、図４のステップＳ１〜ステップＳ６の工程を行って、金属膜４ａをパターニングした後、図４のステップＳ７〜ステップＳ９の工程を行って、ハードマスク膜４ｃおよびシリコン膜４ｂをパターニングする。
図４のステップＳ９までの工程が行われた後の断面の構造は、実施の形態１において図１４を用いて説明した構造と同一である。すなわち、図５０に示されるように、本実施の形態４でも、実施の形態１と同様に、金属膜４ａの外周部がシリコン膜４ｂにより覆われるように、金属膜４ａ上のシリコン膜４ｂを残す。
なお、図５０に示されるように、図４のステップＳ９までの工程が行われた後、周辺回路領域１Ｂ以外の領域である画素領域１Ｄにおいて、シリコン膜４ｂからなるゲート電極ＧＥ３が形成され、絶縁膜３ａからなるゲート絶縁膜ＧＩ３が形成される。
次に、図４のステップＳ１０の工程に代え、ステップＳ２１０の工程を行う。このステップＳ２１０では、半導体基板１に対して酸化処理を行うことにより、図５１に示されるように、画素領域１Ｄにおいて、シリコン膜４ｂの側壁の表面を酸化して側壁絶縁膜１６を形成する。
その後、図５のステップＳ１１〜ステップＳ１４の工程を行わず、図５のステップＳ１５〜図６のステップＳ２９の工程を行うことで、周辺回路領域１Ｂにおいてゲート電極ＧＥ１が形成され、図４８に示された半導体装置が製造される。
なお、本実施の形態４でも、メタルゲートラストプロセスに代え、メタルゲートファーストプロセスにより半導体装置を製造してもよい。すなわち、図５のステップＳ１５〜ステップＳ２０の工程を行った後、メタルゲートラストプロセスの工程である、図６のステップＳ２１〜ステップＳ２６の工程を行わず、図６のステップＳ２７〜ステップＳ２９の工程を行って、半導体装置を製造してもよい。
＜本実施の形態の主要な特徴と効果＞
本実施の形態４でも、実施の形態１と同様に、図４のステップＳ６において、金属膜４ａの外周の位置が、図４のステップＳ９にてシリコン膜４ｂが残される予定の領域の外周の位置よりも後退するように、金属膜４ａを残す。そして、図４のステップＳ９では、図４のステップＳ６にて残された金属膜４ａの外周部がシリコン膜４ｂにより覆われるように、金属膜４ａ上のシリコン膜４ｂを残す。したがって、周辺回路領域１Ｂ以外の領域でパターニングされたシリコン膜４ｂの表面に絶縁膜を形成するための酸化処理を半導体基板１に施す際に、周辺回路領域１Ｂで残された金属膜４ａの外周部がシリコン膜４ｂにより覆われているので、金属膜４ａが酸化されることを防止することができる。
これにより、ＣＭＯＳイメージセンサの画素ＰＵの例えば転送用トランジスタＴＸにおいて、ゲート電極ＧＥ３にダメージ、すなわち損傷が加えられることを防止または抑制することができる。そのため、ＣＭＯＳイメージセンサの検出特性を向上させることができ、半導体装置の性能を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体基板
１Ａ、１Ｃ メモリセル領域
１Ｂ 周辺回路領域
１Ｄ 画素領域
１ａ 主面
２ 素子分離膜
３ａ、３ｂ 絶縁膜
４ａ、４ｆ、４ｈ 金属膜
４ｂ シリコン膜
４ｃ ハードマスク膜
４ｄ、４ｅ、４ｇ 導電膜
５ 絶縁膜
５ａ、５ｃ 酸化シリコン膜
５ｂ 窒化シリコン膜
６ａ シリコン膜
７ａ〜７ｃ ｎ−型半導体領域
８ａ〜８ｃ ｎ＋型半導体領域
１１ 金属シリサイド層
１２、１２ａ、１２ｂ 層間絶縁膜
１３ ハードマスク膜
１４ 凹部
１５ 絶縁膜
１６ 側壁絶縁膜
３１ａ、３１ｂ 絶縁膜部
４１ａ、４１ｆ 金属膜部
４１ｂ、４１ｄ、４１ｇ 導電膜部
４１ｃ マスク膜部
ＡＭＩ 増幅トランジスタ
ＡＲ１、ＡＲ２ 活性領域
ＣＧ 制御ゲート電極
ＣＮＴ コンタクトホール
ＣＰ１ 容量素子
ＤＳＴ１ 距離
ＧＥ１〜ＧＥ３ ゲート電極
ＧＩ１〜ＧＩ３ ゲート絶縁膜
ＧＮＤ 接地電位
ＩＲ１、ＩＲ２ 素子分離領域
ＬＲＳＴ リセット線
ＬＴＸ 転送線
Ｍ１ 配線
ＭＣ１、ＭＣ２ メモリセル
ＭＤ、ＭＳ 半導体領域
ＭＧ メモリゲート電極
ｎ１ ノード
ＯＬ 出力線
ＰＤ フォトダイオード
ＰＧ プラグ
ＰＲ１〜ＰＲ３ フォトレジストパターン
ＰＵ 画素
ＰＷ１、ＰＷ２ ｐ型ウェル
Ｑ１、Ｑ２ ＭＩＳＦＥＴ
ＲＳＴ リセットトランジスタ
ＳＥＬ 選択トランジスタ
ＳＬ 選択線
ＳＰ１ スペーサ
ＳＷ サイドウォールスペーサ
ＴＸ 転送用トランジスタ
ＶＤＤ 電源電位

Claims (19)

  1. （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板の第１主面側の第１領域、および、前記半導体基板の前記第１主面側の第２領域で、前記半導体基板の前記第１主面に第１絶縁膜を形成する工程、
    （ｃ）前記第１領域および前記第２領域で、前記第１絶縁膜上に第１導電膜を形成する工程、
    （ｄ）前記第１領域で前記第１導電膜を除去し、前記第２領域の一部で前記第１導電膜を残す工程、
    （ｅ）前記第１領域および前記第２領域で、前記（ｄ）工程にて残された前記第１導電膜上を含めて前記半導体基板の前記第１主面に第２導電膜を形成する工程、
    （ｆ）前記第１領域で前記第２導電膜をパターニングし、前記第２領域で、前記（ｄ）工程にて残された前記第１導電膜の外周部が前記第２導電膜により覆われるように、前記第１導電膜上の前記第２導電膜を残す工程、
    （ｇ）前記（ｆ）工程の後、前記第２導電膜の表面を酸化する工程、
    （ｈ）前記（ｇ）工程の後、前記第２領域で、前記第２導電膜、前記第１導電膜および前記第１絶縁膜をパターニングし、前記第１絶縁膜からなる第１膜部と、前記第１膜部上の前記第１導電膜からなる第２膜部と、前記第２膜部上の前記第２導電膜からなる第３膜部とを形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    （ｉ）前記第１膜部、前記第２膜部および前記第３膜部を覆うように、第２絶縁膜を形成する工程、
    （ｊ）前記第２絶縁膜を研磨して、前記第３膜部の上面を露出させる工程、
    （ｋ）前記（ｊ）工程の後、前記第３膜部を除去して凹部を形成し、前記凹部の底部で前記第２膜部を露出させる工程、
    （ｌ）前記（ｋ）工程の後、前記凹部の底部で露出した前記第２膜部上に第３導電膜を形成し、前記第３導電膜によって前記凹部内を埋め込む工程、
    （ｍ）前記（ｌ）工程の後、前記凹部外の前記第３導電膜を除去し、前記第１膜部からなる第１ゲート絶縁膜と、前記第２膜部および前記第３導電膜からなる第１ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１領域で、前記第２導電膜および前記第１絶縁膜をパターニングし、前記第１絶縁膜からなる第２ゲート絶縁膜と、前記第２導電膜からなる第２ゲート電極とを形成し、
    前記（ｇ）工程では、前記第２ゲート電極の表面を酸化する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｇ）工程は、
    （ｇ１）前記半導体基板の前記第１主面、前記第２ゲート電極の表面、および、前記（ｆ）工程にて前記第２領域に残された前記第２導電膜の表面に、内部に電荷蓄積部を有する第３絶縁膜を形成する工程、
    （ｇ２）前記第３絶縁膜上に、第４導電膜を形成する工程、
    （ｇ３）前記第４導電膜をエッチバックすることで、前記第２ゲート電極の側壁上に前記第３絶縁膜を介して前記第４導電膜を残して第３ゲート電極を形成する工程、
    （ｇ４）前記第３ゲート電極で覆われていない部分の前記第３絶縁膜を除去し、前記第３ゲート電極と前記半導体基板との間、および、前記第２ゲート電極と前記第３ゲート電極との間に、前記第３絶縁膜を残す工程、
    を含み、
    前記（ｇ１）工程では、前記第３絶縁膜を形成する際に、前記第２ゲート電極の表面を酸化する、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記第３絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の第１窒化シリコン膜と、前記第１窒化シリコン膜上の第２酸化シリコン膜とを含み、
    前記（ｇ１）工程は、
    （ｇ５）前記半導体基板の前記第１主面、前記第２ゲート電極の表面、および、前記（ｆ）工程にて前記第２領域に残された前記第２導電膜の表面に、前記第１酸化シリコン膜を形成する工程、
    （ｇ６）前記第１酸化シリコン膜上に、前記第１窒化シリコン膜を形成する工程、
    （ｇ７）前記第１窒化シリコン膜上に、前記第２酸化シリコン膜を形成する工程、
    を含む、半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、
    前記半導体装置は、不揮発性メモリを有し、
    前記第２ゲート電極と、前記第３ゲート電極とは、前記不揮発性メモリを構成するゲート電極である、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第１導電膜は、窒化チタン膜、窒化タンタル膜、窒化タングステン膜、炭化チタン膜、炭化タンタル膜、炭化タングステン膜、窒化炭化タンタル膜またはタングステン膜からなり、
    前記第２導電膜は、シリコン膜からなる、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    （ｉ）前記第１膜部、前記第２膜部および前記第３膜部を覆うように、第２絶縁膜を形成する工程、
    （ｊ）前記第２絶縁膜を研磨して、前記第３膜部の上面を露出させる工程、
    （ｋ）前記（ｊ）工程の後、前記第３膜部、前記第２膜部および前記第１膜部を除去して凹部を形成し、前記凹部の底部で前記半導体基板を露出させる工程、
    （ｌ）前記（ｋ）工程の後、前記凹部の底部で露出した前記半導体基板上に第３絶縁膜を形成する工程、
    （ｍ）前記（ｌ）工程の後、前記第３絶縁膜上に第３導電膜を形成し、前記第３導電膜によって前記凹部内を埋め込む工程、
    （ｎ）前記（ｍ）工程の後、前記凹部外の前記第３導電膜を除去し、前記第３絶縁膜からなる第１ゲート絶縁膜と、前記第３導電膜からなる第１ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１領域で、前記第２導電膜および前記第１絶縁膜をパターニングし、前記第１絶縁膜からなる第２ゲート絶縁膜と、前記第２導電膜からなる第２ゲート電極とを形成し、
    前記（ｇ）工程では、前記第２ゲート電極の表面を酸化する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｇ）工程は、
    （ｇ１）前記半導体基板の前記第１主面、前記第２ゲート電極の表面、および、前記（ｆ）工程にて前記第２領域に残された前記第２導電膜の表面に、内部に電荷蓄積部を有する第４絶縁膜を形成する工程、
    （ｇ２）前記第４絶縁膜上に、第４導電膜を形成する工程、
    （ｇ３）前記第４導電膜をエッチバックすることで、前記第２ゲート電極の側壁上に前記第４絶縁膜を介して前記第４導電膜を残して第３ゲート電極を形成する工程、
    （ｇ４）前記第３ゲート電極で覆われていない部分の前記第４絶縁膜を除去し、前記第３ゲート電極と前記半導体基板との間、および、前記第２ゲート電極と前記第３ゲート電極との間に、前記第４絶縁膜を残す工程、
    を含み、
    前記（ｇ１）工程では、前記第４絶縁膜を形成する際に、前記第２ゲート電極の表面を酸化する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第４絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の第１窒化シリコン膜と、前記第１窒化シリコン膜上の第２酸化シリコン膜とを含み、
    前記（ｇ１）工程は、
    （ｇ５）前記半導体基板の前記第１主面、前記第２ゲート電極の表面、および、前記（ｆ）工程にて前記第２領域に残された前記第２導電膜の表面に、前記第１酸化シリコン膜を形成する工程、
    （ｇ６）前記第１酸化シリコン膜上に、前記第１窒化シリコン膜を形成する工程、
    （ｇ７）前記第１窒化シリコン膜上に、前記第２酸化シリコン膜を形成する工程、
    を含む、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記第１膜部からなる第１ゲート絶縁膜と、前記第２膜部および前記第３膜部からなる第１ゲート電極とを形成する、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１領域で、前記第２導電膜および前記第１絶縁膜をパターニングし、前記第１絶縁膜からなる第２ゲート絶縁膜と、前記第２導電膜からなる第２ゲート電極とを形成し、
    前記（ｇ）工程では、前記第２ゲート電極の表面を酸化する、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｇ）工程は、
    （ｇ１）前記半導体基板の前記第１主面、前記第２ゲート電極の表面、および、前記（ｆ）工程にて前記第２領域に残された前記第２導電膜の表面に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
    （ｇ２）前記第２絶縁膜上に、第３導電膜を形成する工程、
    （ｇ３）前記第３導電膜をエッチバックすることで、前記第２ゲート電極の側壁上に前記第２絶縁膜を介して前記第３導電膜を残して第３ゲート電極を形成する工程、
    （ｇ４）前記第３ゲート電極で覆われていない部分の前記第２絶縁膜を除去し、前記第３ゲート電極と前記半導体基板との間、および、前記第２ゲート電極と前記第３ゲート電極との間に、前記第２絶縁膜を残す工程、
    を含み、
    前記（ｇ１）工程では、前記第２絶縁膜を形成する際に、前記第２ゲート電極の表面を酸化する、半導体装置の製造方法。
  15. 請求項１２記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記第２膜部のうち、前記第１ゲート電極のゲート幅方向の一方の端部が、前記第３膜部により覆われるように、前記第２膜部と前記第３膜部とを形成する、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ａ）工程では、前記半導体基板の前記第１主面側の前記第１領域に形成された第１活性領域と、前記半導体基板の前記第１主面側の前記第１領域に形成され、前記第１活性領域を区画する第１素子分離領域とを有する前記半導体基板を用意し、
    前記（ｈ）工程では、前記第１活性領域上に前記第１膜部を形成し、前記第２膜部のうち、前記ゲート幅方向の前記一方の端部が、前記第１素子分離領域上に配置されるように、前記第２膜部を形成する、半導体装置の製造方法。
  17. 半導体基板と、
    前記半導体基板上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    を有し、
    前記第１ゲート電極は、
    前記第１ゲート絶縁膜上の第１導電膜からなる第１膜部と、
    前記第１膜部上の第２導電膜からなる第２膜部と、
    前記半導体基板の第１主面側の第１領域に形成された第１活性領域と、
    前記半導体基板の前記第１主面側の前記第１領域に形成され、前記第１活性領域を区画する第１素子分離領域と、
    を含み、
    前記第１膜部のうち、前記第１ゲート電極のゲート幅方向の一方の端部が、前記第２膜部により覆われており、
    前記第１ゲート絶縁膜は、前記第１活性領域上に形成されており、
    前記第１膜部のうち、前記ゲート幅方向の前記一方の端部と、前記第２膜部のうち、前記ゲート幅方向の一方の端部とが、前記第１素子分離領域上に配置されている、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記第１ゲート絶縁膜は、前記半導体基板の前記第１主面側の前記第１領域で形成されており、
    前記半導体基板の前記第１主面側の第２領域で前記半導体基板上に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記第２領域で前記半導体基板上に形成され、前記第２ゲート電極と隣り合う第３ゲート電極と、
    前記第３ゲート電極と前記半導体基板との間、および、前記第２ゲート電極と前記第３ゲート電極との間に形成され、内部に電荷蓄積部を有する第１絶縁膜と、
    を有する、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記半導体装置は、前記半導体基板の前記第１主面側の前記第２領域に形成された不揮発性メモリを有し、
    前記第２ゲート電極と、前記第３ゲート電極とは、前記不揮発性メモリを構成するゲート電極である、半導体装置。
JP2013034248A 2013-02-25 2013-02-25 半導体装置の製造方法および半導体装置 Active JP6120609B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013034248A JP6120609B2 (ja) 2013-02-25 2013-02-25 半導体装置の製造方法および半導体装置
TW106122061A TWI637523B (zh) 2013-02-25 2014-02-07 半導體裝置之製造方法及半導體裝置
TW103104069A TWI600158B (zh) 2013-02-25 2014-02-07 半導體裝置之製造方法及半導體裝置
CN201410062175.5A CN104009004B (zh) 2013-02-25 2014-02-24 半导体装置的制造方法和半导体装置
US14/188,131 US9299854B2 (en) 2013-02-25 2014-02-24 Patterning a conductive film in a manufacturing method of semiconductor device
US15/048,791 US9780232B2 (en) 2013-02-25 2016-02-19 Memory semiconductor device with peripheral circuit multi-layer conductive film gate electrode and method of manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013034248A JP6120609B2 (ja) 2013-02-25 2013-02-25 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2014165299A JP2014165299A (ja) 2014-09-08
JP6120609B2 true JP6120609B2 (ja) 2017-04-26

Family

ID=51369611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013034248A Active JP6120609B2 (ja) 2013-02-25 2013-02-25 半導体装置の製造方法および半導体装置

Country Status (4)

Country Link
US (2) US9299854B2 (ja)
JP (1) JP6120609B2 (ja)
CN (1) CN104009004B (ja)
TW (2) TWI637523B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
JP2016162904A (ja) * 2015-03-03 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104878347B (zh) * 2015-06-05 2018-06-19 深圳市正和忠信股份有限公司 一种沉积黑色导电膜层的设备及其使用方法
JP6556556B2 (ja) * 2015-08-20 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2017045947A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6556601B2 (ja) * 2015-11-11 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6683488B2 (ja) * 2016-02-03 2020-04-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6763703B2 (ja) * 2016-06-17 2020-09-30 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP6772644B2 (ja) * 2016-08-05 2020-10-21 住友電気工業株式会社 光モジュール
JP6670719B2 (ja) * 2016-09-28 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6929173B2 (ja) * 2017-09-13 2021-09-01 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10782606B2 (en) * 2018-06-29 2020-09-22 Globalfoundries Inc. Photolithography methods and structures that reduce stochastic defects
US11515310B2 (en) * 2021-03-23 2022-11-29 Nanya Technology Corporation Cell array and method for fabricating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW318961B (ja) * 1994-05-04 1997-11-01 Nippon Precision Circuits
US6034416A (en) * 1997-04-17 2000-03-07 Matsushita Electirc Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP3144350B2 (ja) 1997-07-22 2001-03-12 日本電気株式会社 半導体装置の製造方法
JP3988342B2 (ja) * 1998-12-29 2007-10-10 株式会社ハイニックスセミコンダクター 半導体素子のゲート電極形成方法
JP3961211B2 (ja) * 2000-10-31 2007-08-22 株式会社東芝 半導体装置の製造方法
US6420232B1 (en) * 2000-11-14 2002-07-16 Silicon-Based Technology Corp. Methods of fabricating a scalable split-gate flash memory device having embedded triple-sides erase cathodes
JP3916419B2 (ja) * 2001-07-02 2007-05-16 松下電器産業株式会社 半導体記憶装置の製造方法
US6541324B1 (en) * 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US7052947B2 (en) * 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
JP5376122B2 (ja) * 2006-11-14 2013-12-25 日本電気株式会社 半導体装置
JP2008288465A (ja) * 2007-05-18 2008-11-27 Panasonic Corp 半導体装置及びその製造方法
US8865592B2 (en) * 2009-02-03 2014-10-21 Infineon Technologies Ag Silicided semiconductor structure and method of forming the same
JP5550286B2 (ja) * 2009-08-26 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2012119383A (ja) 2010-11-29 2012-06-21 Renesas Electronics Corp 半導体装置およびその製造方法
JP5734744B2 (ja) * 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TWI637523B (zh) 2018-10-01
US9299854B2 (en) 2016-03-29
JP2014165299A (ja) 2014-09-08
TW201739055A (zh) 2017-11-01
CN104009004B (zh) 2018-10-23
US20160172509A1 (en) 2016-06-16
US20140239377A1 (en) 2014-08-28
TW201501304A (zh) 2015-01-01
CN104009004A (zh) 2014-08-27
TWI600158B (zh) 2017-09-21
US9780232B2 (en) 2017-10-03

Similar Documents

Publication Publication Date Title
JP6120609B2 (ja) 半導体装置の製造方法および半導体装置
JP6081228B2 (ja) 半導体装置およびその製造方法
JP5734744B2 (ja) 半導体装置およびその製造方法
JP5629120B2 (ja) 半導体装置
JP6026913B2 (ja) 半導体装置の製造方法
US9905429B2 (en) Semiconductor device and a manufacturing method thereof
JP6407609B2 (ja) 半導体装置の製造方法
US9583502B2 (en) Method of manufacturing a semiconductor device
JP5707224B2 (ja) 半導体装置およびその製造方法
JP6556601B2 (ja) 半導体装置およびその製造方法
JP6310802B2 (ja) 半導体装置の製造方法
JP2006012991A (ja) 半導体記憶装置
JP2011210777A (ja) 半導体装置およびその製造方法
JP2010093274A (ja) 半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170321

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170328

R150 Certificate of patent or registration of utility model

Ref document number: 6120609

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150