JP6557095B2 - 半導体装置 - Google Patents
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Description
<半導体チップのレイアウト構成例>
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置(半導体チップ)のレイアウト構成について説明する。図1は、本実施の形態における半導体チップCHPのレイアウト構成例を示す図である。図1において、半導体チップCHPは、CPU(Central Processing Unit)100、RAM(Random Access Memory)200、アナログ回路300、EEPROM(Electrically Erasable Programmable Read Only Memory)400、フラッシュメモリ500およびI/O(Input/Output)回路600を有し、半導体装置を構成している。
図2は、本実施の形態における半導体装置の要部平面図である。図2において、メモリセル部Aには、メモリセルアレイの要部平面図を、ロジック部Bには、ロジック回路形成領域のロジック回路等を構成するトランジスタTrの要部平面図を示している。トランジスタTrとしては、n型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示する。図3は、本実施の形態における半導体装置の要部断面図である。図3では、メモリセル部Aの3つの断面図と、ロジック部Bの2つの断面図を示している。メモリセル部A1は、図2のA1−A1´に沿う断面図、メモリセル部A2は、図2のA2−A2´に沿う断面図、メモリセル部A3は、図2のA3−A3´に沿う断面図、ロジック部B1は、図2のB1−B1´に沿う断面図、ロジック部B2は、図2のB2−B2´に沿う断面図である。図4は、本実施の形態における半導体装置の要部断面図である。図4では、メモリセル部A2およびA3のフィンFAの形状、ならびに、ロジック部B2のフィンFBの形状を示している。
図5〜図23は、本実施の形態の半導体装置の形成工程中の要部断面図である。
次に、不揮発性メモリの動作例について、図25を参照して説明する。
次に、本実施の形態の主要な特徴と効果について説明する。
変形例1は、上記実施の形態の変形例であり、メモリセル部A3のフィンFAの高さHM1´を、ロジック部B2のフィンFBの高さHL1´よりも低くした点が異なる。その他の特徴は、上記実施の形態と同様である。つまり、フィンの高さは、メモリセル部A2のフィンFAの高さHC1、ロジック部B2のフィンFBの高さHL1´、メモリセル部A3のフィンFAの高さHM1´の順に低くなる(HC1>HL1´>HM1´)。なお、フィンの幅は、メモリセル部A2のフィンFAの幅WC1、メモリセル部A3のフィンFAの幅WM1、ロジック部B2のフィンFBの幅WL1の順に狭くなり、上記実施の形態と同様である(WC1>WM1>WL1)。
変形例2は、上記実施の形態の変形例である。
メモリセル部A3のフィンFAの高さHM2を低くしたことにより、メモリゲート電極MGの形成工程における歩留りを向上させることができる。
変形例3は、変形例2の変形例である。メモリセル部A3のフィンFAの高さHM2´を、ロジック部B2のフィンFBの高さHL2´よりも高くした点が異なる。その他の特徴は、変形例2と同様である。つまり、フィンの幅は、メモリセル部A2のフィンFAの幅WC2、ロジック部B2のフィンFBの幅WL2、メモリセル部A3のフィンFAの幅WM2の順に狭くなる(WC2>WL2>WM2)。そして、フィンの高さは、メモリセル部A2のフィンFAの高さHC2、メモリセル部A3のフィンFAの高さHM2´、ロジック部B2のフィンFBの高さHL2´の順に低くなる(HC2>HM2´>HL2´)。
変形例4は、上記実施の形態の変形例である。上記実施の形態とは、メモリセルのゲート電極の構造が異なっている。上記実施の形態のメモリセルMCは、制御ゲート電極CGとメモリゲート電極MGを有していたが、変形例4のメモリセルMC2は、メモリゲート電極MG2を有し、制御ゲート電極は有していない。メモリゲート電極MG2以外は、上記実施の形態と同様の符号を付している。
変形例5は、上記変形例4の変形例である。
主面を有する半導体基板と、
前記主面の第1領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する第1突出部と、
前記第1領域と異なる第2領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する第2突出部と、
前記第1突出部上に、第1絶縁膜を介して配置され、前記第1方向に延在する第1ゲート電極と、
前記第2突出部上に、第2絶縁膜を介して配置され、前記第1方向に延在する第2ゲート電極と、
前記第1ゲート電極を挟むように、前記第1突出部内に形成された第1半導体領域および第2半導体領域と、
前記第2ゲート電極を挟むように、前記第2突出部内に形成された第3半導体領域および第4半導体領域と、
を有し、
前記第1絶縁膜は、電荷蓄積層を含み、
前記第1ゲート電極が重なっている領域における、前記第1突出部の第1の幅は、前記第2ゲート電極が重なっている領域における、前記第2突出部の第2の幅よりも狭い、半導体装置。
付記1に記載の半導体装置において、さらに、
前記半導体基板の主面に形成され、平面視にて、前記第1突出部を囲む第1素子分離膜と、
前記半導体基板の主面に形成され、平面視にて、前記第2突出部を囲む第2素子分離膜と、
を有する、半導体装置。
付記2に記載の半導体装置において、
前記第1ゲート電極が重なっている領域において、前記第1素子分離膜から露出する前記第1突出部の第1の高さは、前記第2ゲート電極が重なっている領域において、前記第2素子分離膜から露出する前記第2突出部の第2の高さよりも低い、半導体装置。
主面を有する半導体基板と、
前記主面の第1領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する第1突出部と、
前記第1領域と異なる第2領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する第2突出部と、
前記半導体基板の主面上に形成され、平面視にて、前記第1突出部を囲む第1素子分離膜と、
前記半導体基板の主面上に形成され、平面視にて、前記第2突出部を囲む第2素子分離膜と、
前記第1突出部上に、第1絶縁膜を介して配置され、前記第1方向に延在する第1ゲート電極と、
前記第2突出部上に、第2絶縁膜を介して配置され、前記第1方向に延在する第2ゲート電極と、
前記第1ゲート電極を挟むように、前記第1突出部内に形成された第1半導体領域および第2半導体領域と、
前記第2ゲート電極を挟むように、前記第2突出部内に形成された第3半導体領域および第4半導体領域と、
を有し、
前記第1絶縁膜は、電荷蓄積層を含み、
前記第1ゲート電極が重なっている領域において、前記第1素子分離膜から露出する前記第1突出部の第1の高さは、前記第2ゲート電極が重なっている領域において、前記第2素子分離膜から露出する前記第2突出部の第2の高さよりも高い、半導体装置。
主面を有する半導体基板と、
前記主面の第1領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する第1突出部と、
前記第1領域と異なる第2領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する第2突出部と、
前記半導体基板の主面上に形成され、平面視にて、前記第1突出部を囲む第1素子分離膜と、
前記半導体基板の主面上に形成され、平面視にて、前記第2突出部を囲む第2素子分離膜と、
前記第1突出部上に、第1絶縁膜を介して配置され、前記第1方向に延在する第1ゲート電極と、
前記第2突出部上に、第2絶縁膜を介して配置され、前記第1方向に延在する第2ゲート電極と、
前記第1ゲート電極を挟むように、前記第1突出部内に形成された第1半導体領域および第2半導体領域と、
前記第2ゲート電極を挟むように、前記第2突出部内に形成された第3半導体領域および第4半導体領域と、
を有し、
前記第1絶縁膜は、電荷蓄積層を含み、
前記第1ゲート電極が重なっている領域において、前記第1素子分離膜から露出する前記第1突出部の第1の高さは、前記第2ゲート電極が重なっている領域において、前記第2素子分離膜から露出する前記第2突出部の第2の高さよりも低い、半導体装置。
(a)半導体基板を準備する工程、
(b)前記半導体基板の一部分であって、前記半導体基板の主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する突出部を形成する工程、
(c)前記突出部の第1領域に第1熱酸化膜を形成する工程、
(d)前記第1熱酸化膜上に第1ゲート電極を形成する工程、
(e)前記突出部の前記第1領域と異なる第2領域に第2熱酸化膜を形成する工程、
(f)前記第2熱酸化膜上に第2ゲート電極を形成する工程、
(g)前記第1ゲート電極および前記第2ゲート電極を挟むように、前記突出部内に第1半導体領域および第2半導体領域を形成する工程、
を有し、
前記第2熱酸化膜の膜厚は、前記第1熱酸化膜の膜厚よりも厚い、半導体装置の製造方法。
付記6に記載の半導体装置の製造方法において、
前記第1熱酸化膜は、前記第2領域にも形成され、前記第2領域に形成された前記第1熱酸化膜を除去した後に、前記(e)工程を実施する、半導体装置の製造方法。
B、B1、B2 ロジック部
BL ビット線
CG 制御ゲート電極
CHP 半導体チップ
CT コンタクトホール
DP ダミーパターン
DG ダミーゲート
EX1、EX2、EX3 n−型半導体領域
FA、FB フィン
FAa、FBa 主面
FAs、FBs 側面
GE ゲート電極
GIm、GIt、GIL ゲート絶縁膜
HK 絶縁膜
IL1、IL2 層間絶縁膜
IW 中継配線
LD ドレイン領域
LS ソース領域
MC、MC2 メモリセル
MD ドレイン領域
ME1、ME2 金属膜
MG メモリゲート電極
MS ソース領域
MW 金属配線
PG プラグ電極
PR1、PR2、PR3 レジスト膜
PW1、PW2 p型ウエル
SC シリサイド層
SD1、SD2、SD3 n+型半導体領域
SL ソース線
SP スペーサ
STM、STL 素子分離膜
STMa、STLa 主面
SW サイドウォールスペーサ(サイドウォール、側壁絶縁膜)
Tr トランジスタ
TR1 溝
1 半導体基板
1a 主面
2、3、6、7、9、10、10´、11、11´、14 絶縁膜
4、13 マスク膜
5、5´ ハードマスク膜
8、12 導体膜
100 CPU
200 RAM
300 アナログ回路
400 EEPROM
500 フラッシュメモリ
600 I/O回路
Claims (7)
- 主面を有する半導体基板と、
前記主面の第1領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する第1突出部と、
前記第1領域と異なる第2領域において、前記半導体基板の一部分であって、前記主面から突出し、前記主面の第1方向に幅を有し、前記第1方向に直交する第2方向に延在する第2突出部と、
前記半導体基板の主面に形成され、平面視にて、前記第1突出部を囲む第1素子分離膜と、
前記半導体基板の主面に形成され、平面視にて、前記第2突出部を囲む第2素子分離膜と、
前記第1突出部上に、第1絶縁膜を介して配置され、前記第1方向に延在する第1ゲート電極と、
前記第2突出部上に、第2絶縁膜を介して配置され、前記第1方向に延在する第2ゲート電極と、
前記第1ゲート電極を挟むように、前記第1突出部内に形成された第1半導体領域および第2半導体領域と、
前記第2ゲート電極を挟むように、前記第2突出部内に形成された第3半導体領域および第4半導体領域と、
を有し、
前記第1絶縁膜は、電荷蓄積層を含み、
前記第1ゲート電極が重なっている領域における、前記第1突出部の第1の幅は、前記第2ゲート電極が重なっている領域における、前記第2突出部の第2の幅よりも広く、
前記第1ゲート電極が重なっている領域において、前記第1素子分離膜から露出する前記第1突出部の第1の高さは、前記第2ゲート電極が重なっている領域において、前記第2素子分離膜から露出する前記第2突出部の第2の高さよりも高い、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1絶縁膜は、第1酸化シリコン膜と、前記第1酸化シリコン膜上の窒化シリコン膜との積層膜である、半導体装置。 - 請求項2に記載の半導体装置において、
前記第1ゲート電極、前記第1絶縁膜、前記第1半導体領域、および、前記第2半導体領域は、第1のメモリセルを構成する、半導体装置。 - 請求項1に記載の半導体装置において、さらに、
前記第1突出部上に、第3絶縁膜を介して配置され、前記第1方向に延在する第3ゲート電極を有し、
前記第3ゲート電極が重なっている領域における、前記第1突出部の第3の幅は、前記第1の幅よりも広い、半導体装置。 - 請求項4に記載の半導体装置において、
前記第3ゲート電極が重なっている領域における、前記第1素子分離膜から露出する前記第1突出部の第3の高さは、前記第1の高さよりも高い、半導体装置。 - 請求項4に記載の半導体装置において、
前記第1半導体領域および前記第2半導体領域は、前記第1ゲート電極および前記第3ゲート電極を挟むように配置されており、
前記第1ゲート電極、前記第1絶縁膜、前記第3ゲート電極、前記第3絶縁膜、前記第1半導体領域、および、前記第2半導体領域は、第2のメモリセルを構成する、半導体装置。 - 請求項6に記載の半導体装置において、
前記第2ゲート電極、前記第2絶縁膜、前記第3半導体領域、および、前記第4半導体領域は、トランジスタを構成する、半導体装置。
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