TW201709537A - 半導體裝置 - Google Patents

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Tomohiro Yamashita
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Renesas Electronics Corp
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Abstract

本發明的課題是在於使半導體裝置的性能提升。 其解決手段是半導體裝置具有：鰭(FA)，其係半導體基板(1)的一部分，從半導體基板(1)的主面(1a)突出，在第1方向具有寬度，延伸於第2方向；控制閘極電極(CG)，其係於鰭(FA)上，隔著閘極絕緣膜(GIt)來配置，延伸於第1方向；及記憶閘極電極(MG)，其係於鰭(FA)上隔著閘極絕緣膜(GIm)來配置，延伸於第1方向。 而且，介入膜厚比閘極絕緣膜(GIt)更厚的閘極絕緣膜(GIm)來配置記憶閘極電極(MG)的領域的鰭(FA)的寬(WM1)係比介入閘極絕緣膜(GIt)來配置控制閘極電極(CG)的領域的鰭(FA)的寬(WC1)更窄。

Description

半導體裝置
本發明是有關半導體裝置，例如可適於利用在具有非揮發性記憶體的半導體裝置。
作為可電性寫入．消去的非揮發性半導體記憶裝置是廣泛使用EEPROM(Electrically Erasable and Programmable Read Only Memory)。目前被廣泛使用具代表性的快閃記憶體的該等記憶裝置有在MISFET的閘極電極下以氧化膜所包圍的導電性的浮閘(Floating Gate)電極或捕捉(trap)性絕緣膜，以在浮閘或捕捉性絕緣膜的電荷蓄積狀態作為記憶資訊，予以讀出作為電晶體的臨界值者。此所謂捕捉性絕緣膜是意指可蓄積電荷的絕緣膜，其一例可舉氮化矽膜等。藉由如此往電荷蓄積領域之電荷的注入．放出來使MISFET的臨界值變動作為記憶元件動作。此快閃記憶體是有使用MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜的分離閘極型元件。在如此的記憶體中，藉由使用氮化矽膜作為電荷蓄積領域，相較於導電性的浮閘膜，具有因為離散性地蓄積電荷，所以資料保 持的可靠度佳，且因為資料保持的可靠度佳，所以可使氮化矽膜上下的氧化膜薄膜化，寫入．消去動作的低電壓化為可能等的優點。
而且，記憶格是具有：在半導體基板上隔著第1閘極絕緣膜來形成的控制閘極電極(選擇閘極電極)、及在半導體基板上隔著包含電荷蓄積領域的第2閘極絕緣膜來形成的記憶閘極電極、及以能夠夾著控制閘極電極及記憶閘極電極的方式來形成於半導體基板的表面之一對的半導體領域(源極領域及汲極領域)。
而且，在日本特開2006-41354號公報(專利文獻1)中記載在半導體基板的表面形成凸型形狀的活性領域，以能夠跨越此凸型的活性領域之方式配置控制閘極電極及記憶閘極電極的記憶格。
並且，在日本特表2013-504221號公報(專利文獻2)中記載Fin-FET型非揮發性記憶格，其係具有：以能夠跨越鰭形狀構件的方式配置之字元線、及位於字元線的近旁，電容耦合於鰭形狀構件的側面之浮閘、及位於浮閘的上方，電容耦合於浮閘之耦合閘極。
並且，在美國專利申請公開第2014/0077303號說明書(專利文獻3)中揭示具有不同的鰭寬的鰭型電晶體。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2006-41354號公報
[專利文獻2]日本特表2013-504221號公報
[專利文獻3]美國專利申請公開第2014/0077303號說明書
在具有鰭型的非揮發性記憶體的半導體裝置中，期望更一層的性能提升。
其他的課題及新穎的特徵是可由本說明書的記述及附圖明確得知。
若根據一實施形態，則半導體裝置是具有：突出部，其係半導體基板的一部分，從半導體基板的主面突出，在第1方向具有寬度，延伸於第2方向；第1閘極電極，其係於突出部上隔著第1絕緣膜來配置，延伸於第1方向；及第2閘極電極，其係於突出部上隔著第2絕緣膜來配置，延伸於第1方向。
而且，介入膜厚比第1絕緣膜更厚的第2絕緣膜來配置第2閘極電極的領域的突出部的寬是比介入第1絕緣膜來配置第1閘極電極的領域的突出部的寬更窄。
若根據一實施形態，則可使半導體裝置的性能提升。
A、A1、A2、A3‧‧‧記憶格部
B、B1、B2‧‧‧邏輯部
BL‧‧‧位元線
CG‧‧‧控制閘極電極
CHP‧‧‧半導體晶片
CT‧‧‧接觸孔
DP‧‧‧虛擬圖案
DG‧‧‧虛擬閘極
EX1、EX2、EX3‧‧‧n-型半導體領域
FA、FB‧‧‧鰭
FAa、FBa‧‧‧主面
FAs、FBs‧‧‧側面
GE‧‧‧閘極電極
GIm、GIt、GIL‧‧‧閘極絕緣膜
HK‧‧‧絕緣膜
IL1、IL2‧‧‧層間絕緣膜
IW‧‧‧中継配線
LD‧‧‧汲極領域
LS‧‧‧源極領域
MC、MC2‧‧‧記憶格
MD‧‧‧汲極領域
ME1、ME2‧‧‧金屬膜
MG‧‧‧記憶閘極電極
MS‧‧‧源極領域
MW‧‧‧金屬配線
PG‧‧‧柱塞電極
PR1、PR2、PR3‧‧‧光阻膜
PW1、PW2‧‧‧p型阱
SC‧‧‧矽化物層
SD1、SD2、SD3‧‧‧n+型半導體領域
SL‧‧‧源極線
SP‧‧‧間隔件
STM、STL‧‧‧元件分離膜
STMa、STLa‧‧‧主面
SW‧‧‧側壁間隔件(側壁、側壁絕緣膜)
Tr‧‧‧電晶體
TR1‧‧‧溝
1‧‧‧半導體基板
1a‧‧‧主面
2、3、6、7、9、10、10'、11、11'、14‧‧‧絕緣膜
4、13‧‧‧遮罩膜
5、5'‧‧‧硬質遮罩膜
8、12‧‧‧導體膜
100‧‧‧CPU
200‧‧‧RAM
300‧‧‧類比電路
400‧‧‧EEPROM
500‧‧‧快閃記憶體
600‧‧‧I/O電路
圖1是表示一實施形態的半導體裝置(半導體晶片)的佈局構成例的圖。
圖2是一實施形態的半導體裝置的要部平面圖。
圖3是一實施形態的半導體裝置的要部剖面圖。
圖4是一實施形態的半導體裝置的要部剖面圖。
圖5是一實施形態的半導體裝置的製造工程中的要部剖面圖。
圖6是接續於圖5的半導體裝置的製造工程中的要部剖面圖。
圖7是接續於圖6的半導體裝置的製造工程中的要部剖面圖。
圖8是接續於圖7的半導體裝置的製造工程中的要部剖面圖。
圖9是接續於圖8的半導體裝置的製造工程中的要部剖面圖。
圖10是接續於圖9的半導體裝置的製造工程中的要部剖面圖。
圖11是接續於圖10的半導體裝置的製造工程中的要 部剖面圖。
圖12是一實施形態的半導體裝置的製造工程中的要部剖面圖。
圖13是接續於圖12的半導體裝置的製造工程中的要部剖面圖。
圖14是接續於圖13的半導體裝置的製造工程中的要部剖面圖。
圖15是接續於圖14的半導體裝置的製造工程中的要部剖面圖。
圖16是接續於圖15的半導體裝置的製造工程中的要部剖面圖。
圖17是接續於圖16的半導體裝置的製造工程中的要部剖面圖。
圖18是接續於圖17的半導體裝置的製造工程中的要部剖面圖。
圖19是接續於圖18的半導體裝置的製造工程中的要部剖面圖。
圖20是接續於圖19的半導體裝置的製造工程中的要部剖面圖。
圖21是接續於圖20的半導體裝置的製造工程中的要部剖面圖。
圖22是接續於圖21的半導體裝置的製造工程中的要部剖面圖。
圖23是接續於圖22的半導體裝置的製造工程中的要 部剖面圖。
圖24是記憶格的等效電路圖。
圖25是表示「寫入」、「消去」及「讀出」時之往選擇記憶格的各部位的電壓的施加條件的一例表。
圖26是變形例2的半導體裝置的要部剖面圖。
圖27是變形例4的半導體裝置的要部剖面圖。
圖28是變形例4的半導體裝置的要部剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細、補足說明等的關係。並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其言及的數目，亦可為言及的數目以上或以下。而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍也同樣。
以下，根據圖面詳細說明實施形態。另外， 在用以說明實施形態的全圖中，對於具有同一機能的構件是附上同一符號，其重複的說明是省略。並且，在以下的實施形態中，除了特別必要時以外是以同一或同樣的部分的說明為原則不重複。
並且，在實施形態所使用的圖面中，即使是剖面圖，有時也會為了容易看圖面而省略剖面線。而且，即使是平面圖，有時也會為了容易看圖面而附上剖面線。
(實施形態)
<半導體晶片的佈局構成例>
一邊參照圖面一邊說明有關本實施形態具有非揮發性記憶體的半導體裝置。首先，說明有關形成有包含非揮發性記憶體的系統之半導體裝置(半導體晶片)的佈局構成。圖1是表示本實施形態的半導體晶片CHP的佈局構成例的圖。在圖1中，半導體晶片CHP是具有CPU(Central Processing Unit)100、RAM(Random Access Memory)200、類比電路300、EEPROM(Electrically Erasable Programmable Read Only Memory)400、快閃記憶體500及I/O(Input/Output)電路600，構成半導體裝置。
CPU(電路)100是亦被稱為中央運算處理裝置，從記憶裝置讀出命令而解讀，根據此來進行多種多樣的運算或控制。
RAM(電路)200是可隨機地讀出記憶資訊亦即隨時被記憶的記憶資訊或重新地寫入記憶資訊之記憶體， 亦被稱為可隨時寫入讀出的記憶體。RAM是使用利用靜態電路的SRAM(Static RAM)。
類比電路300是處理時間性連續變化的電壓或電流的訊號亦即類比訊號的電路，例如由放大電路、變換電路、調變電路、振盪電路、電源電路等所構成。
EEPROM400及快閃記憶體500是寫入動作及消去動作皆可電性重寫的非揮發性記憶體的一種，亦被稱為可電性消去的可編程讀出專用記憶體。此EEPROM400及快閃記憶體500的記憶格是由記憶(記憶體)用之例如MONOS(Metal Oxide Nitride Oxide Semiconductor)型電晶體或MNOS(Metal Nitride Oxide Semiconductor)型電晶體所構成。EEPROM400與快閃記憶體500的相異點，是EEPROM400例如為可以位元組單位來消去的非揮發性記憶體，相對的，快閃記憶體500例如為可以字元線單位來消去的非揮發性記憶體的點。一般，在快閃記憶體500中記憶有用以在CPU100實行各種的處理之程式等。相對的，在EEPROM400中記憶有重寫頻率高的各種資料。EEPROM400或快閃記憶體500是具有：行列狀地配置複數的非揮發性記憶格之記憶格陣列、及除此以外的位址緩衝器、行解碼器、列解碼器、較驗讀出放大器電路、讀出放大器電路、寫入電路等。
I/O電路600是輸出入電路，是用以進行從半導體晶片CHP內往被連接至半導體晶片CHP的外部的機器之資料的輸出或從被連接至半導體晶片CHP的外部的 機器往半導體晶片內之資料的輸入的電路。
本實施形態的半導體裝置是具有記憶格形成領域及邏輯電路形成領域。在記憶格形成領域中形成有複數的非揮發性記憶格被配置成行列狀的記憶格陣列，在邏輯電路形成領域中形成有CPU100、RAM200、類比電路300、I/O電路600、及EEPROM400或快閃記憶體500的位址緩衝器、行解碼器、列解碼器、較驗讀出放大器電路、讀出放大器電路、寫入電路等。
<半導體裝置的裝置構造>
圖2是本實施形態的半導體裝置的要部平面圖。在圖2中，在記憶格部A是顯示記憶格陣列的要部平面圖，在邏輯部B是顯示構成邏輯電路形成領域的邏輯電路等的電晶體Tr的要部平面圖。
電晶體Tr是舉n型的MISFET(Metal Insulator Semiconductor Field Effect Transistor)為例。圖3是本實施形態的半導體裝置的要部剖面圖。在圖3中顯示記憶格部A的3個剖面圖、及邏輯部B的2個剖面圖。記憶格部A1是沿著圖2的A1-A1'的剖面圖，記憶格部A2是沿著圖2的A2-A2'的剖面圖，記憶格部A3是沿著圖2的A3-A3'的剖面圖，邏輯部B1是沿著圖2的B1-B1'的剖面圖，邏輯部B2是沿著圖2的B2-B2'的剖面圖。圖4是本實施形態的半導體裝置的要部剖面圖。在圖4中顯示記憶格部A2及A3的鰭FA的形狀及邏輯部B2的鰭FB的形 狀。
如圖2所示般，在記憶格部A中，延伸於X方向的複數的鰭FA會在Y方向等間隔配置。鰭FA是例如從半導體基板1的主面選擇性地突出的長方體的突出部(凸部)，鰭FA的下端部分是以覆蓋半導體基板1的主面的元件分離膜STM所包圍。鰭FA是半導體基板1的一部分，為半導體基板1的活性領域。因此，平面視，相鄰的鰭FA之間是以元件分離膜STM所填埋，鰭FA的周圍是以元件分離膜STM所包圍。鰭FA是用以形成記憶格MC的活性領域。
在複數的鰭FA上是配置有延伸於Y方向(與X方向正交的方向)之複數的控制閘極電極CG及複數的記憶閘極電極MG。以能夠夾著控制閘極電極CG及記憶閘極電極MG的方式，在控制閘極電極CG的側是形成有汲極領域MD，在記憶閘極電極側是形成有源極領域MS。汲極領域MD及源極領域MS是n型的半導體領域。汲極領域MD是被形成於相鄰的2個控制閘極電極CG間，源極領域MS是被形成於相鄰的2個記憶閘極電極MG間。記憶格MC是具有控制閘極電極CG、記憶閘極電極MG、汲極領域MD及源極領域MS。
在X方向鄰接的2個記憶格MC中，汲極領域MD或源極領域MS是共有。共有汲極領域MD的2個記憶格MC是對於汲極領域MD，在X方向成為鏡面對稱，共有源極領域MS的2個記憶格MC是對於源極領域 MS，在X方向成為鏡面對稱。
各鰭FA是在X方向形成有複數的記憶格MC，被配列於X方向的複數的記憶格MC的汲極領域MD是經由形成於接觸孔CT內的柱塞電極PG來連接至由延伸於X方向的金屬配線MW所成的源極線SL。並且，被配列於Y方向的複數的記憶格MC的源極領域MS是被連接至由延伸於Y方向的金屬配線MW所成的位元線BL。適宜在源極線SL是使用與位元線BL不同的層的金屬配線。
並且，在邏輯部B是形成有例如延伸於X方向的鰭FB。鰭FB是與鰭FA同樣為半導體基板1的活性領域，鰭FB的下端部分是以覆蓋半導體基板1的主面之元件分離膜STL所包圍。在鰭FB上是配置有延伸於Y方向的閘極電極GE，以能夠夾著閘極電極GE的方式，在鰭FB形成有汲極領域LD及源極領域LS。汲極領域LD及源極領域LS是n型的半導體領域。電晶體Tr是具有閘極電極GE、汲極領域LD及源極領域LS。閘極電極GE、汲極領域LD及源極領域LS是分別經由被形成於接觸孔CT內的柱塞電極PG來連接至金屬配線MW。鰭FB是用以形成電晶體Tr的活性領域。
鰭FA及FB是從半導體基板1的主面1a突出至與主面1a垂直的方向之例如長方體的突出部。鰭FA及FB是在長邊方向具有任意的長度，在短邊方向具有任意的寬，在高度方向具有任意的高度。鰭FA及FB並非 一定要是長方體，亦包含短邊方向的剖面視，長方形的角部為圓弧的形狀。並且，平面視，鰭FA及FB所延伸的方向為長邊方向，與長邊方向正交的方向為短邊方向。亦即，長度是比寬更大。鰭FA及FB是只要具有長度、寬及高度的突出部即可，其形狀不問。例如，異亦包含平面視蛇行圖案。
其次，利用圖3來說明有關記憶格MC及電晶體Tr的構造。
在半導體基板1的記憶格部A是形成有半導體基板1的突出部之鰭FA。鰭FA的下部是以被形成於半導體基板1的主面1a上的元件分離膜STM所包圍。亦即，鰭FA間是以元件分離膜STM所分離。在鰭FA的下部是形成有p型的半導體領域之p型阱PW1。換言之，鰭FA是被形成於p型阱PW1內。
在鰭FA的主面FAa及側面FAs上是隔著有閘極絕緣膜GIt來形成有控制閘極電極CG，在鰭FA的長邊方向，在與控制閘極電極CG相鄰的領域中，隔著閘極絕緣膜GIm而形成有記憶閘極電極MG。在控制閘極電極CG與記憶閘極電極MG間是介入有閘極絕緣膜GIm，控制閘極電極CG與記憶閘極電極MG間是以閘極絕緣膜GIm來電性分離。亦可使閘極絕緣膜GIm以外的絕緣膜介於控制閘極電極CG與記憶閘極電極MG間而電性分離。
在此，閘極絕緣膜GIt是將由矽所成的半導 體基板1的突出部之鰭FA的主面FAa及側面FAs熱氧化而形成的熱氧化膜(氧化矽膜)，其膜厚是2nm。並且，閘極絕緣膜GIm是由絕緣膜10'及形成於絕緣膜10'上的絕緣膜11'所成，該絕緣膜10'是由熱氧化膜(氧化矽膜)所成，該熱氧化膜(氧化矽膜)是將由矽所成的半導體基板1的突出部之鰭FA的主面FAa及側面FAs熱氧化而形成之具有4nm的膜厚者。絕緣膜11'是由電荷蓄積部(電荷蓄層疊)的氮化矽膜與覆蓋氮化矽膜的表面的氧氮化矽膜之層疊膜所成。氮化矽膜是具有7nm的膜厚，氧氮化矽膜是具有9nm的膜厚。亦即，閘極絕緣膜GIm是具有氧化矽膜、氮化矽膜及氧氮化矽膜的層疊構造，其膜厚是成為20nm，比控制閘極電極CG下的閘極絕緣膜GIt更厚。閘極絕緣膜GIm是亦可設為氧化矽膜、氮化矽膜及氧化矽膜的層疊構造。
如記憶格部A2所示般，在鰭FA的短邊方向，控制閘極電極CG是隔著閘極絕緣膜GIt來沿著鰭FA的主面FAa及側面FAs而延伸，延伸於包圍鰭FA的元件分離膜STM上。同樣，如記憶格部A3所示般，在鰭FA的短邊方向，記憶閘極電極MG是隔著閘極絕緣膜GIm來沿著鰭FA的主面FAa及側面FAs而延伸，延伸於包圍鰭FA的元件分離膜STM上。在控制閘極電極CG及記憶閘極電極MG的主面上是形成有矽化物層SC。
並且，以能夠夾著控制閘極電極CG及記憶閘極電極MG的方式，在控制閘極電極CG及記憶閘極電極 MG的外側被設成領域的源極領域MS是具有n-型半導體領域EX1及n+型半導體領域SD1，汲極領域MD是具有n-型半導體領域EX2及n+型半導體領域SD2。源極領域MS及汲極領域MD是在短邊方向及高度方向，被形成於從元件分離膜STM露出的鰭FA的全域。
在控制閘極電極CG及記憶閘極電極MG的側壁上是形成有側壁間隔件SW及層間絕緣膜IL1，且以能夠覆蓋控制閘極電極CG、記憶閘極電極MG、源極領域MS及汲極領域MD的方式，在層間絕緣膜IL1上形成有層間絕緣膜IL2。在層間絕緣膜IL2上是形成有金屬配線MW，金屬配線MW是經由設在形成於層間絕緣膜IL2及IL1的接觸孔CT內的柱塞電極PG來電性連接至源極領域MS及汲極領域MD。
記憶格MC是具有控制閘極電極CG、記憶閘極電極MG、汲極領域MD及源極領域MS。而且，長邊方向的汲極領域MD與源極領域MS之間的距離是相當於記憶格MC的通道長，短邊方向的控制閘極電極CG或記憶閘極電極MG與鰭FA的主面FAa及側面FAs對向的領域是相當於記憶格MC的通道寬。
在半導體基板1的邏輯部B是形成有半導體基板1的突出部之鰭FB。鰭FB的下部是以被形成於半導體基板1的主面1a上的元件分離膜STL所包圍。亦即，鰭FB間是以元件分離膜STL所分離。在鰭FB的下部是形成有p型的半導體領域之p型阱PW2。換言之，鰭FB 是被形成於p型阱PW2內。
在鰭FB的主面FBa及側面FBs上是隔著閘極絕緣膜GIL及絕緣膜HK來形成有閘極電極GE。如邏輯部B2所示般，在鰭FB的短邊方向，閘極電極GE是隔著閘極絕緣膜GIL及絕緣膜HK來沿著鰭FB的主面FBa及側面FBs而延伸，延伸於包圍鰭FB的元件分離膜STL上。閘極電極GE是以金屬膜ME1及ME2的層疊構造所構成。
並且，以能夠夾著閘極電極GE的方式，在閘極電極GE的外側被設成領域的源極領域LS及汲極領域LD是具有n-型半導體領域EX3及n+型半導體領域SD3。源極領域LS及汲極領域LD是在短邊方向及高度方向，被形成於從元件分離膜STL露出的鰭FB的全域。
如後述般，在閘極電極GE的側壁上形成有側壁間隔件SW及層間絕緣膜IL1，在閘極電極GE及層間絕緣膜IL1上形成有層間絕緣膜IL2。另外，在層間絕緣膜IL1與層間絕緣膜IL2間是以能夠將閘極電極GE覆蓋隱蔽的方式形成有絕緣膜14。在層間絕緣膜IL2上是形成有金屬配線MW，金屬配線MW是經由被形成於層間絕緣膜IL2及IL1的接觸孔CT內所設的柱塞電極PG來電性連接至源極領域LS及汲極領域LD。
電晶體Tr是具有閘極電極GE、汲極領域LD及源極領域LS。而且，長邊方向的汲極領域LD與源極領域LS之間的距離是相當於電晶體Tr的通道長，短邊方向 的閘極電極GE與鰭FB的主面FBa及側面FBs對向的領域是相當於電晶體Tr的通道寬。
另外，p型阱PW1及PW2是只顯示於圖3，在其他的圖面是省略。
如圖4所示般，在記憶格部A2中，鰭FA的高度HC1是從元件分離膜STM的主面STMa到鰭FA的主面FAa的距離，鰭FA的寬WC1是短邊方向的鰭FA的側壁FAs間的距離。在記憶格部A3中，鰭FA的高度HM1是從元件分離膜STM的主面STMa到鰭FA的主面FAa的距離，鰭FA的寬WM1是短邊方向的鰭FA的側壁FAs間的距離。在邏輯部B2中，鰭FB的高度HL1是從元件分離膜STL的主面STLa到鰭FB的主面FBa的距離，鰭FB的寬WL1是短邊方向的鰭FB的側壁FBs間的距離。
另外，鰭FA及FB的寬是意味在與鰭FA及FB的延伸方向正交的剖面中，鰭FA及FB的寬為在最廣(大)的位置的寬。並且，鰭FA及FB的高度是從元件分離膜STM及STL的主面STMa及STLa到鰭FA及FB的最高位置的距離。而且，元件分離膜STM及STL的主面STMa及STLa是與鰭FA及FB接觸的部分。
在本實施形態中，將短邊方向的鰭FA及FB的寬設定成其次般。鰭的寬是依記憶格部A2的鰭FA的寬WC1、記憶格部A3的鰭FA的寬WM1、邏輯部B2的鰭FB的寬WL1的順序變窄(WC1>WM1>WL1)。
並且，將鰭FA及FB的高度設定成其次般。鰭的高度是依記憶格部A2的鰭FA的高度HC1、記憶格部A3的鰭FA的高度HM1、邏輯部B2的鰭FB的高度HL1的順序變低(HC1>HM1>HL1)。
<有關半導體裝置的製造工程>
圖5~圖23是本實施形態的半導體裝置的形成工程中的要部剖面圖。
首先，說明有關記憶格部A的鰭FA及邏輯部B的鰭FB的製造工程。
圖5是說明用以特定形成鰭FA及FB的領域的遮罩膜4的形成工程(步驟S1)的圖面。
在半導體基板1上堆積絕緣膜2及3。半導體基板1是由具有例如1~10Ωcm程度的比電阻之p型的單結晶矽等所成。絕緣膜2是由氧化矽膜所成，其膜厚是2~10nm程度。絕緣膜3是由氮化矽膜所成，其膜厚是20~100nm程度。其次，在絕緣膜3上堆積非晶形矽膜之後，藉由圖案化所望的形狀，形成由非晶形矽膜所成的遮罩膜4。遮罩膜4的膜厚是設為20~200nm。由於在遮罩膜4的兩端形成有鰭FA或FB，因此可藉由遮罩膜4的寬來決定相鄰的鰭FA的間隔或相鄰的鰭FB的間隔。
圖6是說明用以形成鰭FA及FB的硬質遮罩膜5的形成工程(步驟S2)的圖面。
以能夠覆蓋遮罩膜4的上面及側面之方式， 在半導體基板1上堆積10~40nm的膜厚的氧化矽膜之後，對氧化矽膜實施各向異性乾蝕刻，藉此在遮罩膜4的側壁上形成硬質遮罩膜5。硬質遮罩膜5的寬是成為10~40nm。形成硬質遮罩膜5之後，除去遮罩膜4。
圖7是說明硬質遮罩膜5的瘦身(slimming)工程(步驟S3)的圖面。
在半導體基板1上，形成覆蓋記憶格部A且露出邏輯部B的光阻膜PR1之後，對邏輯部B的硬質遮罩膜5實施濕蝕刻處理，使硬質遮罩膜5的寬減少(縮小)。亦即，在邏輯部B形成比記憶格部A的硬質遮罩膜5的寬更窄的硬質遮罩膜5'。形成硬質遮罩膜5'之後，除去光阻遮罩PR1。在此若使用雖使邏輯部B的硬質遮罩膜5減少，但相反的露出記憶格部A，覆蓋邏輯部B的光阻膜，則亦可使記憶格部A的硬質遮罩膜5減少。
圖8是說明鰭FA及FB的形成工程(步驟S4)的圖面。
以硬質遮罩膜5及5'作為遮罩，對絕緣膜3及2以及半導體基板1實施各向異性乾蝕刻，平面視，形成與硬質遮罩膜5及5'相等的形狀的絕緣膜3及2以及鰭FA及FB。另外，藉由將從硬質遮罩膜5及5'露出的領域的半導體基板1挖下100~250nm，可形成具有離半導體基板1的主面1a的高度100~250nm的鰭FA及FB。當然，記憶格部A的鰭FA的寬WA是比邏輯部B的鰭FB的寬WB更寬。在此，所謂鰭FA或FB的寬是前述的控制閘極 電極CG或閘極電極GE所交叉的方向的長度。形成鰭FA及FB之後，除去硬質遮罩膜5及5'。
其次，說明元件分離膜STM及STL的形成工程(步驟S5)。
在半導體基板1之上，以能夠完全填埋鰭FA及FB以及絕緣膜2及3的方式堆積由氧化矽膜等所成的絕緣膜，對此絕緣膜實施CMP(Chemical Mechanical Polishing)處理，使絕緣膜3的主面露出。如此一來，如圖9所示般，在半導體基板1的主面1a上形成具有均一的主面6a之絕緣膜6。形成絕緣膜6之後，除去絕緣膜3及2。
其次，如圖10所示般，對絕緣膜6實施蝕刻處理，使絕緣膜6的主面6a後退(下降)於高度方向，使鰭FA及FB的側面的一部及主面露出。如此一來，在邏輯部B是形成有元件分離膜STL。在此，在記憶格部A及邏輯部B，由於絕緣膜6的後退量相等，因此鰭FA及FB的露出高度相等。
其次，如圖11所示般，實施鰭FA及FB的高度調整的工程。在半導體基板1之上，形成覆蓋邏輯部B且露出記憶格部A的光阻膜PR2，以光阻膜PR2作為遮罩，對記憶格部A的絕緣膜6實施蝕刻處理，使記憶格部A的絕緣膜6的主面更後退(下降)。如此一來，將具有比邏輯部B的元件分離膜STL的主面更低的主面之元件分離膜STM形成於記憶格部A。蝕刻處理完了後，除去光 阻膜PR2。
如此一來，可形成從元件分離膜STM露出的鰭FA的高度HA比從元件分離膜STL露出的鰭FB的高度HB更高的構造。記憶格部A的鰭FA的高度HA是從元件分離膜STM的主面STMa到鰭FA的主面FAa的距離，邏輯部B的鰭FB的高度HB是從元件分離膜STL的主面STLa到鰭FB的主面FBa的距離。在此藉由使用雖使記憶格部A的絕緣膜6的主面後退，但相反的露出邏輯部B，覆蓋記憶格部A的光阻膜，亦可使邏輯部B的絕緣膜6後退，將鰭FB的高度HB形成比鰭FA的高度HA更高。
其次，圖12~圖23是說明有關記憶格MC及電晶體Tr的製造。在圖12~圖23中，與圖3同樣顯示記憶格部A1、A2及A3以及邏輯部B1及B2。
如圖12所示般，在記憶格部A1、A2及A3是準備鰭FA，在邏輯部B1及B2是準備鰭FB。鰭FA的寬WA是比鰭FB的寬WB還寬(WA>WB)，鰭FA的高度HA是比鰭FB的高度HB更高(HA>HB)。
圖13是表示絕緣膜7、導體膜8及絕緣膜9的形成工程(步驟S6)。首先，在鰭FA及FB的主面FAa及FBa以及側面FAs及FBs形成絕緣膜7。絕緣膜7是將鰭FA及FB的主面FAa及FBa以及側面FAs及FBs熱氧化，形成2nm程度的氧化矽膜。其次，在絕緣膜7上堆積鰭FA及FB的高度以上的膜厚的導體膜8，對導體膜8 實施CMP處理，藉此形成具有平坦的主面之導體膜8。其次，在導體膜8的主面上堆積絕緣膜9。導體膜8是由多晶矽膜(矽膜)所成，絕緣膜9是由氮化矽膜所成。另外，在導體膜8的CMP工程中，導體膜8留在鰭FA及FB的主面上為關鍵。
圖14是表示控制閘極電極CG的形成工程(步驟S7)。在絕緣膜9上，選擇性地形成光阻膜PR3。光阻膜PR3是在記憶格部A中具有覆蓋控制閘極電極CG的形成領域且露出除此以外的領域之圖案。而且，光阻膜PR3是具有覆蓋邏輯部B的圖案。對絕緣膜9及導體膜8實施乾蝕刻處理，除去從光阻膜PR3露出的領域的絕緣膜9及導體膜8，藉此形成控制閘極電極CG。絕緣膜7是藉由乾蝕刻處理或在之後的洗浄工程被加工，而在控制閘極電極CG之下形成閘極絕緣膜GIt。另外，在記憶格部A3中，絕緣膜9、導體膜8及絕緣膜7會被除去，露出鰭FA的主面FAa及側面FAs。另外，光阻膜PR3是使絕緣膜9圖案化後或使絕緣膜9及導體膜8圖案化後除去。
圖15是表示絕緣膜10及11以及導體膜12的形成工程(步驟S8)。首先，在從控制閘極電極CG露出的鰭FA的主面FAa及側面FAs依序形成絕緣膜10及11。絕緣膜10是將鰭FA的主面FAa及側面FAs熱氧化而形成的氧化矽膜，其膜厚是4nm，比閘極絕緣膜GIt的膜厚更厚。其次，絕緣膜11是由氮化矽膜及氮化矽膜上的氧氮化矽膜的層疊膜所成，將氮化矽膜的膜厚設為 7nm，且將氧氮化矽膜的膜厚設為9nm。另外，絕緣膜11是亦可設為下層的HfSiO與上層的AlO的層疊膜。
其次，在絕緣膜11上堆積控制閘極電極CG與絕緣膜9的層疊體的高度及記憶格部A3的鰭FA的高度以上的膜厚的導體膜12。而且，對此導體膜12實施CMP處理，使控制閘極電極CG之上的絕緣膜11露出，藉此如圖15所示般，導體膜12會被選擇性地形成於從記憶格部A的控制閘極電極CG露出的領域。在CMP處理後，在記憶格部A3中，導體膜12會留在鰭FA上。另外，導體膜12是由多晶矽膜(矽膜)所成。另外，在邏輯部B中，導體膜12是被除去，絕緣膜11露出。
圖16是表示導體膜12的回蝕工程(步驟S9)。對記憶格部A的導體膜12實施蝕刻處理，降低導體膜12的主面的高度。回蝕工程後，導體膜12的主面是例如具有與控制閘極電極CG的主面大致相等的高度。
圖17是表示記憶閘極電極MG形成工程(步驟S10)。在控制閘極電極CG上的絕緣膜9及11的側壁上及導體膜12上堆積氮化矽膜之後，實施各向異性乾蝕刻，藉此在控制閘極電極CG上的絕緣膜9及11的側壁上形成遮罩膜13。而且，藉由對從遮罩膜13露出的導體膜12實施蝕刻處理而除去，在控制閘極電極CG的側壁上隔著來絕緣膜10及11來形成記憶閘極電極MG及間隔件SP。另外，間隔件SP是與記憶閘極電極MG同樣的構造，但因為是在後述的工程被除去，所以設為與記憶閘極 電極MG不同的名稱。
圖18是表示間隔件SP除去及閘極絕緣膜GIm形成工程(步驟S11)。首先，使用覆蓋記憶閘極電極MG且露出間隔件SP的光阻膜(未圖示)，例如藉由濕蝕刻處理，除去圖17所示的遮罩膜13及間隔件SP。接著，例如藉由濕蝕刻處理來除去從記憶閘極電極MG露出的領域的絕緣膜11及10，在記憶閘極電極MG之下(亦即，記憶閘極電極MG與鰭FA之間)選擇性地留下絕緣膜11'及10'，形成閘極絕緣膜GIm。另外，閘極絕緣膜GIm是不僅鰭FA的主面FAa與記憶閘極電極MG間，連控制閘極電極CG與記憶閘極電極MG間也連續性地形成。又，如圖18所示般，閘極絕緣膜GIm是沿著鰭FA的主面FAa及側面FAs來形成。
圖19是表示虛擬閘極DG及n-型半導體領域(雜質擴散層)EX1，EX2，EX3的形成工程(步驟S12)。首先，在邏輯部B中，藉由使絕緣膜9及導體膜8圖案化來形成虛擬閘極DG。虛擬閘極DG上的絕緣膜9及虛擬閘極DG下的絕緣膜7也具有與虛擬閘極DG同一的平面圖案。
其次，藉由離子注入法來將例如砷(As)或磷(P)等的n型的雜質導入至鰭FA及FB內，藉此在鰭FA內形成n-型半導體領域EX1及EX2，在鰭FB內形成n-型半導體領域EX3。n-型半導體領域EX1及EX2是對於控制閘極電極CG及記憶閘極電極MG自己整合形成。亦即，n 型的雜質是被注入至從控制閘極電極CG及記憶閘極電極MG露出的鰭FA的主面及側面，因此n-型半導體領域EX1及EX2是在控制閘極電極CG及記憶閘極電極MG的兩側，以能夠夾著控制閘極電極CG及記憶閘極電極MG的方式形成。由於雜質會在離子注入後的熱處理擴散，因此n-型半導體領域EX1是與記憶閘極電極MG一部分重疊，n-型半導體領域EX2是與控制閘極電極CG一部分重疊。
n-型半導體領域EX3是對於虛擬閘極DG自己整合形成。亦即，n型的雜質是被注入至從虛擬閘極DG露出的鰭FB的主面及側面，因此n-型半導體領域EX3是在虛擬閘極DG的兩側以能夠夾著虛擬閘極DG的方式形成。由於雜質會在離子注入後的熱處理擴散，因此n-型半導體領域EX3是與虛擬閘極DG一部分重疊。
圖20是表示側壁間隔件(側壁、側壁絕緣膜)SW及n+型半導體領域(雜質擴散層)SD1，SD2，SD3的形成工程(步驟S13)。以能夠覆蓋鰭FA及FB的主面FAa及FBa之方式，在半導體基板1上例如堆積氧化矽膜或氮化矽膜或該等的層疊膜所成的絕緣膜之後，對於絕緣膜實施各向異性乾蝕刻。如此一來，在記憶格部A1中，在控制閘極電極CG及絕緣膜9的側壁上及記憶閘極電極MG及遮罩膜13的側壁上形成側壁間隔件SW。並且，在邏輯部B1中，在虛擬閘極DG及絕緣膜9的側壁上形成側壁間隔件SW。藉由前述的各向異性乾蝕刻，在記憶格 部A2及A3以及邏輯部B2中，側壁間隔件SW形成用的絕緣膜是被除去，絕緣膜9或遮罩膜13露出。
其次，以控制閘極電極CG、記憶閘極電極MG及側壁間隔件SW作為遮罩(離子注入阻止遮罩)使用，在鰭FA中以離子注入法來導入例如砷(As)或磷(P)等的n型雜質，藉此形成n+型半導體領域SD1及SD2。並且，同時，以虛擬閘極電極DG及側壁間隔件SW作為遮罩(離子注入阻止遮罩)使用，在鰭FB中以離子注入法來導入砷(As)或磷(P)等的n型雜質，藉此以能夠夾著虛擬閘極DG的方式形成n+型半導體領域SD3。
如此一來，藉由n-型半導體領域EX1及更高雜質濃度的n+型半導體領域SD1來形成作為記憶格MC的源極領域MS的機能之n型的半導體領域，藉由n-型半導體領域EX2及更高雜質濃度的n+型半導體領域SD2來形成作為記憶格MC的汲極領域MD的機能之n型的半導體領域。又，藉由n-型半導體領域EX3及更高雜質濃度的n+型半導體領域SD3來形成作為邏輯部B的電晶體Tr的源極領域LS及汲極領域LD的機能之n型的半導體領域。
圖21是表示層間絕緣膜IL1的形成工程(步驟S14)。在半導體基板1上形成(堆積)層間絕緣膜IL1。層間絕緣膜IL1是由氧化矽膜的單體膜、或氮化矽膜與在該氮化矽膜上形成比該氮化矽膜更厚的氧化矽膜的層疊膜等所成，例如可使用CVD法等來形成。其次，利用CMP法 等來研磨(研磨處理)層間絕緣膜IL1的上面。如圖21所示般，使控制閘極電極CG、記憶閘極電極MG、虛擬閘極DG的各上面露出。亦即，在此研磨工程中，在控制閘極電極CG、記憶閘極電極MG及虛擬閘極DG之上所形成的絕緣膜9及遮罩膜13是完全被除去。當然，位於絕緣膜9及遮罩膜13的側壁上的側壁SW也一部分被除去。
圖22是表示閘極電極GE的形成工程(步驟S15)。首先，實施圖21所示之露出的虛擬閘極DG的除去工程。藉由除去虛擬閘極DG，在層間絕緣膜IL1形成溝TR1。溝TR1的底部(底面)是藉由絕緣膜7的上面所形成，溝TR1的側壁(側面)是藉由側壁間隔件SW的側面(至虛擬閘極DG的除去前接觸於虛擬閘極DG的側面)所形成。
其次，如圖22所示般實施，在半導體基板1上，亦即在溝TR1的內部(底部及側壁上)的絕緣膜7上，使絕緣膜HK、金屬膜ME1及金屬膜ME2依序堆積的絕緣膜HK、金屬膜ME1及金屬膜ME2的形成工程。而且，對絕緣膜HK、金屬膜ME1及金屬膜ME2實施CMP處理工程。如此一來，在溝TR1內選擇性地形成由絕緣膜7所成的閘極絕緣膜GIL、絕緣膜HK、金屬膜ME1及金屬膜ME2的層疊構造。在此，絕緣膜HK是比氮化矽更介電常數(比介電常數)高的絕緣材料膜，所謂的High-k膜(高介電常數膜)。
絕緣膜HK是可使用氧化鉿膜、氧化鋯膜、氧 化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物膜。絕緣膜HK是例如可藉由ALD(Atomic layer Deposition：原子層堆積)法或CVD法來形成。
例如，金屬膜ME1是可為鈦鋁(TiAl)膜，金屬膜ME2是可為鋁(Al)膜。又，亦可使鈦(Ti)膜或氮化鈦(TiN)膜或該等的層疊膜介於金屬膜ME1與金屬膜ME2之間，調整電晶體Tr的臨界值電壓。
絕緣膜HK是被形成於溝TR1的底部(底面)及側壁上，閘極電極GE是底部(底面)及側壁(側面)會與絕緣膜HK鄰接。在閘極電極GE與半導體基板1的鰭FB之間是介入絕緣膜GIL及絕緣膜HK，在閘極電極GE與側壁間隔件SW之間是介入絕緣膜HK。閘極電極GE的正下方的閘極絕緣膜GIL及絕緣膜HK是作為電晶體Tr的閘極絕緣膜的機能，但由於絕緣膜HK是高介電常數膜，因此作為高介電常數閘極絕緣膜的機能。
圖23是表示矽化物層SC形成工程(步驟S16)。首先，實施在半導體基板1上形成具有預定的圖案的絕緣膜14之工程。絕緣膜14是例如由氧化矽膜等所成，可利用CVD法等來形成。絕緣膜14是平面視，具有覆蓋邏輯部B的電晶體Tr的閘極電極GE且露出記憶格部A那樣的圖案(平面形狀)。
其次，在半導體基板1上形成金屬膜，實施熱處理，藉此在控制閘極電極CG及記憶閘極電極MG的主面上形成矽化物層SC。矽化物層SC較理想是可設為鈷 矽化物層(金屬膜為鈷膜的情況)、鎳矽化物層(金屬膜為鎳膜的情況)或白金添加鎳矽化物層(金屬膜為鎳白金合金膜的情況)。之後，藉由濕蝕刻等來除去未反應的金屬膜。在圖23中顯示此階段的剖面圖。並且，在除去未反應的金屬膜之後，更亦可進行熱處理。並且，在閘極電極GE上是矽化物層未被形成。
其次，利用圖3來說明層間絕緣膜IL2、柱塞電極PG、金屬配線MW的形成工程(步驟S17)。在矽化物層SC上形成層間絕緣膜IL2。層間絕緣膜IL2是可使用例如以氧化矽作為主體之氧化矽系的絕緣膜。層間絕緣膜IL2的形成後，藉由CMP法來研磨層間絕緣膜IL2的上面，提高層間絕緣膜IL2的上面的平坦性。
其次，在層間絕緣膜IL1及IL2形成接觸孔(開口部、貫通孔)CT。接觸孔CT是露出記憶格MC的源極領域MS及汲極領域MD、以及電晶體Tr的源極領域LS及汲極領域LD的表面。
其次，在接觸孔CT內形成由鎢(W)等所成的導電性的柱塞電極PG，作為連接用的導電構件。柱塞電極PG是成為屏蔽導體膜(例如鈦膜、氮化鈦膜或該等的層疊膜)與位於屏蔽導體膜上的主導體膜(鎢膜)的層疊構造。柱塞電極PG是接觸於記憶格MC的源極領域MS及汲極領域MD、以及電晶體Tr的源極領域LS及汲極領域LD，而電性連接。
其次，在層間絕緣膜IL2上形成金屬配線 MW。金屬配線MW是由屏蔽導體膜(例如氮化鈦膜、鉭膜或氮化鉭膜等)及形成於屏蔽導體膜上的主導體膜(銅膜)的層疊構造所成。在圖3中，為了圖面的簡略化，金屬配線MW是將屏蔽導體膜及主導體膜一體化顯示。並且，柱塞電極PG也同樣。
<有關非揮發性記憶體的動作>
其次，參照圖25來說明有關非揮發性記憶體的動作例。
圖24是非揮發性記憶體的記憶格MC的等效電路圖。圖25是表示「寫入」、「消去」及「讀出」時往選擇記憶格的各部位之電壓的施加條件的一例表。在圖25的表中是記載分別在「寫入」、「消去」、「讀出」時，施加於圖24所示那樣的記憶格(選擇記憶格)的記憶閘極電極MG的電壓Vmg、施加於源極領域MS的電壓Vs、施加於控制閘極電極CG的電壓Vcg、施加於汲極領域MD的電壓Vd、及施加於p型阱PW1的電壓Vb。另外，在圖25的表所示者是電壓的施加條件的適宜的一例，並非限於此，亦可因應所需實施各種的變更。並且，在本實施形態中，將往記憶電晶體的絕緣膜11'中的電荷蓄積部的氮化矽膜之電子的注入定義為「寫入」，且將電洞(hole)的注入定義為「消去」。
寫入方式是可使用被稱為所謂的SSI(Source Side Injection：源極側注入)方式之藉由源極側注入的熱 電子注入來進行寫入的寫入方式(熱電子注入寫入方式)。例如將圖25的「寫入」的欄中所示那樣的電壓施加於進行寫入的選擇記憶格的各部位，在選擇記憶格的絕緣膜11'中的氮化矽膜中注入電子，藉此進行寫入。此時，熱電子是在2個閘極電極(記憶閘極電極MG及控制閘極電極CG)間之下的通道領域(源極、汲極間)產生，熱電子會被注入至記憶閘極電極MG之下的絕緣膜11'中的電荷蓄積部的氮化矽膜。被注入的熱電子(電子)是被捕獲於絕緣膜11'中的氮化矽膜中的捕捉準位，其結果，記憶電晶體的臨界值電壓上昇。亦即，記憶電晶體是成為寫入狀態。
消去方法是可使用被稱為所謂的BTBT方式之藉由BTBT(Band-To-Band Tunneling：帶對帶穿遂現象)的熱電洞注入來進行消去的消去方式(熱電洞注入消去方式)。亦即，將藉由BTBT(帶對帶穿遂現象)所產生的電洞(hole)注入至電荷蓄積部(絕緣膜11'中的氮化矽膜)，藉此進行消去。例如將圖25的「消去」的欄中所示那樣的電壓施加於進行消去的選擇記憶格的各部位，藉由BTBT現象來使電洞(電洞)產生，電場加速下，在選擇記憶格的絕緣膜11'中的氮化矽膜中注入電洞，藉此使記憶電晶體的臨界值電壓降低。亦即，記憶電晶體是成為消去狀態。
在讀出時，例如將圖25的「讀出」的欄中所示那樣的電壓施加於進行讀出的選擇記憶格的各部位。藉由將讀出時施加於記憶閘極電極MG的電壓Vmg形成寫入狀態的記憶電晶體的臨界值電壓與消去狀態的記憶電晶 體的臨界值電壓之間的值，可判別寫入狀態與消去狀態。
<有關主要的特徵及效果>
其次，說明有關本實施形態的主要的特徵及效果。
本實施形態的半導體裝置是具有從半導體基板1的主面1a突出至與主面1a正交的方向之鰭FA，鰭FA是延伸於X方向，在Y方向具有寬度。更以能夠和鰭FA交叉的方式，控制閘極電極CG及記憶閘極電極MG延伸於Y方向，在鰭FA與控制閘極電極CG間介入閘極絕緣膜GIt，在鰭FA與記憶閘極電極MG間介入閘極絕緣膜GIm。而且，閘極絕緣膜GIm的膜厚是比閘極絕緣膜GIt的膜厚更厚，因此記憶閘極電極MG所交叉的領域(部分)的鰭FA的寬WM1是比控制閘極電極CG所交叉的領域(部分)的鰭FA的寬WC1更窄。在此，所謂閘極絕緣膜GIt及GIm的膜厚是意味氧化膜換算的膜厚。
將介入膜厚較厚的閘極絕緣膜GIm之記憶閘極電極MG所跨越的部分的鰭FA的寬WM1形成比介入膜厚較薄的閘極絕緣膜GIt之控制閘極電極CG所跨越的部分的鰭的寬WC1更窄。藉由此特徵，可充分地抑制記憶閘極電極MG所重疊的部分的鰭FA的短通道效應，可縮減記憶閘極電極MG的閘極長(X方向的寬)，可實現記憶格MC的小型化。又，由於可降低設定臨界值，因此高速動作及低消費電力成為可能。
另外，所謂一般性的MISFET的短通道效應 是藉由閘極電極的閘極長變短，MISFET的臨界值降低，次臨界洩漏(OFF時的洩漏電流)增加的現象。
又，本實施形態的半導體裝置是具有從半導體基板1的主面1a突出至與主面1a正交的方向之鰭FA及FB，鰭FA及FB是延伸於X方向，在Y方向具有寬度。更以能夠和鰭FA交叉的方式，記憶閘極電極MG延伸於Y方向，在鰭FA與記憶閘極電極MG間介入閘極絕緣膜GIm，以能夠和鰭FB交叉的方式，閘極電極GE延伸於Y方向，在鰭FB與閘極電極GE間介入閘極絕緣膜GIL及絕緣膜HK。而且，記憶閘極電極MG所交叉的部分的鰭FA的寬WM1是比閘極電極GE所交叉的部分的鰭FB的寬WL1更寬。
藉由擴大記憶閘極電極MG所跨越的部分的鰭FA的寬WM1，相較於鰭FA的寬WM1為窄的情況，可減低形成構成閘極絕緣膜GIm的絕緣膜10'之後的鰭FA的寬WM1的偏差，因此記憶格MC的寫入次數及保持時間會增加。又，藉由擴大包含電荷蓄積部的閘極絕緣膜GIm的面積，記憶格MC的寫入次數及保持時間會增加。
又，藉由縮小構成邏輯部B的電晶體Tr的鰭FB的寬WL1，即使是動作電壓(Vdd=0.9V)為比記憶格MC的動作電壓(Vdd=1.5V)更低的情況，還是可充分地抑制電晶體Tr的短通道效應，可縮減電晶體Tr的閘極長，可實現電晶體Tr的小型化。又，由於降低設定電晶體Tr的臨界值，因此高速動作及低消費電力成為可能。
又，本實施形態的半導體裝置是記憶閘極電極MG所交叉的部分的鰭FA的高度HM1比閘極電極GE所交叉的部分的鰭FB的高度HL1更高。
藉此，藉由包含電荷蓄積部的閘極絕緣膜GIm的面積擴大，記憶格MC的寫入次數及保持時間會增加。又，由於邏輯部B的電晶體Tr的鰭FB的高度HL1低，因此可減低流至電晶體Tr的電流量，可降低邏輯電路的消費電力。
又，若根據本實施形態的半導體裝置的製造方法，則藉由熱氧化法在鰭FA的主面FAa及側面FAs形成閘極絕緣膜GIt之後，形成控制閘極電極CG，藉由熱氧化法在鰭FA的主面FAa及側面FAs形成構成閘極絕緣膜GIm的絕緣膜10'之後，形成記憶閘極電極MG。而且，構成閘極絕緣膜GIm的絕緣膜10'的膜厚比閘極絕緣膜GIt的膜厚更厚，因此可使記憶閘極電極MG所交叉的部分的鰭FA的寬WM1形成比控制閘極電極CG所交叉的部分的鰭FA的寬WC1更窄。
如此，藉由將記憶閘極電極MG所跨越的部分的鰭FA的寬WM1形成比控制閘極電極CG所跨越的部分的鰭的寬WC1更窄，可充分地抑制記憶閘極電極MG所重疊的部分的鰭FA的短通道效應，可縮減記憶閘極電極MG的閘極長(X方向的寬)，可實現記憶格MC的小型化。
在本實施形態的半導體裝置的製造方法中， 在鰭FA的主面FAa及側面FAs形成閘極絕緣膜GIt時，在記憶閘極電極MG形成領域也形成閘極絕緣膜GIt，在形成控制閘極電極CG之後，除去記憶閘極電極MG形成領域的閘極絕緣膜GIt，然後以熱氧化法在記憶閘極電極MG形成領域形成構成閘極絕緣膜GIm的絕緣膜10'。記憶閘極電極MG形成領域的鰭FA的寬WM1是大致相當於閘極絕緣膜GIt及絕緣膜10'的膜厚的和的部分變窄，因此可更一層縮減記憶閘極電極MG形成領域的鰭FA的寬WM1。
<變形例1>
變形例1是上述實施形態的變形例，將記憶格部A3的鰭FA的高度HM1'形成比邏輯部B2的鰭FB的高度HL1'更低的點不同。其他的特徵是與上述實施形態同樣。亦即，鰭的高度是依記憶格部A2的鰭FA的高度HC1、邏輯部B2的鰭FB的高度HL1'、記憶格部A3的鰭FA的高度HM1'的順序變低(HC1>HL1'>HM1')。另外，鰭的寬是依記憶格部A2的鰭FA的寬WC1、記憶格部A3的鰭FA的寬WM1、邏輯部B2的鰭FB的寬WL1的順序變窄，與上述實施形態同樣(WC1>WM1>WL1)。
其次，說明有關變形例1的半導體裝置的製造方法。變形例1的半導體裝置的製造方法是與上述實施形態的半導體裝置的製造方法同樣，但「元件分離膜STM及STL的形成工程(步驟S5)」不同。在變形例1中，不 實施利用圖11來說明之記憶格部A的元件分離膜STM的形成工程。以利用圖10來說明的邏輯部B的元件分離膜STL的形成工程，在邏輯部B是形成元件分離膜STL，在記憶格部A是形成元件分離膜STM。亦即，不進行鰭FA及FB的高度調整，使從元件分離膜STM露出的鰭FA的高度HA與從元件分離膜STL露出的鰭FB的高度HB形成相等。亦即，準備：鰭FA的寬WA是比鰭FB的寬WB更寬，鰭FA的高度HA是與鰭FB的高度HB相等的半導體基板1(WA>WB、HA=HB)。而且，與上述實施形態的製造方法同樣形成記憶格MC及電晶體Tr。
構成閘極絕緣膜GIm的絕緣膜10'的膜厚是比閘極絕緣膜GIL的膜厚更厚，且絕緣膜10'及閘極絕緣膜GIL為熱氧化膜，因此可將記憶閘極電極MG所交叉的部分的鰭FA的高度HM1'形成比閘極電極GE所交叉的部分的鰭FB的高度HL1'更低。
藉由增高邏輯部B2的鰭FB的高度HL1'，可提升邏輯部B的電晶體Tr的驅動能力，邏輯電路的高速動作成為可能。而且，藉由降低記憶格部A3的鰭FA的高度HM1'，可使記憶閘極電極MG的形成工程的良品率提升。
在此，利用圖2及圖17來說明有關記憶閘極電極MG的形成工程。如圖17所示般，藉由使用遮罩膜13的蝕刻處理來除去從遮罩膜13露出的導體膜12時，如圖2所示般，存在於相鄰的2個記憶閘極MG間的導體 膜12會被除去。除去導體膜12之前的記憶閘極MG間的Y方向的剖面圖是與圖17的記憶格部A3的剖面圖同樣(但，遮罩膜13不存在)。亦即，在鰭FA上是存在比較薄的導體膜12，在鰭FA的外側的元件分離膜STM上是存在鰭FA的高度以上之比較厚的導體膜12。在導體膜12的蝕刻工程中，由於除去前述的薄導體膜12及厚導體膜12，因此藉由降低鰭FA的高度，可提升蝕刻工程的良品率。
<變形例2>
變形例2是上述實施形態的變形例。
圖26是變形例2的半導體裝置的要部剖面圖。在圖26中，顯示記憶格部A2及A3的鰭FA的形狀、及邏輯部B2的鰭FB的形狀。記憶格部A3的鰭FA的寬WM2是比邏輯部B2的鰭FB的寬WL2更窄，且將記憶格部A3的鰭FA的高度HM2形成比邏輯部B2的鰭FB的高度HL2更低的點不同。因此，鰭的寬是依記憶格部A2的鰭FA的寬WC2、邏輯部B2的鰭FB的寬WL2、記憶格部A3的鰭FA的寬WM2的順序變窄(WC2>WL2>WM2)。而且，鰭的高度是依記憶格部A2的鰭FA的高度HC2、邏輯部B2的鰭FB的高度HL2、記憶格部A3的鰭FA的高度HM2的順序變低(HC2>HL2>HM2)。
其次，說明有關變形例2的半導體裝置的製 造方法。變形例2的半導體裝置的製造方法是與上述實施形態的半導體裝置的製造方法同樣，但不實施「硬質遮罩膜5的瘦身工程(步驟S3)」及「鰭FA及FB的高度調整的工程」。亦即，準備：鰭FA的寬WA是與鰭FB的寬WB相等，鰭FA的高度HA是與鰭FB的高度HB相等的半導體基板1(WA=WB、HA=HB)。而且，與上述實施形態的製造方法同樣地形成記憶格MC及電晶體Tr。
構成閘極絕緣膜GIm的絕緣膜10'的膜厚是比閘極絕緣膜GIt及GIL的膜厚更厚，絕緣膜10'、閘極絕緣膜GIt及GIL為熱氧化膜。因此，可將記憶閘極電極MG所交叉的部分的鰭FA的寬WM2及高度HM2形成比控制閘極電極CG所交叉的部分的鰭FA的寬WC2及高度HC2以及閘極電極GE所交叉的部分的鰭FB的寬WL2及高度HL2更小。
藉由縮小記憶閘極電極MG所交叉的部分的鰭FA的寬WM2，可充分地抑制記憶閘極電極MG所重疊的部分的鰭FA的短通道效應，可縮減記憶閘極電極MG的閘極長(X方向的寬)，可實現記憶格MC的小型化。而且，藉由擴大形成邏輯部B的電晶體Tr的鰭FB的寬WL2，可例如抑制臨界值等的特性偏差，且可提升驅動能力。
藉由將邏輯部B2的鰭FB的高度HL2增高，可提升邏輯部B的電晶體Tr的驅動能力，邏輯電路的高速動作成為可能。而且，藉由降低記憶格部A3的鰭FA 的高度HM2，可使記憶閘極電極MG的形成工程的良品率提升。
<變形例3>
變形例3是變形例2的變形例。將記憶格部A3的鰭FA的高度HM2'形成比邏輯部B2的鰭FB的高度HL2'更高的點不同。其他的特徵是與變形例2同樣。亦即，鰭的寬是依記憶格部A2的鰭FA的寬WC2、邏輯部B2的鰭FB的寬WL2、記憶格部A3的鰭FA的寬WM2的順序變窄(WC2>WL2>WM2)。而且，鰭的高度是依記憶格部A2的鰭FA的高度HC2、記憶格部A3的鰭FA的高度HM2'、邏輯部B2的鰭FB的高度HL2'的順序變低(HC2>HM2'>HL2')。
其次，說明有關變形例3的半導體裝置的製造方法。變形例3的半導體裝置的製造方法是與變形例2的半導體裝置的製造方法同樣，但「硬質遮罩膜5的瘦身(slimming)工程(步驟S3)」是不實施，實施「鰭FA及FB的高度調整的工程」。亦即，準備：鰭FA的寬WA是與鰭FB的寬WB相等，鰭FA的高度HA是比鰭FB的高度HB高的半導體基板1(WA=WB、HA>HB)。而且，與上述變形例2同樣形成記憶格MC及電晶體Tr。
由於記憶閘極電極MG所交叉的部分的鰭FA的高度HM2'是比閘極電極GE所交叉的部分的鰭FB的高度HL2'更高，因此藉由包含電荷蓄積部的閘極絕緣膜 GIm的面積擴大，記憶格MC的寫入次數及保持時間會增加。又，由於邏輯部B的電晶體Tr的鰭FB的高度HL2'低，因此可降低邏輯電路的消費電力。
<變形例4>
變形例4是上述實施形態的變形例。與上述實施形態是記憶格的閘極電極的構造不同。上述實施形態的記憶格MC是具有控制閘極電極CG及記憶閘極電極MG，但變形例4的記憶格MC2是具有記憶閘極電極MG2，控制閘極電極是不具有。記憶閘極電極MG2以外是附上與上述實施形態同樣的符號。
圖27是變形例4的半導體裝置的要部剖面圖。在圖27中，顯示記憶格部A的2個剖面圖、及邏輯部B的2個剖面圖。圖28是變形例4的半導體裝置的要部剖面圖。在圖28中，顯示記憶格部A3的鰭FA形狀及邏輯部B2的鰭FB形狀。
如圖27所示般，記憶格MC2是被形成於鰭FA的主面FAa及側面FAs上，具有記憶閘極電極MG2、閘極絕緣膜GIm、源極領域MS及汲極領域MD。閘極絕緣膜GIm是絕緣膜10'及11'的層疊構造，絕緣膜11'是由電荷蓄積部(電荷蓄層疊)的氮化矽膜與覆蓋氮化矽膜的表面的氧氮化矽膜的層疊膜所成。閘極絕緣膜GIm的膜厚是比閘極絕緣膜GIL及絕緣膜HK的膜厚的和更厚。
如圖28所示般，記憶格部A3的鰭FA的寬 WM3是比邏輯部B2的鰭FB的寬WL3更寬，記憶格部A3的鰭FA的高度HM3是比邏輯部B2的鰭FB的高度HL3更高(WM3>WL3、HM3>HL3)。
藉由擴大記憶閘極電極MG2所跨越的部分的鰭FA的寬WM3，相較於鰭FA的寬WM3為窄的情況，可減低形成構成閘極絕緣膜GIm的絕緣膜10'之後的鰭FA的寬WM3的偏差，因此記憶格MC2的寫入次數及保持時間會增加。並且，藉由包含電荷蓄積部的閘極絕緣膜GIm的面積擴大，記憶格MC2的寫入次數及保持時間會增加。
藉由縮小構成邏輯部B2的電晶體Tr的鰭FB的寬WL3，即使是動作電壓(Vdd=0.9V)比記憶格MC2的動作電壓(Vdd=1.5V)更低的情況，還是可充分地抑制電晶體Tr的短通道效應，可縮減電晶體Tr的閘極長，可實現電晶體Tr的小型化。又，由於可降低設定電晶體Tr的臨界值，因此高速動作及低消費電力成為可能。
<變形例5>
變形例5是上述變形例4的變形例。
記憶格部A3的鰭FA的寬WM3'是比邏輯部B2的鰭FB的寬WL3'更窄。並且，記憶格部A3的鰭FA的高度HM3'是比邏輯部B2的鰭FB的高度HL3'更低(WM3'<WL3'、HM3'<HL3')。
藉由縮小記憶閘極電極MG2所交叉的部分的 鰭FA的寬WM3'，可充分抑制記憶閘極電極MG2所重疊的部分的鰭FA的短通道效應，可縮減記憶閘極電極MG2的閘極長(X方向的寬)，可實現記憶格MC2的小型化。而且，藉由擴大形成邏輯部B2的電晶體Tr的鰭FB的寬WL3'，可例如抑制臨界值等的特性偏差，且可提升驅動能力。
藉由增高邏輯部B2的鰭FB的高度HL3'，可提升邏輯部B的電晶體Tr的驅動能力，邏輯電路的高速動作成為可能。而且，藉由降低記憶格部A3的鰭FA的高度HM3'，可使記憶閘極電極MG2的形成工程的良品率提升。
以上，根據其實施形態來具體說明藉由本發明者所研發的發明，但本發明並非限於前述實施形態，當然亦可在不脫離其要旨的範圍實施各種變更。
其他，將上述實施形態中所記載的內容的一部分記載於以下。
[附記1]
一種半導體裝置，係具有：半導體基板，其係具有主面；第1突出部，其係於前述主面的第1領域，為前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第2突出部，其係於與前述第1領域不同的第2領域 中，為前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第1閘極電極，其係於前述第1突出部上隔著第1絕緣膜來配置，延伸於前述第1方向；第2閘極電極，其係於前述第2突出部上，隔著第2絕緣膜來配置，延伸於前述第1方向；第1半導體領域及第2半導體領域，其係以能夠夾著前述第1閘極電極的方式形成於前述第1突出部內；及第3半導體領域及第4半導體領域，其係以能夠夾著前述第2閘極電極的方式形成於前述第2突出部內，前述第1絕緣膜係包含電荷蓄層疊，前述第1閘極電極所重疊的領域之前述第1突出部的第1寬係比前述第2閘極電極所重疊的領域之前述第2突出部的第2寬更窄。
[附記2]
如附記1記載的半導體裝置，其中，更具有：第1元件分離膜，其係形成於前述半導體基板的主面，平面視包圍前述第1突出部；及第2元件分離膜，其係形成於前述半導體基板的主面，平面視包圍前述第2突出部。
[附記3]
如附記2記載的半導體裝置，其中，在前述第1閘極電極所重疊的領域中，從前述第1元件分離膜露出的前述第1突出部的第1高度，係比在前述第2閘極電極所重疊的領域中，從前述第2元件分離膜露出的前述第2突出部的第2高度更低。
[附記4]
一種半導體裝置，係具有：半導體基板，其係具有主面；第1突出部，其係於前述主面的第1領域，為前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第2突出部，其係於與前述第1領域不同的第2領域中，為前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第1元件分離膜，其係形成於前述半導體基板的主面上，平面視包圍前述第1突出部；第2元件分離膜，其係形成於前述半導體基板的主面上，平面視包圍前述第2突出部；第1閘極電極，其係於前述第1突出部上隔著第1絕緣膜來配置，延伸於前述第1方向；第2閘極電極，其係於前述第2突出部上隔著第2絕緣膜來配置，延伸於前述第1方向； 第1半導體領域及第2半導體領域，其係以能夠夾著前述第1閘極電極的方式形成於前述第1突出部內；及第3半導體領域及第4半導體領域，其係以能夠夾著前述第2閘極電極的方式形成於前述第2突出部內，前述第1絕緣膜係包含電荷蓄層疊，在前述第1閘極電極所重疊的領域中，從前述第1元件分離膜露出的前述第1突出部的第1高度，係比前述第2閘極電極所重疊的領域中，從前述第2元件分離膜露出的前述第2突出部的第2高度更高。
[附記5]
一種半導體裝置，係具有：半導體基板，其係具有主面；第1突出部，其係於前述主面的第1領域，為前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第2突出部，其係於與前述第1領域不同的第2領域中，為前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第1元件分離膜，其係形成於前述半導體基板的主面上，平面視包圍前述第1突出部；第2元件分離膜，其係形成於前述半導體基板的主面上，平面視包圍前述第2突出部； 第1閘極電極，其係於前述第1突出部上隔著第1絕緣膜來配置，延伸於前述第1方向；第2閘極電極，其係於前述第2突出部上隔著第2絕緣膜來配置，延伸於前述第1方向；第1半導體領域及第2半導體領域，其係以能夠夾著前述第1閘極電極的方式形成於前述第1突出部內；及第3半導體領域及第4半導體領域，其係以能夠夾著前述第2閘極電極的方式形成於前述第2突出部內，前述第1絕緣膜係包含電荷蓄層疊，在前述第1閘極電極所重疊的領域中，從前述第1元件分離膜露出的前述第1突出部的第1高度，係比前述第2閘極電極所重疊的領域中，從前述第2元件分離膜露出的前述第2突出部的第2高度更低。
[附記6]
一種半導體裝置的製造方法，其特徵係具有：(a)準備半導體基板的工程；(b)形成突出部的工程，該突出部為前述半導體基板的一部分，從前述半導體基板的主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；(c)在前述突出部的第1領域形成第1熱氧化膜的工程；(d)在前述第1熱氧化膜上形成第1閘極電極的工 程；(e)在前述突出部之與前述第1領域不同的第2領域形成第2熱氧化膜的工程；(f)在前述第2熱氧化膜上形成第2閘極電極的工程；及(g)以能夠夾著前述第1閘極電極及前述第2閘極電極的方式，在前述突出部內形成第1半導體領域及第2半導體領域的工程，前述第2熱氧化膜的膜厚係比前述第1熱氧化膜的膜厚更厚。
[附記7]
如附記6記載的半導體裝置的製造方法，其中，前述第1熱氧化膜係於前述第2領域也被形成，除去形成於前述第2領域的前述第1熱氧化膜之後，實施前述(e)工程。
GIm、GIt、GIL‧‧‧閘極絕緣膜
A2、A3‧‧‧記憶格部
B2‧‧‧邏輯部
IL2‧‧‧層間絕緣膜
CG‧‧‧控制閘極電極
SC‧‧‧矽化物層
FA、FB‧‧‧鰭
FAa、FBa‧‧‧主面
FAs、FBs‧‧‧側面
MG‧‧‧記憶閘極電極
STMa‧‧‧主面
1‧‧‧半導體基板
1a‧‧‧主面
HK‧‧‧絕緣膜
GE‧‧‧閘極電極
10'、11'、14‧‧‧絕緣膜
ME1、ME2‧‧‧金屬膜

Claims (15)

  1. 一種半導體裝置，其特徵係具有：半導體基板，其係具有主面；突出部，其係前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第1閘極電極，其係於前述突出部上隔著第1絕緣膜來配置，延伸於前述第1方向；第2閘極電極，其係於前述突出部上隔著第2絕緣膜來配置，延伸於前述第1方向；第3絕緣膜，其係位於前述第1閘極電極與前述第2閘極電極之間；及第1半導體領域及第2半導體領域，其係以能夠夾著前述第1閘極電極及前述第2閘極電極的方式，形成於前述突出部內，前述第2絕緣膜的膜厚係比前述第1絕緣膜的膜厚更厚，前述第2閘極電極所重疊的領域之前述突出部的第1寬係比前述第1閘極電極所重疊的領域之前述突出部的第2寬更窄。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第1絕緣膜係具有第1氧化矽膜。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述第2絕緣膜為第2氧化矽膜與前述第2氧化矽膜上的氮 化矽膜的層疊膜。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述第2絕緣膜係於前述氮化矽膜上具有第3氧化矽膜。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述第1閘極電極、前述第2閘極電極、前述第1半導體領域及前述第2半導體領域係構成1個的記憶格。
  6. 如申請專利範圍第1項之半導體裝置，其中，更具有被形成於前述半導體基板的主面之元件分離膜，前述元件分離膜係平面視包圍前述突出部。
  7. 一種半導體裝置半導體基板，其係具有主面；第1突出部，其係於前述主面的第1領域中，為前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第2突出部，其係於與前述第1領域不同的第2領域中，為前述半導體基板的一部分，從前述主面突出，在前述主面的第1方向具有寬度，延伸於與前述第1方向正交的第2方向；第1閘極電極，其係於前述第1突出部上隔著第1絕緣膜來配置，延伸於前述第1方向；第2閘極電極，其係於前述第2突出部上隔著第2絕緣膜來配置，延伸於前述第1方向；第1半導體領域及第2半導體領域，其係以能夠夾著 前述第1閘極電極的方式，形成於前述第1突出部內；及第3半導體領域及第4半導體領域，其係以能夠夾著前述第2閘極電極的方式，形成於前述第2突出部內，前述第1絕緣膜係包含電荷蓄層疊，前述第1閘極電極所重疊的領域之前述第1突出部的第1寬係比前述第2閘極電極所重疊的領域之前述第2突出部的第2寬更寬。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述第1絕緣膜為第1氧化矽膜與前述第1氧化矽膜上的氮化矽膜的層疊膜。
  9. 如申請專利範圍第8項之半導體裝置，其中，前述第1閘極電極、前述第1絕緣膜、前述第1半導體領域及前述第2半導體領域係構成第1記憶格。
  10. 如申請專利範圍第7項之半導體裝置，其中，更具有：第1元件分離膜，其係形成於前述半導體基板的主面，平面視，包圍前述第1突出部；及第2元件分離膜，其係形成於前述半導體基板的主面，平面視，包圍前述第2突出部。
  11. 如申請專利範圍第10項之半導體裝置，其中，在前述第1閘極電極所重疊的領域中，從前述第1元件分離膜露出的前述第1突出部的第1高度，係比在前述第2閘極電極所重疊的領域中，從前述第2元件分離膜露出的前述第2突出部的第2高度更高。
  12. 如申請專利範圍第11項之半導體裝置，其中，更具有第3閘極電極，其係於前述第1突出部上隔著第3絕緣膜來配置，延伸於前述第1方向，前述第3閘極電極所重疊的領域之前述第1突出部的第3寬係比前述第1寬更寬。
  13. 如申請專利範圍第12項之半導體裝置，其中，前述第3閘極電極所重疊的領域之從前述第1元件分離膜露出的前述第1突出部的第3高度係比前述第1高度更高。
  14. 如申請專利範圍第12項之半導體裝置，其中，前述第1半導體領域及前述第2半導體領域係以能夠夾著前述第1閘極電極及前述第3閘極電極的方式配置，前述第1閘極電極、前述第1絕緣膜、前述第3閘極電極、前述第3絕緣膜、前述第1半導體領域及前述第2半導體領域係構成第2記憶格。
  15. 如申請專利範圍第14項之半導體裝置，其中，前述第2閘極電極、前述第2絕緣膜、前述第3半導體領域及前述第4半導體領域係構成電晶體。
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