JP2019102560A - 半導体装置およびその製造方法 - Google Patents

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Korefumi Tsuda
是文 津田
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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢの一部であるフィンＦＡ上に複数のゲートパターンＧＰ１を形成し、隣接するゲートパターンＧＰ１間に、酸化金属膜を含むゲート絶縁膜ＧＦ１を形成する。次に、隣接するゲートパターンＧＰ１間を埋め込むように、ゲート絶縁膜ＧＦ１上に、メモリゲート電極（ＭＧ）を形成する。次に、複数のゲートパターンＧＰ１を選択的に除去することで、メモリゲート電極（ＭＧ）の側面に、ゲート絶縁膜ＧＦ１を介して、ゲートパターン（ＧＰ２）を形成する。次に、メモリゲート電極（ＭＧ）およびゲートパターン（ＧＰ２）から露出しているフィンＦＡにイオン注入することで、フィンＦＡにエクステンション領域（ＥＸＤ）を形成する。エクステンション領域（ＥＸＤ）の形成時に、フィンＦＡの側面にゲート絶縁膜ＧＦ１が形成されていないため、イオン注入が阻害されない。【選択図】図１６

Description

本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度の高速化、リーク電流および消費電力の低減、並びに、半導体素子の微細化が可能な電界効果トランジスタとして、フィン型トランジスタが知られている。フィン型トランジスタ（ＦＩＮＦＥＴ：FIN Field Effect Transistor）は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
また、電気的に書込・消去が可能な不揮発性メモリとして、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの記憶装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有しており、浮遊ゲートまたはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積層への電荷の注入および放出によって、ＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタとも呼ばれる。また、ＭＯＮＯＳ型トランジスタをメモリ用トランジスタとして用い、更に制御用トランジスタを追加したスプリットゲート型メモリセルが広く用いられている。
特許文献１には、ＭＯＮＯＳ型トランジスタを含むスプリットゲート型メモリセルを、ＦＩＮＦＥＴ構造で形成する技術が開示されている。
特許文献２には、スプリットゲート型メモリセルにおいて、ＭＯＮＯＳ型トランジスタのゲート電極を、制御用トランジスタのゲート電極とダミーパターンとの間に埋め込むことで形成する技術が開示されている。
特開２０１７−０４５８６０号公報 特開２０１６−１６５０１０号公報
ＭＯＮＯＳ型トランジスタを含むスプリットゲート型メモリセルをフィン構造で形成する場合、メモリセルの性能を向上させるため、フィンへのイオン注入の制御性を高める技術、または、フィン表面にエピタキシャル層を安定して形成させる技術などが望まれる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、半導体基板の一部である突出部上に複数の第１ゲートパターンを形成する工程、隣接する第１ゲートパターン間に、酸化金属膜を含む第１ゲート絶縁膜を形成する工程、および、隣接する第１ゲートパターン間を埋め込むように、第１ゲート絶縁膜上に、メモリゲート電極を形成する工程を有する。また、半導体装置の製造方法は、複数の第１ゲートパターンを選択的に除去することで、メモリゲート電極の側面に、第１ゲート絶縁膜を介して、第２ゲートパターンを形成する工程、メモリゲート電極および第２ゲートパターンから露出している突出部にイオン注入することで、突出部に不純物領域を形成する工程を有する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１である半導体チップのレイアウト構成を示す概略図である。 実施の形態１である半導体装置を示す平面図である。 実施の形態１である半導体装置を示す斜視図である。 実施の形態１である半導体装置を示す断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１である半導体装置の製造工程を説明する斜視図である。 図７に続く半導体装置の製造工程を説明する斜視図である。 図８に続く半導体装置の製造工程を説明する斜視図である。 図９に続く半導体装置の製造工程を説明する斜視図である。 図１０に続く半導体装置の製造工程を説明する斜視図である。 図１１に続く半導体装置の製造工程を説明する斜視図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造工程を説明する断面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 図１６に続く半導体装置の製造工程を説明する断面図である。 図１７に続く半導体装置の製造工程を説明する断面図である。 図１８に続く半導体装置の製造工程を説明する断面図である。 図１９に続く半導体装置の製造工程を説明する断面図である。 図２０に続く半導体装置の製造工程を説明する断面図である。 図２１に続く半導体装置の製造工程を説明する断面図である。 図２２に続く半導体装置の製造工程を説明する断面図である。 図２３に続く半導体装置の製造工程を説明する断面図である。 図２４に続く半導体装置の製造工程を説明する断面図である。 図２５に続く半導体装置の製造工程を説明する断面図である。 図２６に続く半導体装置の製造工程を説明する断面図である。 実施の形態１の変形例１である半導体装置を示す断面図である。 実施の形態１の変形例２である半導体装置を示す断面図である。 実施の形態１である半導体装置の給電部を示す平面図である。 実施の形態１である半導体装置の給電部を示す断面図である。 図３０に続く半導体装置の製造工程を説明する平面図である。 図３１に続く半導体装置の製造工程を説明する断面図である。 図３２に続く半導体装置の製造工程を説明する平面図である。 図３３に続く半導体装置の製造工程を説明する断面図である。 図３４に続く半導体装置の製造工程を説明する平面図である。 図３５に続く半導体装置の製造工程を説明する断面図である。 図３６に続く半導体装置の製造工程を説明する平面図である。 図３７に続く半導体装置の製造工程を説明する断面図である。 図３８に続く半導体装置の製造工程を説明する平面図である。 図３９に続く半導体装置の製造工程を説明する断面図である。 図４０に続く半導体装置の製造工程を説明する平面図である。 図４１に続く半導体装置の製造工程を説明する断面図である。 図４２に続く半導体装置の製造工程を説明する平面図である。 図４３に続く半導体装置の製造工程を説明する断面図である。 図４４に続く半導体装置の製造工程を説明する平面図である。 図４５に続く半導体装置の製造工程を説明する断面図である。 図４６に続く半導体装置の製造工程を説明する平面図である。 図４７に続く半導体装置の製造工程を説明する断面図である。 実施の形態２である半導体装置を示す断面図である。 検討例である半導体装置を示す断面図である。 図５１に続く半導体装置の製造工程を説明する断面図である。 図５２に続く半導体装置の製造工程を説明する断面図である。 図５３に続く半導体装置の製造工程を説明する断面図である。 検討例である半導体装置の問題点を示す断面図である。 検討例である半導体装置の問題点を示す断面図である。 検討例である半導体装置の給電部を示す平面図である。 図５７に続く半導体装置の製造工程を説明する平面図である。 図５８に続く半導体装置の製造工程を説明する平面図である。 図５９に続く半導体装置の製造工程を説明する平面図である。 検討例である半導体装置の給電部を示す断面図である。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す概略図である。図１において、半導体チップＣＨＰは、不揮発性メモリ回路Ｃ１、ＣＰＵ（Central Processing Unit）回路Ｃ２、ＲＡＭ（Random Access Memory）回路Ｃ３、アナログ回路Ｃ４およびＩ／Ｏ（Input/Output）回路Ｃ５を有する。
不揮発性メモリ回路Ｃ１は、記憶情報を電気的に書き換え可能なＥＥＰＲＯＭおよびフラッシュメモリなど有し、半導体素子として、例えばＭＯＮＯＳ型トランジスタが形成されている領域である。
ＣＰＵ回路Ｃ２は、１．５Ｖ程度の電圧で駆動するロジック回路を有し、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴが形成されている領域である。
ＲＡＭ回路Ｃ３は、ＳＲＡＭ（Static RAM）を有し、半導体素子として、ＣＰＵ回路Ｃ２とほぼ同様の構造の低耐圧ＭＩＳＦＥＴが形成されている領域である。
アナログ回路Ｃ４は、アナログ回路を有し、半導体素子として、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、６Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
Ｉ／Ｏ回路Ｃ５は、入出力回路を有し、半導体素子として、アナログ回路Ｃ４とほぼ同様の高耐圧ＭＩＳＦＥＴが形成されている領域である。
＜半導体装置のデバイス構造＞
以下に、図２〜図４を用いて、本実施の形態の半導体装置の構造について説明する。図２は、図１の不揮発性メモリ回路Ｃ１の一部の平面図である。図３は、不揮発性メモリ回路Ｃ１の一部である２つのメモリセルＭＣの斜視図である。図４は、図２のＡ−Ａ線およびＢ−Ｂ線に対応する断面図を示している。
図２〜図４に示すように、不揮発性メモリ回路Ｃ１には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して直交している。すなわち、Ｘ方向はフィンＦＡの長辺方向であり、Ｙ方向はフィンＦＡの短辺方向である。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）である。
複数のフィンＦＡ間の半導体基板ＳＢ上には、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩの上面の位置は、フィンＦＡの上面の位置よりも低い。言い換えれば、フィンＦＡの一部は、素子分離部ＳＴＩよりも突出している。本実施の形態において、素子分離部ＳＴＩの上面よりも高い位置にあるフィンＦＡを、フィンＦＡの上部と称し、素子分離部ＳＴＩの上面よりも低い位置にあるフィンＦＡを、フィンＦＡの下部と称することもある。すなわち、各フィンＦＡの上部は、素子分離部ＳＴＩによって絶縁分離されている。
フィンＦＡの上部は、主に、メモリセルＭＣを形成するための活性領域である。すなわち、半導体基板ＳＢのうち、素子分離部ＳＴＩによって区画された領域が活性領域である。
なお、フィンＦＡは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡの側面は半導体基板ＳＢの主面に対して垂直でもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡの断面形状は、直方体であるか、または台形である。
複数のフィンＦＡ上には、Ｙ方向に延在する複数のメモリゲート電極ＭＧおよび複数の制御ゲート電極ＣＧが配置されている。複数のメモリゲート電極ＭＧおよび複数の制御ゲート電極ＣＧは、それぞれゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２を介して、フィンＦＡの上面および側面を覆い、素子分離部ＳＴＩ上にも形成されている。
フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われた箇所を、Ｘ方向において挟むように、制御ゲート電極ＣＧ側のフィンＦＡに形成され、且つ、ドレイン領域の一部であるｎ型の拡散領域ＭＤと、メモリゲート電極ＭＧ側のフィンＦＡに形成され、且つ、ソース領域の一部であるｎ型の拡散領域ＭＳとが形成されている。すなわち、Ｘ方向において、１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、拡散領域ＭＳと拡散領域ＭＤとの間に位置している。
また、拡散領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、拡散領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。このように、Ｘ方向に隣接する２つのメモリセルＭＣは、拡散領域ＭＤまたは拡散領域ＭＳを共有している。拡散領域ＭＤを共有する２つのメモリセルＭＣは、拡散領域ＭＤを軸としてＸ方向に線対称となっており、拡散領域ＭＳを共有する２つのメモリセルＭＣは、拡散領域ＭＳを軸としてＸ方向に線対称となっている。
また、制御ゲート電極ＣＧ側のフィンＦＡには、ドレイン領域の一部として、拡散領域ＭＤよりも低い不純物濃度を有するｎ型のエクステンション領域ＥＸＤが形成されており、メモリゲート電極ＭＧ側のフィンＦＡには、ソース領域の一部として、拡散領域ＭＳよりも低い不純物濃度を有するｎ型のエクステンション領域ＥＸＳが形成されている。エクステンション領域ＥＸＤは、拡散領域ＭＤと接続し、制御ゲート電極ＣＧ側のサイドウォールスペーサＳＷ下まで延在しており、エクステンション領域ＥＸＳは、拡散領域ＭＳと接続し、メモリゲート電極ＭＧ側のサイドウォールスペーサＳＷ下まで延在している。
本実施の形態のメモリセルＭＣは、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦ１、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＦ２、拡散領域ＭＤ、エクステンション領域ＥＸＤ、拡散領域ＭＳおよびエクステンション領域ＥＸＳを有するＭＩＳＦＥＴであり、不揮発性メモリセルである。
各メモリセルＭＣ上には、層間絶縁膜ＩＬ１、ＩＬ２が形成されており、層間絶縁膜ＩＬ１、ＩＬ２にはプラグＰＧが形成されている。なお、図２および図３では、層間絶縁膜ＩＬ１、ＩＬ２の図示を省略している。プラグＰＧは、各メモリセルＭＣの拡散領域ＭＤおよび拡散領域ＭＳを、それぞれ、ビット線と接続する配線Ｍ１、および、ソース線と接続する配線Ｍ１に電気的に接続させるために設けられている。
以下に、図４を用いて、本実施の形態の半導体装置の断面構造を詳細に説明する。上述のように、図４は、図２のＡ−Ａ線およびＢ−Ｂ線に対応する断面図であり、Ａ−Ａ線は、Ｘ方向に隣接する２つのメモリセルＭＣを示しており、Ｂ−Ｂ線は、ドレイン領域となる２つのフィンＦＡを示している。
フィンＦＡを含む半導体基板ＳＢには、ｐ型の導電性を有する半導体領域であるウェル領域ＰＷが形成されている。
素子分離部ＳＴＩから突出しているフィンＦＡの上部において、フィンＦＡの上面上には、ゲート絶縁膜ＧＦ１を介してメモリゲート電極ＭＧと、ゲート絶縁膜ＧＦ２を介して制御ゲート電極ＣＧとが形成されている。Ｘ方向において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２が介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２で電気的に分離されている。また、ゲート絶縁膜ＧＦ１はメモリゲート電極ＭＧの両側面および底面を覆うように連続的に形成されており、ゲート絶縁膜ＧＦ２は制御ゲート電極ＣＧの両側面および底面を覆うように連続的に形成されている。
ゲート絶縁膜ＧＦ１は、絶縁膜Ｘ１、絶縁膜Ｘ１上に形成された電荷蓄積層ＣＳＬ、および、電荷蓄積層ＣＳＬ上に形成された絶縁膜Ｘ２の積層膜からなる。絶縁膜Ｘ１は、例えばフィンＦＡの上面および側面を熱酸化することで形成された酸化シリコン膜であり、４ｎｍ程度の膜厚を有する。電荷蓄積層ＣＳＬは、トラップ性絶縁膜であり、例えばハフニウム（Ｈｆ）およびシリコン（Ｓｉ）を含む絶縁膜であり、４ｎｍ程度の膜厚を有する。本実施の形態では、電荷蓄積層ＣＳＬとして、ハフニウムシリケート膜（ＨｆＳｉＯ膜）を代表的に例示する。絶縁膜Ｘ２は、例えばアルミニウム（Ａｌ）を含む絶縁膜であり、５ｎｍ程度の膜厚を有する。本実施の形態では、絶縁膜Ｘ２として、アルミナ膜（ＡｌＯ膜）を代表的に例示する。このような電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２は、酸化金属膜からなり、酸化シリコンよりも誘電率が高い絶縁材料膜である、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）である。
電荷蓄積層ＣＳＬは、メモリセルＭＣのデータを蓄積するために設けられた膜であり、電荷の保持が可能なトラップ準位を備える絶縁膜である。なお、トラップ準位を増やすために、絶縁膜Ｘ１と電荷蓄積層ＣＳＬとの間に、窒化シリコン膜など、トラップ準位を備える他の絶縁膜を形成してもよい。
なお、電荷蓄積層ＣＳＬは、ハフニウムシリケート膜（ＨｆＳｉＯ膜）に代えて、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸窒化ジルコニウム膜（ＺｒＯＮ膜）、窒化アルミニウム膜（ＡｌＮ膜）、酸窒化ハフニウム膜（ＨｆＯＮ膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、ハフニウム・アルミネート膜（ＨｆＡｌＯ２膜）、酸化イットリウム膜（Ｙ２Ｏ３膜）、酸化テルビウム膜（Ｔｂ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、酸化モリブデン膜（ＭｏＯｘ膜）、酸化プラセオジム膜（Ｐｒ２Ｏ３膜）、酸化ニオブ膜（Ｎｂ２Ｏ３膜）、酸化エルビウム膜（Ｅｒ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ２膜）、若しくは、チタン酸バリウム膜（ＢａＴｉＯ３膜）、または、これらの積層膜としてもよい。
絶縁膜Ｘ２は、電荷蓄積層ＣＳＬとメモリゲート電極ＭＧとの間の絶縁耐圧を向上させるために設けられた膜である。絶縁膜Ｘ２は、酸化シリコン膜でもよいが、酸化シリコン換算膜厚を大きくし、且つ、物理的な膜厚を薄くするために、上記の高誘電率膜を適用している。
なお、絶縁膜Ｘ２は、アルミナ膜（ＡｌＯ膜）に代えて、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、酸化ランタン膜（Ｌａ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ２膜）、ハフニウムシリケート膜（ＨｆＳｉＯ膜）、酸窒化ジルコニウムシリケート膜（ＺｒＳｉＯＮ膜）、窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ膜）、酸化イットリウム膜（Ｙ２Ｏ３膜）、酸化ガリウム膜（Ｇａ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、酸化アルミニウムガリウム膜（ＧａＡｌＯ３膜）、ジルコニウムシリケート膜（ＺｒＳｉＯ４膜）、窒化アルミニウム膜（ＡｌＮ膜）、若しくは、アルミニウムカリウムナイトライド膜（ＡｌＧａＮ膜）、または、これらの積層膜としてもよい。
また、本実施の形態の図面においては、説明の簡略化のため、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２の詳細な図示を省略し、これらの積層膜をゲート絶縁膜ＧＦ１として図示している。
メモリゲート電極ＭＧは、例えばｎ型の導電性を有する多結晶シリコン膜からなる導電性膜である。また、メモリゲート電極ＭＧ上には、シリサイド層ＳＩ２が形成されている。シリサイド層ＳＩ２は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。
ゲート絶縁膜ＧＦ２は、酸化金属膜からなり、酸化シリコンよりも誘電率が高い絶縁材料膜である、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）である。ゲート絶縁膜ＧＦ２は、例えばハフニウムを含む酸化膜、ジルコニウムを含む酸化膜、アルミニウムを含む酸化膜、タンタルを含む酸化膜、または、ランタンを含む酸化膜であり、１〜２ｎｍの膜厚を有する。具体的には、ゲート絶縁膜ＧＦ２は、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、または、酸化ランタン膜（Ｌａ２Ｏ３膜）である。また、ゲート絶縁膜ＧＦ２とフィンＦＡとの間に、界面準位を安定させるための絶縁膜として、１ｎｍ程度の膜厚を有する酸化シリコン膜を形成してもよい。
制御ゲート電極ＣＧは、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
メモリセルＭＣのソース領域側のメモリゲート電極ＭＧの側面は、ゲート絶縁膜ＧＦ１を介して、サイドウォールスペーサＳＷにより覆われている。また、メモリセルＭＣのドレイン領域側の制御ゲート電極ＣＧの側面は、ゲート絶縁膜ＧＦ２を介して、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜からなる単層の絶縁膜、または、窒化シリコン膜および酸化シリコン膜の積層構造からなる。
フィンＦＡのうち、サイドウォールスペーサＳＷから露出している領域には溝が設けられており、溝の底部は素子分離部ＳＴＩの表面よりも若干高く位置している。この溝内にはエピタキシャル層ＥＰが形成されている。図４のＡ−Ａ断面に示されるように、エピタキシャル層ＥＰは、溝内を埋め込むように形成されており、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧが形成されているフィンＦＡの表面よりも、高い位置まで形成されている。また、図４のＢ−Ｂ断面に示されるように、エピタキシャル層ＥＰは、フィンＦＡを起点として、上方向および横方向に成長することで形成されているが、隣接するエピタキシャル層ＥＰは、互いに接触しないように形成されている。
エピタキシャル層ＥＰの全体には、ｎ型の不純物が導入されている。よって、エピタキシャル層ＥＰは、メモリセルＭＣのドレイン領域の一部である拡散領域ＭＤ、または、メモリセルＭＣのソース領域の一部である拡散領域ＭＳとなっている。このようなエピタキシャル層ＥＰを設けたことで、拡散領域ＭＤおよび拡散領域ＭＳと、後述のプラグＰＧとの接触面積を大きくすることができる。
フィンＦＡには、拡散領域ＭＤおよび拡散領域ＭＳであるエピタキシャル層ＥＰを囲むように、ｎ型の不純物領域である、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳが形成されている。エクステンション領域ＥＸＳは、拡散領域ＭＳと接続しており、メモリセルＭＣのソース領域として機能する。エクステンション領域ＥＸＤは、拡散領域ＭＤと接続しており、メモリセルＭＣのドレイン領域として機能する。
後述するように、本実施の形態の主な特徴として、素子分離部ＳＴＩから突出しているフィンＦＡの上面および側面には、電荷蓄積層ＣＳＬなどの酸化金属膜を含むゲート絶縁膜ＧＦ１が形成されていない。このため、エクステンション領域ＥＸＤの形成時に実施されるイオン注入が、酸化金属膜に遮られ、フィンＦＡの上部中にイオンが十分に到達しないという不具合を解消することができる。すなわち、ドレイン領域を構成するフィンＦＡの上部の中央付近が、ｎ型の不純物領域とならず、ｐ型の不純物領域として残ってしまう不具合を解消することができる。従って、フィンＦＡの上部は、全てｎ型の不純物領域となっている。本実施の形態では、フィンＦＡの上部は、エクステンション領域ＥＸＤで構成されている。このため、ドレイン領域が高抵抗化することを防止でき、メモリセルＭＣの動作時に、ドレイン領域から供給される電子または正孔の供給量が低下するという問題を抑制することができる。よって、半導体装置の性能を向上させることができる。
また、素子分離部ＳＴＩから突出しているフィンＦＡの上面および側面には、ゲート絶縁膜ＧＦ１が形成されていないことで、エピタキシャル層ＥＰの成長も阻害されなくなる。従って、フィンＦＡの上面および側面に、所望の大きさのエピタキシャル層ＥＰを安定して形成することができる。
エピタキシャル層ＥＰ上には、プラグＰＧとの接触抵抗を低減させる目的で、シリサイド層ＳＩ１が形成されている。シリサイド層ＳＩ１は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。
エピタキシャル層ＥＰの上面上および側面上、並びに、隣接するエピタキシャル層ＥＰ間の素子分離部ＳＴＩ上には、窒化シリコン膜などの絶縁膜からなるエッチングストッパ膜ＥＳが形成されている。また、エッチングストッパ膜ＥＳの一部は、サイドウォールスペーサＳＷの上にも形成されている。
エッチングストッパ膜ＥＳ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、ＣＭＰ（Chemical Mechanical Polishing）法により研磨されている。このため、層間絶縁膜ＩＬ１は、メモリセルＭＣの全体を覆ってはおらず、メモリゲート電極ＭＧ上のシリサイドＳＩ２の表面、制御ゲート電極ＣＧの表面、ゲート絶縁膜ＧＦ１の上部、ゲート絶縁膜ＧＦ２の上部、サイドウォールスペーサＳＷの上部、および、エッチングストッパ膜ＥＳの上部が、層間絶縁膜ＩＬ１から露出している。
この研磨された層間絶縁膜ＩＬ１上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２中、層間絶縁膜ＩＬ１中およびエッチングストッパ膜ＥＳ中には、コンタクトホールが形成されており、このコンタクトホール内にはプラグＰＧが形成されている。プラグＰＧは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。図４においては、シリサイド層ＳＩ１を介して、拡散領域ＭＤおよび拡散領域ＭＳと電気的に接続するプラグＰＧを図示しているが、図２に示されるように、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧと電気的に接続するプラグＰＧも存在している。
層間絶縁膜ＩＬ２上には、層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３には、配線用の溝が形成されており、この配線用の溝内に例えば銅を主成分とする導電性膜が埋め込まれることで、層間絶縁膜ＩＬ３内にプラグＰＧと接続する１層目の配線Ｍ１が形成されている。この第１配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図５および図６を参照して説明する。
図５は、不揮発性メモリのメモリセルＭＣの等価回路図である。図６は、「書込」、「消去」および「読出」時における選択メモリセルＭＣの各部位への電圧の印加条件の一例を示す表である。図６の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図５に示すメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域である拡散領域ＭＤに印加する電圧Ｖｄ、および、ウェル領域ＰＷに印加する電圧Ｖｂが記載されている。
なお、図６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリゲート電極ＭＧ下のゲート絶縁膜ＧＦ１中の電荷蓄積層ＣＳＬへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式を用いることができる。例えば図６の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルＭＣの各部位に印加し、選択メモリセルＭＣの電荷蓄積層ＣＳＬに電子を注入することで書込みを行う。
この際、ホットエレクトロンは、フィンＦＡのうちメモリゲート電極ＭＧおよび制御ゲート電極ＣＧに覆われた箇所（チャネル領域）で発生し、メモリゲート電極ＭＧの下の電荷蓄積層ＣＳＬにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式と呼ばれる、ＢＴＢＴによるホットホール注入により消去を行う消去方式を用いることができる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積層ＣＳＬに注入することにより消去を行う。例えば図６の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルＭＣの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ、電界加速することで選択メモリセルＭＣの電荷蓄積層ＣＳＬ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図６の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルＭＣの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜半導体装置の製造工程について＞
以下に、図７〜図２７を用いて、本実施の形態の半導体装置の製造方法について説明する。
まず、図７〜図１２を用いて、フィンＦＡの製造工程を説明する。なお、図７〜図１２は、本実施の形態の半導体装置の製造工程中の斜視図であり、図１３〜図２７は、本実施の形態の半導体装置の製造工程中の断面図である。
図７に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および導電性膜ＣＦを順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成される。絶縁膜ＩＦ２の膜厚は、２０〜１００ｎｍ程度である。導電性膜ＣＦは、例えばシリコン膜からなり、例えばＣＶＤ法により形成される。導電性膜ＣＦの膜厚は、例えば２０〜２００ｎｍである。次に、フォトリソグラフィ技術およびエッチング法を用いて、導電性膜ＣＦを加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の導電性膜ＣＦのパターンが、Ｙ方向に並んで複数形成される。
次に、図８に示すように、複数の導電性膜ＣＦのそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングとしてドライエッチングを行う。これにより絶縁膜ＩＦ２および導電性膜ＣＦのそれぞれの上面を露出させることで、導電性膜ＣＦの側面に残ったハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う導電性膜ＣＦ同士の間を完全に埋め込んでおらず、各導電性膜ＣＦを囲むように環状に形成されている。
次に、図９に示すように、ウェットエッチング法を用いて、導電性膜ＣＦを除去する。これにより、絶縁膜ＩＦ２上に、環状のハードマスクＨＭ１が残される。次に、ハードマスクＨＭ１の一部を覆うレジストパターンＰＲ１を形成する。レジストパターンＰＲ１は、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を覆い、Ｘ方向に延在する当該部分の端部と、Ｙ方向に延在する部分とを露出するパターンである。つまり、Ｘ方向におけるハードマスクＨＭ１の両端は、レジストパターンＰＲ１から露出している。
次に、図１０に示すように、レジストパターンＰＲ１をマスクとして用いてエッチングを行うことで、ハードマスクＨＭ１の一部を除去する。これにより、ハードマスクＨＭ１は、Ｘ方向に延在する部分のみが残る。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置される。その後、アッシング処理などによって、レジストパターンＰＲ１を除去する。
次に、図１１に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、絶縁膜ＩＦ１および半導体基板ＳＢに対して異方性エッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターンであるフィンＦＡを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡが形成される。
次に、図１２に示すように、半導体基板ＳＢの上に、フィンＦＡ、絶縁膜ＩＦ１、絶縁膜ＩＦ２およびハードマスクＨＭ１の間を埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ法による研磨処理を行い、ハードマスクＨＭ１の上面を露出させる。これにより、上記絶縁膜からなる素子分離部ＳＴＩが形成される。
図１２に続く製造工程を図１３〜図２７を用いて説明する。図１３〜図２７において、左側の図は図２のＡ−Ａ線に対応した断面図であり、右側の図は図２のＢ−Ｂ線に対応した断面図である。
図１３に示すように、ハードマスクＨＭ１、絶縁膜ＩＦ１および絶縁膜ＩＦ２を除去する。続いて、素子分離部ＳＴＩの上面に対しエッチング処理を施すことで、素子分離部ＳＴＩの上面を高さ方向に後退させる。これにより、フィンＦＡの側面の一部および上面を露出させる。なお、本実施の形態においては、この工程で後退した素子分離部ＳＴＩの表面よりも高い位置にあるフィンＦＡを、フィンＦＡの上部と称し、素子分離部ＳＴＩの表面よりも低い位置にあるフィンＦＡを、フィンＦＡの下部と称することもある。
次に、フォトリソグラフィ法およびイオン注入法などを用いて、半導体基板ＳＢの主面に不純物を導入することにより、フィンＦＡ内にｐ型ウェル領域ＰＷを形成する。ｐ型ウェル領域ＰＷを形成するための不純物は、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）である。ウェル領域ＰＷは、フィンＦＡの全体および半導体基板ＳＢの一部に広がって形成される。
図１４は、絶縁膜ＩＦ３、導電性膜ＦＧおよび絶縁膜ＩＦ４の形成工程を示している。
まず、フィンＦＡを覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成された酸化シリコン膜であり、２ｎｍ程度の膜厚を有する。次に、絶縁膜ＩＦ３を介してフィンＦＡの上面および側面を覆うように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば多結晶シリコン膜からなる導電性膜ＦＧを堆積する。次に、例えばＣＭＰ法を用いて、導電性膜ＦＧの上面を平坦化する。この研磨工程が終了した時点で、Ｂ−Ｂ断面のフィンＦＡの上面および側面は、絶縁膜ＩＦ３を介して導電性膜ＦＧによって覆われている。次に、例えばＣＶＤ法を用いて、導電性膜ＦＧ上に、例えば窒化シリコン膜からなる絶縁膜ＩＦ４を形成する。
図１５は、ゲートパターンＧＰ１の形成工程を示している。
まず、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜ＩＦ４を選択的にパターニングする。次に、パターニングした絶縁膜ＩＦ４をマスクとして、導電性膜ＦＧにドライエッチングを行うことで、ゲートパターン（ダミーパターン）ＧＰ１を形成する。すなわち、導電性膜ＦＧがパターニングされてゲートパターンＧＰ１が形成される。次に、ゲートパターンＧＰ１から露出している絶縁膜ＩＦ３を除去することで、ゲートパターンＧＰ１下に絶縁膜ＩＦ３が残される。なお、ゲートパターンＧＰ１は、フィンＦＡの延在方向（Ｘ方向）と直交する方向（Ｙ方向）に延在している。
これらの工程において、ゲートパターンＧＰ１が制御ゲート電極ＣＧの最終形状（第２形状）として加工されず、中間形状（第１形状）として加工されていることが重要である。すなわち、導電性膜ＦＧを、メモリセルＭＣのドレイン領域が開口されないように加工しておくことが重要である。言い換えれば、Ｂ−Ｂ断面のフィンＦＡの上面および側面は、後の工程で制御ゲート電極ＣＧの最終形状であるゲートパターンＧＰ２が形成されるまで、ゲートパターンＧＰ１および絶縁膜ＩＦ３によって覆われていることが重要である。
図１６は、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２を有するゲート絶縁膜ＧＦ１の形成工程を示している。
まず、ゲートパターンＧＰ１および絶縁膜ＩＦ４を覆うように、絶縁膜Ｘ１を形成する。絶縁膜Ｘ１は、例えば、熱酸化法またはＣＶＤ法を用いて形成され、例えば酸化シリコン膜であり、４ｎｍ程度の膜厚を有する。
Ａ−Ａ断面においては、各ゲートパターンＧＰ１の上面および側面に沿って、絶縁膜Ｘ１が形成される。この時、ゲートパターンＧＰ１から露出している領域において、フィンＦＡの上面および側面に、絶縁膜Ｘ１が形成される。この領域は、後にメモリゲート電極ＭＧが形成される領域である。
また、Ｂ−Ｂ断面においては、フィンＦＡはゲートパターンＧＰ１に覆われているため、絶縁膜Ｘ１がフィンＦＡに直接接することはない。
次に、例えば、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて、絶縁膜Ｘ１上に、電荷蓄積層ＣＳＬを形成する。電荷蓄積層ＣＳＬは、電荷の保持が可能なトラップ準位を有する絶縁膜であり、例えばハフニウム（Ｈｆ）およびシリコン（Ｓｉ）を含む絶縁膜であり、４ｎｍ程度の膜厚を有する。本実施の形態では、電荷蓄積層ＣＳＬとして、ハフニウムシリケート膜（ＨｆＳｉＯ膜）を代表的に例示する。次に、例えば、ＣＶＤ法またはＡＬＤ法を用いて、電荷蓄積層ＣＳＬ上に、絶縁膜Ｘ２を形成する。絶縁膜Ｘ２は、例えば酸化アルミニウム膜（ＡｌＯ膜）のようなアルミニウム（Ａｌ）を含む絶縁膜であり、５ｎｍ程度の膜厚を有する。これらの電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２は、酸化金属膜からなり、酸化シリコンよりも誘電率が高い絶縁材料膜である、いわゆる高誘電率膜（Ｈｉｇｈ−ｋ膜）である。
なお、電荷蓄積層ＣＳＬは、ハフニウムシリケート膜（ＨｆＳｉＯ膜）に代えて、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸窒化ジルコニウム膜（ＺｒＯＮ膜）、窒化アルミニウム膜（ＡｌＮ膜）、酸窒化ハフニウム膜（ＨｆＯＮ膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、ハフニウム・アルミネート膜（ＨｆＡｌＯ２膜）、酸化イットリウム膜（Ｙ２Ｏ３膜）、酸化テルビウム膜（Ｔｂ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、酸化モリブデン膜（ＭｏＯｘ膜）、酸化プラセオジム膜（Ｐｒ２Ｏ３膜）、酸化ニオブ膜（Ｎｂ２Ｏ３膜）、酸化エルビウム膜（Ｅｒ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ２膜）、若しくは、チタン酸バリウム膜（ＢａＴｉＯ３膜）、または、これらの積層膜としてもよい。
なお、絶縁膜Ｘ２は、アルミナ膜（ＡｌＯ膜）に代えて、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、酸化ランタン膜（Ｌａ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ２膜）、ハフニウムシリケート膜（ＨｆＳｉＯ膜）、酸窒化ジルコニウムシリケート膜（ＺｒＳｉＯＮ膜）、窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ膜）、酸化イットリウム膜（Ｙ２Ｏ３膜）、酸化ガリウム膜（Ｇａ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、酸化アルミニウムガリウム膜（ＧａＡｌＯ３膜）、ジルコニウムシリケート膜（ＺｒＳｉＯ４膜）、窒化アルミニウム膜（ＡｌＮ膜）、若しくは、アルミニウムカリウムナイトライド膜（ＡｌＧａＮ膜）、または、これらの積層膜としてもよい。
以上により、ゲートパターンＧＰ１の上面上および側面上、並びに、ゲートパターンＧＰ１間のフィンＦＡの上面上および側面上に、絶縁膜Ｘ１、電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２を有するゲート絶縁膜ＧＦ１が形成される。
また、ゲート絶縁膜ＧＦ１の形成時には、Ｂ−Ｂ断面のフィンＦＡの上面および側面は、ゲートパターンＧＰ１および絶縁膜ＩＦ３によって覆われているため、Ｂ−Ｂ断面のフィンＦＡの上面上および側面上には、ゲート絶縁膜ＧＦ１は形成されない。
図１７は、メモリゲート電極ＭＧおよびキャップ膜ＣＰ１の形成工程を示している。
まず、ゲート絶縁膜ＧＦ１上に、例えばＣＶＤ法を用いて、メモリゲート電極ＭＧ用の導電性膜として、例えば多結晶シリコン膜を堆積する。その後、この導電性膜をＣＭＰ法によって研磨することで、隣接するゲートパターンＧＰ１間を埋め込むように、ゲート絶縁膜ＧＦ１上にメモリゲート電極ＭＧが形成される。続いて、ドライエッチングを行うことで、メモリゲート電極ＭＧの表面を後退させる。なお、メモリゲート電極ＭＧは、Ｙ方向に延在している。
次に、後退したメモリゲート電極ＭＧ上およびゲート絶縁膜ＧＦ１上に、キャップ膜ＣＰ１用の絶縁膜として、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。その後、この絶縁膜に対して、ＣＭＰ法による研磨処理および異方性エッチングを施すことにより、メモリゲート電極ＭＧ上にキャップ膜ＣＰ１を形成する。これにより、キャップ膜ＣＰ１の表面は、ゲート絶縁膜ＧＦ１の表面と、ほぼ同じ高さとなる。
図１８は、ゲート絶縁膜ＧＦ１の一部および絶縁膜ＩＦ４の除去工程を示している。
まず、ゲートパターンＧＰ１の上面上に形成されていたゲート絶縁膜ＧＦ１を、異方性エッチングによって除去する。この時、メモリゲート電極ＭＧの底面および両側面に、ゲート絶縁膜ＧＦ１は残される。次に、絶縁膜ＩＦ４を、異方性エッチングおよびウェットエッチングによって除去する。次に、露出したゲートパターンＧＰ１に対して、異方性エッチングを行うことで、ゲートパターンＧＰ１の表面を後退させる。これらの工程によって、メモリゲート電極ＭＧおよびキャップ膜ＣＰ１は、ゲートパターンＧＰ１から突出する。
図１９は、キャップ膜ＣＰ２の形成工程を示している。
まず、表面を後退させたゲートパターンＧＰ１を覆うように、例えばＣＶＤ法を用いて、キャップ膜ＣＰ２用の絶縁膜として、例えば窒化シリコン膜を形成する。次に、この絶縁膜に対して異方性エッチングを行うことで、突出していたメモリゲート電極ＭＧおよびキャップ膜ＣＰ１の両側面に、ゲート絶縁膜ＧＦ１を介して、スペーサ形状のキャップ膜ＣＰ２が形成される。
次に、キャップ膜ＣＰ２をマスクとしてゲートパターンＧＰ１に対して異方性エッチングを行うことで、キャップ膜ＣＰ２から露出しているゲートパターンＧＰ１の一部が除去されて、残存するゲートパターンＧＰ１からなるゲートパターンＧＰ２が形成される。ゲートパターンＧＰ２は、メモリゲート電極ＭＧに沿って形成され、Ｙ方向に延在している。
図２０は、メモリゲート電極ＭＧの両側面に形成されたゲートパターンＧＰ２のうち、一方を除去する工程を示している。
まず、メモリゲート電極ＭＧの一方の側面に形成されているゲートパターンＧＰ２を覆うレジストパターンＰＲ２を形成する。次に、このレジストパターンＰＲ２をマスクとして、ドライエッチングおよびウェットエッチングを行うことで、レジストパターンＰＲ２に覆われていないキャップ膜ＣＰ２およびゲートパターンＧＰ２を除去する。これにより、メモリセルＭＣのドレイン領域側にのみゲートパターンＧＰ２が残される。その後、アッシング処理などによって、レジストパターンＰＲ２を除去する。
図２１は、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳの形成工程を示している。
まず、フォトリソグラフィ法およびイオン注入法によって、例えばヒ素（Ａｓ）またはリン（Ｐ）をフィンＦＡ内に導入することにより、フィンＦＡ内にｎ型のエクステンション領域（不純物領域）ＥＸＤおよびｎ型のエクステンション領域（不純物領域）ＥＸＳを形成する。エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳは、ゲートパターンＧＰ２およびメモリゲート電極ＭＧに対して自己整合で形成される。つまり、ｎ型の不純物は、ゲートパターンＧＰ２およびメモリゲート電極ＭＧから露出したフィンＦＡの上面および側面に注入される。
その後、不純物の活性化のために、半導体基板ＳＢに対して熱処理を行う。これにより、Ａ−Ａ断面に示されるように、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳは、ゲートパターンＧＰ２およびメモリゲート電極ＭＧの両側に、ゲートパターンＧＰ２およびメモリゲート電極ＭＧを挟むように形成される。また、Ｂ−Ｂ断面に示されるように、エクステンション領域ＥＸＤは、フィンＦＡの上部全体だけでなく、フィンＦＡの下部の一部にも形成される。その後、ゲートパターンＧＰ２から露出していた絶縁膜ＩＦ３を、ウェットエッチングなどを用いて除去する。
なお、上記イオン注入は、斜めイオン注入を用いて行われ、例えば、半導体基板ＳＢに対する垂線から、２０度以上であり、且つ、４０度以下を傾けた角度で行われる。なお、この斜めイオン注入は、４回行われており、１回毎に半導体基板ＳＢを９０度回転させて行われている。
本実施の形態の主な特徴として、ドレイン領域を構成するフィンＦＡの上面および側面には、電荷蓄積層ＣＳＬなどの酸化金属膜を含むゲート絶縁膜ＧＦ１が形成されていないことが挙げられる。これは、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳの形成までに、フィンＦＡのうち、メモリセルＭＣのドレイン領域およびソース領域となる領域が、ゲートパターンＧＰ１によって覆われていたからである。
＜メモリセルＭＣにおける、本実施の形態の半導体装置と、検討例の半導体装置との比較＞
図５１〜図５６は、検討例の半導体装置を示している。この検討例を用いて、本願発明者の知見を以下に記載する。検討例の半導体装置は、例えば上記の特許文献１のようなフィン構造のスプリットゲート型メモリセルに、例えば上記の特許文献２に開示された技術を応用し、更に、電荷蓄積層ＣＳＬに酸化金属膜を適用することで、本願発明者が作成することを試みた新規のメモリセル構造である。
図５１は、本実施の形態の図１５に対応する製造工程を示している。検討例では本実施の形態と異なり、図５１のＡ−Ａ断面に示すように、導電性膜ＦＧを、制御ゲート電極ＣＧおよびダミーパターンＤＰに加工している。また、制御ゲート電極ＣＧ下およびダミーパターンＤＰ下にはゲート絶縁膜ＧＦ２が形成されている。すなわち、検討例では、本実施の形態のゲートパターンＧＰ１と異なり、制御ゲート電極ＣＧを最終的な形状として形成している。従って、図５１のＢ−Ｂ断面に示すように、ドレイン領域となるフィンＦＡは、制御ゲート電極ＣＧから露出している。
次に、図５２のＡ−Ａ断面に示すように、絶縁膜ＩＦ４上、および、制御ゲート電極ＣＧの側面上に、ゲート絶縁膜ＧＦ１を形成する。その後、隣接する制御ゲート電極ＣＧ間、および、制御ゲート電極ＣＧとダミーパターンＤＰとの間に、メモリゲート電極ＭＧおよびキャップ膜ＣＰ１を埋め込む。この時、図５２のＢ−Ｂ断面に示すように、制御ゲート電極ＣＧ間のフィンＦＡの上面上および側面上には、ゲート絶縁膜ＧＦ１が形成されており、ゲート絶縁膜ＧＦ１上にメモリゲート電極ＭＧが形成されている。なお、検討例においては、メモリゲート電極ＭＧは、タングステンなどの金属膜、または、多結晶シリコン膜である。
次に、図５３のＡ−Ａ断面に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、メモリセルＭＣのドレイン領域となる箇所に形成されているメモリゲート電極ＭＧを除去する。その後、ドライエッチングなどの異方性エッチングによって、メモリゲート電極ＭＧの底面および側面に形成されているゲート絶縁膜ＧＦ１を残すように、他の領域のゲート絶縁膜ＧＦ１を除去する。
この時、絶縁膜ＩＦ４の上面上、および、フィンＦＡの上面上のゲート絶縁膜ＧＦ１は除去できるが、制御ゲート電極ＣＧの側面上、および、フィンＦＡの側面上のゲート絶縁膜ＧＦ１は除去し難いという問題がある。
まず、本願発明者は、ゲート絶縁膜ＧＦ１を、ウェットエッチングなどの等方性エッチングにより除去することを検討した。上述のように、本実施の形態では、電荷蓄積層ＣＳＬの代表例としてハフニウムシリケート膜（ＨｆＳｉＯ膜）を用い、絶縁膜Ｘ２の代表例としてアルミナ膜（ＡｌＯ膜）を用いている。しかしながら、現在のウェットエッチング技術では、これらの膜を効果的に除去でき、且つ、比較的容易に入手できる薬液が普及していないという問題がある。また、仮にウェットエッチングが可能であったとしても、このウェットエッチングによって、メモリゲート電極ＭＧの側面に形成されているゲート絶縁膜ＧＦ１が後退してしまう恐れもある。
従って、本願発明者は、ゲート絶縁膜ＧＦ１を、ドライエッチングなどの異方性エッチングにより除去することを検討した。しかしながら、上述のように、異方性エッチングでは、フィンＦＡの側面上のゲート絶縁膜ＧＦ１を完全に除去することが困難である。
その後、図５４に示すように、レジストパターンＰＲ３をマスクとして、ダミーパターンＤＰを除去することで、メモリセルＭＣのソース領域となるフィンＦＡを露出させる。
図５５および図５６は、それぞれ、検討例のように、フィンＦＡの側面上にゲート絶縁膜ＧＦ１が残された状態において、エクステンション領域ＥＸＤを形成する工程、および、エピタキシャル層ＥＰを形成する工程における不具合を示している。なお、図５５および図５６では、問題点となるＢ−Ｂ断面のみを示しており、Ａ−Ａ断面は示していない。
図５５は、エクステンション領域ＥＸＤの形成工程を示しており、本実施の形態の図２１に対応する製造工程を示している。なお、図中の矢印はイオン注入を示している。フィンＦＡの側面上にゲート絶縁膜ＧＦ１が残された状態において、エクステンション領域ＥＸＤの形成用の斜めイオン注入を行うと、ゲート絶縁膜ＧＦ１によってイオン注入が阻害されるため、図５５に示すように、イオンはフィンＦＡの上面付近にしか到達しない。従って、フィンＦＡの大部分には、イオンが注入されないという不具合が発生する。
図５６は、エピタキシャル層ＥＰ（拡散領域ＭＤ）の形成工程を示しており、本実施の形態の図２３に対応する製造工程を示している。エピタキシャル層ＥＰの形成前に、フィンＦＡの上部を後退させるが、この時、ゲート絶縁膜ＧＦ１は壁状に残される。この状態で、エピタキシャル成長を行うと、図５６に示すように、エピタキシャル層ＥＰは壁状のゲート絶縁膜ＧＦ１内にのみ成長することになる。このため、本実施の形態の図２３と比較して、エピタキシャル層ＥＰの成長が大幅に阻害され、最終的なエピタキシャル層ＥＰの体積は非常に小さくなる。すなわち、拡散領域ＭＤとなる領域が非常に小さくなる。従って、ドレイン領域が高抵抗となり、メモリセルＭＣの所望の特性を得ることができないという不具合が発生する。
このように、ゲート絶縁膜ＧＦ１に酸化金属膜からなる電荷蓄積層ＣＳＬおよび絶縁膜Ｘ２を採用し、且つ、このゲート絶縁膜ＧＦ１をフィン構造に適用した場合には、メモリセルＭＣの性能を十分に確保することが難しく、従来技術では想定できなかった不具合が生じることが判る。
本実施の形態は、以上の不具合を考慮して考案されたものであり、これらの不具合を解決することができる。すなわち、上述の図２１で説明したように、本実施の形態では、エクステンション領域ＥＸＤの形成まで、フィンＦＡのうち、メモリセルＭＣのドレイン領域およびソース領域となる領域が、制御ゲート電極ＣＧの中間形状であるゲートパターンＧＰ１によって覆われていた。このため、エクステンション領域ＥＸＤの形成時には、ドレイン領域を構成するフィンＦＡの上面および側面には、ゲート絶縁膜ＧＦ１が形成されていない。従って、エクステンション領域ＥＸＤの形成時で実施されるイオン注入が、酸化金属膜に遮られ、フィンＦＡの上部中にイオンが十分に到達しないという不具合を解消することができる。すなわち、ドレイン領域を構成するフィンＦＡの上部の中央付近が、ｎ型の不純物領域とならず、ｐ型の不純物領域として残ってしまう不具合を解消することができる。本実施の形態では、フィンＦＡの上部は、全てｎ型の不純物領域となっている。このため、ドレイン領域が高抵抗化することを防止でき、メモリセルＭＣの動作時に、ドレイン領域から供給される電子または正孔の供給量が低下するという問題を抑制することができる。よって、半導体装置の性能を向上させることができる。
なお、エピタキシャル層ＥＰの成長に関しては、後述の図２３にて記載する。
以上、本実施の形態と検討例との比較を終了する。
図２２は、図２１に続く本実施の形態の製造工程であり、サイドウォールスペーサＳＷの形成工程と、フィンＦＡの後退工程とを示している。
まず、メモリセルＭＣを覆うように、例えばＣＶＤ法を用いて、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜に対して異方性ドライエッチングを行うことで、ゲートパターンＧＰ２の側面上、および、ゲート絶縁膜ＧＦ１を介して、メモリゲート電極ＭＧの側面上に、サイドウォールスペーサＳＷが形成される。
この時、サイドウォールスペーサＳＷが、フィンＦＡの側面上に残されないようにすることが重要である。後のエピタキシャル層ＥＰの形成工程時に、フィンＦＡの側面にサイドウォールスペーサＳＷが残されていると、サイドウォールスペーサＳＷが壁となり、エピタキシャル層ＥＰの成長が阻害される恐れがある。すなわち、上述の検討例の図５６で説明した不具合とほぼ同様の問題が発生する。従って、フィンＦＡの側面上のサイドウォールスペーサＳＷは、出来る限り除去されていることが望ましく、完全に除去されていることがより望ましい。そのため、本実施の形態では、上記絶縁膜に対する異方性ドライエッチングを、十分なオーバーエッチングとすることで、フィンＦＡの側面上にサイドウォールスペーサＳＷが残されないようにしている。
また、図２２のＡ−Ａ断面に示すように、上記オーバーエッチングによって、ゲートパターンＧＰ２の側面上、および、メモリゲート電極ＭＧの側面上に形成されるサイドウォールスペーサＳＷの高さは若干低くなる。しかしながら、サイドウォールスペーサＳＷの高さが低すぎて、ゲートパターンＧＰ２の側面が露出すると、後のエピタキシャル層ＥＰの形成工程時に、ゲートパターンＧＰ２の側面からエピタキシャル層ＥＰが成長してしまう恐れがある。そのため、サイドウォールスペーサＳＷは、ゲートパターンＧＰ２の側面だけでなく、キャップ膜ＣＰ２の側面も覆うように形成されていることが望ましい。言い換えれば、サイドウォールスペーサＳＷの上端部の位置は、キャップ膜ＣＰ２の上面よりも低く、且つ、ゲートパターンＧＰ２とキャップ膜ＣＰ２との境界よりも高い。
その後、サイドウォールスペーサＳＷをマスクとしてドライエッチングを行うことで、フィンＦＡの上面を後退させる。これにより、後退したフィンＦＡの上面は、素子分離部ＳＴＩの上面よりも高い位置となり、且つ、メモリゲート電極ＭＧおよびゲートパターンＧＰ２の直下のフィンＦＡの上面よりも低い位置となる。
図２３は、エピタキシャル層ＥＰの形成工程を示している。
後退したフィンＦＡの上面上および側面上に、エピタキシャル成長法を用いて、例えばＳｉ（シリコン）からなるエピタキシャル層ＥＰ（半導体層ＥＰ）を形成する。この時、エピタキシャル層ＥＰの上面が、メモリゲート電極ＭＧおよびゲートパターンＧＰ２の直下のフィンＦＡの上面よりも高い位置となるまで、エピタキシャル層ＥＰを成長させる。また、図２３のＢ−Ｂ断面に示すように、隣接するフィンＦＡに各々形成されたエピタキシャル層ＥＰが、互いに接触しないように、各エピタキシャル層ＥＰを成長させる。
上述の図５６で説明した検討例と異なり、本実施の形態では、エピタキシャル層ＥＰの形成前に、ドレイン領域を構成するフィンＦＡの上面および側面には、ゲート絶縁膜ＧＦ１が形成されていない。このため、本実施の形態では、検討例のように、壁状のゲート絶縁膜ＧＦ１が存在していないため、エピタキシャル層ＥＰを、フィンＦＡの上面上および側面上に安定して成長させることができる。従って、ドレイン領域となるエピタキシャル層ＥＰが所望の体積となるので、ドレイン領域が高抵抗となることもない。また、ドレイン領域上にはプラグＰＧが形成されるが、エピタキシャル層ＥＰを大きく成長させることによって、エピタキシャル層ＥＰとプラグＰＧとの接触面積を大きく保つことができる。
エピタキシャル層ＥＰの形成工程後、フォトリソグラフィ法およびイオン注入法によって、各エピタキシャル層ＥＰにｎ型の不純物を導入させ、その後、不純物の活性化のための熱処理を実施する。これにより、エピタキシャル層ＥＰがｎ型の不純物領域となる。本実施の形態では、ドレイン領域となるエピタキシャル層ＥＰをｎ型の拡散領域ＭＤとして示し、ソース領域となるエピタキシャル層ＥＰをｎ型の拡散領域ＭＳとして示している。なお、拡散領域ＭＤおよび拡散領域ＭＳの不純物濃度は、それぞれ、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳの不純物濃度よりも大きい。
なお、上記エピタキシャル成長法に用いる成膜ガスに、ｎ型の導電性を示す不純物となるガスを混ぜることによって、エピタキシャル層ＥＰをｎ型の不純物を含有するシリコン層として成長させてもよい。この場合には、上記のイオン注入は不要である。
拡散領域ＭＤおよび拡散領域ＭＳの形成工程後、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＭＤ上および拡散領域ＭＳ上に、低抵抗のシリサイド層ＳＩ１を形成する。
シリサイド層ＳＩ１は、具体的には次のようにして形成することができる。まず、半導体基板ＳＢの主面全体に、ＣＶＤ法によって、シリサイド層ＳＩ１の形成防止用の絶縁膜として、例えば酸化シリコン膜を形成する。次に、この絶縁膜を選択的にパターニングして、シリサイド層を形成する領域のみ開口する。次に、半導体基板ＳＢの主面全体を覆うように、シリサイド層ＳＩ１形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケルプラチナ合金からなる。次に、半導体基板ＳＢに３００〜４００℃程度の第１熱処理を施し、その後、６００〜７００℃程度の第２熱処理を施すことによって、拡散領域ＭＤおよび拡散領域ＭＳを金属膜と反応させる。これにより、拡散領域ＭＤ上および拡散領域ＭＳ上に、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩ１が形成される。その後、未反応の金属膜を除去し、続いて、シリサイド層ＳＩ１の形成防止用の絶縁膜をウェットエッチングによって除去する。
図２４は、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＬ１の形成工程を示している。
まず、メモリセルＭＣを覆うように、例えばＣＶＤ法を用いて、例えば窒化シリコン膜からなるエッチングストッパ膜（絶縁膜）ＥＳを形成する。次に、エッチングストッパ膜ＥＳ上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。次に、ＣＭＰ法などを用いて、層間絶縁膜ＩＬ１を研磨する。その後、更に研磨処理を続けることによって、エッチングストッパ膜ＥＳ、ゲートパターンＧＰ２上のキャップ膜ＣＰ２、および、メモリゲート電極ＭＧ上のキャップ膜ＣＰ１も研磨される。
図２５は、キャップ膜ＣＰ２、ゲートパターンＧＰ２および絶縁膜ＩＦ３の除去工程を示している。
まず、フォトリソグラフィ法およびエッチング法を用いて、キャップ膜ＣＰ２、ゲートパターンＧＰ２および絶縁膜ＩＦ３を順次除去する。これにより、拡散領域ＭＤ側のサイドウォールスペーサＳＷと、ゲート絶縁膜ＧＦ１とに囲まれた開口部を形成する。なお、本実施の形態では、ゲートパターンＧＰ２下の絶縁膜ＩＦ３も除去するが、絶縁膜ＩＦ３は残しておいてもよい。
図２６は、ゲート絶縁膜ＧＦ２および制御ゲート電極ＣＧの形成工程を示している。
まず、ゲートパターンＧＰ２が除去された領域である上記開口部内に、例えばＣＶＤ法またはＡＬＤ（Atomic layer Deposition）法を用いて、ゲート絶縁膜ＧＦ２を形成する。ゲート絶縁膜ＧＦ２は、例えばハフニウムを含む酸化膜、ジルコニウムを含む酸化膜、アルミニウムを含む酸化膜、タンタルを含む酸化膜、または、ランタンを含む酸化膜であり、１〜２ｎｍの膜厚を有する。具体的には、ゲート絶縁膜ＧＦ２は、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、または、酸化ランタン膜（Ｌａ２Ｏ３膜）である。また、ゲート絶縁膜ＧＦ２形成前に、開口部の底部に、界面準位を安定させるための絶縁膜として、１ｎｍ程度の膜厚を有する酸化シリコン膜を形成してもよい。
続いて、例えばスパッタリング法を用いて、ゲート絶縁膜ＧＦ２上に、制御ゲート電極ＣＧとなる金属膜を形成する。この金属膜は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。
その後、例えばＣＭＰ法によって、開口部の外部に形成されていた上記金属膜およびゲート絶縁膜ＧＦ２を研磨して除去することで、開口部内に、ゲート絶縁膜ＧＦ２を介して、制御ゲート電極ＣＧが埋め込まれように形成される。これにより、制御ゲート電極ＣＧの底面および側面を囲むように、ゲート絶縁膜ＧＦ２が形成される。なお、この研磨処理によって、層間絶縁膜ＩＬ１の上面とエッチングストッパ膜ＥＳの上面とが後退し、メモリゲート電極ＭＧ上のキャップ膜ＣＰ１が除去される。
図２７は、シリサイド層ＳＩ２の形成工程を示している。
上述の図２３で説明したシリサイド層ＳＩ１の形成工程と同様の手法により、メモリゲート電極ＭＧ上にシリサイド層ＳＩ２が形成される。シリサイド層ＳＩ２は、例えば、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなる。
図２７の製造工程に続いて、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ３、プラグＰＧおよび配線Ｍ１を形成することで、図４に示される本実施の形態の半導体装置が製造される。
まず、層間絶縁膜ＩＬ１上、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。次に、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳにコンタクトホールを形成し、このコンタクトホール内にタングステン（Ｗ）など主体とする導電性膜を埋め込むことで、複数のプラグＰＧを形成する。この時、同じ工程によって、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上にも、図２に示すようなプラグＰＧが形成される。これにより、拡散領域ＭＤおよび拡散領域ＭＳは、シリサイド層ＳＩ１を介してプラグＰＧと電気的に接続し、メモリゲート電極ＭＧは、シリサイド層ＳＩ２を介してプラグＰＧと電気的に接続し、制御ゲート電極ＣＧは、プラグＰＧと電気的に接続する。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成する。その後、層間絶縁膜ＩＬ３に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ３内にプラグＰＧと接続する配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン配線構造と呼ばれる。
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここではその説明および図示は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜変形例１＞
図２８は、実施の形態１の変形例１を示しており、図２のＢ−Ｂ線に対応した断面図を示している。
実施の形態１では、エピタキシャル層ＥＰの形成工程前に、エッチング処理を行うことで、フィンＦＡの上部を後退させていた。
これに対し、変形例１では、フィンＦＡを後退させない状態で、フィンＦＡにエピタキシャル層ＥＰを形成している。このため、フィンＦＡの後退させる工程を簡略化できるので、製造コストを削減することができる。また、実施の形態１のように、フィンＦＡを後退させた場合よりも、短時間のエピタキシャル成長によって、実施の形態１と同等のシリコン体積および表面積が得られるため、製造スループットを向上させることができる。
なお、変形例１では、フィンＦＡを後退させないことで、実施の形態１と比較して、ソース領域およびドレイン領域の高さが高くなる。しかし、後の工程で、ＣＭＰ処理により、メモリゲート電極ＭＧおよびゲートパターンＧＰ２を研磨し、ゲートパターンＧＰ２を制御ゲート電極ＣＧに置き換える工程がある。エピタキシャル層ＥＰの高さが高すぎると、この研磨処理の際にエピタキシャル層ＥＰの上面も露出するので、ゲートパターンＧＰ２を除去する際にエピタキシャル層ＥＰも除去される恐れがある。従って、エピタキシャル層ＥＰの上面は、層間絶縁膜ＩＬ１、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各々の最終的な上面よりも低いことが望ましい。
＜変形例２＞
図２９は、実施の形態１の変形例２を示しており、図２のＢ−Ｂ線に対応した断面図を示している。
実施の形態１では、フィンＦＡにエピタキシャル層ＥＰを形成し、エピタキシャル層ＥＰ上にシリサイド層ＳＩ１を形成していた。
これに対し、変形例２では、フィンＦＡにエピタキシャル層ＥＰを形成しておらず、フィンＦＡを後退させることもしていない。また、拡散領域ＭＤは、イオン注入法によって、フィンＦＡ内に形成される。図２９では、拡散領域ＭＤは、エクステンション領域ＥＸＤと一体化している。また、フィンＦＡの上面上および側面上には、直接シリサイド層ＳＩ１が形成される。
変形例２では、フィンＦＡにエピタキシャル層ＥＰを形成しないことで、実施の形態１と比較して、ソース領域およびドレイン領域の体積が減少するため、各々の抵抗値が増加してしまう。しかしながら、フィンＦＡの幅が十分に広く、メモリセルＭＣに要求される特性を満たすことができる場合には、変形例２の半導体装置は、製造コストを削減できる点で有利である。
＜メモリセルＭＣの給電部の説明＞
以下に、実施の形態１のメモリセルＭＣの給電部の構造の特徴を説明する。なお、この給電部に関する説明は、実施の形態１の変形例１および変形例２においても同様である。
メモリセルＭＣの給電部は、図２に示される平面図のうち、Ｙ方向に延在しているメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各々の端部が形成される領域であり、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧへ電圧を印加するためのプラグＰＧが配置される領域である。給電部には、フィンＦＡが形成されておらず、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは素子分離部ＳＴＩ上に位置している。
以下では、まず、給電部の構造が形成される製造工程を、図４〜図２７で説明した工程と対応させながら説明し、その後、給電部の構造の主な特徴について説明する。
図３０〜図４９は、給電部の構造を説明するための要部を拡大した図面である。
図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６および図４８は、図２の一部を拡大した要部平面図である。なお、これらの平面図では、図面を見易くするために、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２にハッチングを付している。
図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５、図４７および図４９は、各平面図に示されているＣ−Ｃ線に沿った断面図である。
図３０および図３１は、上述の図１４の製造工程に対応している。給電部においては、素子分離部ＳＴＩ上に、導電性膜ＦＧと、導電性膜ＦＧ上に絶縁膜ＩＦ４とが形成されている。
図３２および図３３は、上述の図１５の製造工程に対応している。給電部においては、導電性膜ＦＧがゲートパターンＧＰ１に加工されており、導電性膜ＦＧが除去された領域が、後にメモリゲート電極ＭＧが形成される領域となる。
図３４および図３５は、上述の図１７の製造工程に対応している。導電性膜ＦＧが除去された領域に、ゲート絶縁膜ＧＦ１が形成されており、ゲート絶縁膜ＧＦ１上に、メモリゲート電極ＭＧおよびキャップ膜ＣＰ１が埋め込まれるように形成されている。これにより、平面視において、ゲート絶縁膜ＧＦ１は、Ｙ方向に沿ったメモリゲート電極ＭＧの側面上に形成され、且つ、Ｘ方向に沿ったメモリゲート電極ＭＧの側面上に形成される。また、ゲート絶縁膜ＧＦ１は、絶縁膜ＩＦ４上にも形成されている。
図３６および図３７は、上述の図１９の製造工程に対応している。絶縁膜ＩＦ４上に形成されていたゲート絶縁膜ＧＦ１は除去され、続いて、絶縁膜ＩＦ４も除去される。その後、ゲートパターンＧＰ１上にキャップ膜ＣＰ２が形成され、このキャップ膜ＣＰ２をマスクとしてエッチング処理を行うことで、ゲートパターンＧＰ１が加工され、ゲートパターンＧＰ２が形成されている。また、メモリゲート電極ＭＧとゲートパターンＧＰ２とは、ゲート絶縁膜ＧＦ１によって絶縁分離されている。
図３８および図３９は、上述の図２０の製造工程に対応している。図２０の工程は、ソース領域となる箇所に形成されているゲートパターンＧＰ２を除去する工程であるが、この時、図３８に示されるように、給電部においては、後に制御ゲート電極ＣＧの形状となるように、ゲートパターンＧＰ２の一部を除去している。すなわち、給電部において、ゲートパターンＧＰ２の一部を除去することで、Ｙ方向に延在するゲートパターンＧＰ２の端部（制御ゲート電極ＣＧの端部）が決定される。このため、図３９に示されるように、Ｘ方向に沿ったゲートパターンＧＰ２の側面と、Ｙ方向に沿ったメモリゲート電極ＭＧの側面との間に、ゲート絶縁膜ＧＦ１を介して、隙間が形成される。
図４０および図４１は、上述の図２３の製造工程に対応している。この工程により、平面視において、サイドウォールスペーサＳＷが、Ｙ方向に沿ったゲートパターンＧＰ２の側面上、Ｘ方向に沿ったゲートパターンＧＰ２の側面上、Ｙ方向に沿ったメモリゲート電極ＭＧの側面上、および、Ｘ方向に沿ったメモリゲート電極ＭＧの側面上に形成される。
図４２および図４３は、上述の図２４の製造工程に対応している。メモリゲート電極ＭＧおよびゲートパターンＧＰ２を覆うように、エッチングストッパ膜ＥＳが形成され、エッチングストッパ膜ＥＳ上に層間絶縁膜ＩＬ１が形成される。その後、ＣＭＰ法による研磨処理により、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳが研磨され、キャップ膜ＣＰ１およびキャップ膜ＣＰ２が露出する。ここで、エッチングストッパ膜ＥＳは、サイドウォールスペーサＳＷの側面に残されている。
図４４および図４５は、上述の図２５の製造工程に対応している。キャップ膜ＣＰ２、ゲートパターンＧＰ２および絶縁膜ＩＦ３を除去することで、制御ゲート電極ＣＧとなる領域が開口される。
図４６および図４７は、上述の図２６の製造工程に対応している。ゲートパターンＧＰ２が除去された領域、および、メモリゲート電極ＭＧを覆うように、ゲート絶縁膜ＧＦ２が形成され、ゲート絶縁膜ＧＦ２上に制御ゲート電極ＣＧ用の金属膜が形成される。その後、ＣＭＰ法による研磨処理によって、ゲートパターンＧＰ２が除去された領域に、ゲート絶縁膜ＧＦ２と制御ゲート電極ＣＧとが埋め込まれて形成される。この工程により、図４６に示されるように、平面視において、ゲート絶縁膜ＧＦ２が、Ｙ方向に沿った制御ゲート電極ＣＧの側面上、および、Ｘ方向に沿った制御ゲート電極ＣＧの側面上に形成される。
すなわち、図４７に示されるように、Ｃ−Ｃ断面に沿って説明すると、Ｙ方向に沿ったメモリゲート電極ＭＧの側面とサイドウォールスペーサＳＷとの間には、ゲート絶縁膜ＧＦ１が形成されており、Ｘ方向に沿った制御ゲート電極ＣＧの側面とサイドウォールスペーサＳＷとの間には、ゲート絶縁膜ＧＦ２が形成されている。
また、上記のＣＭＰ法による研磨処理では、制御ゲート電極ＣＧの端部周辺において、絶縁膜が削れやすいという現象が起こる。メモリセルＭＣが形成されている領域では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが、一定の間隔で複数配置されている。このため、各々隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ間では、ＣＭＰ法による研磨処理が行われても、給電部における制御ゲート電極ＣＧの端部周辺のように、絶縁膜が削れやすくなる現象が起こり難い。しかしながら、給電部においては、メモリセルＭＣの領域と比較して、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの配置が不規則となる場合が多く、各電極間の距離が長くなる場合が多い。
従って、給電部における制御ゲート電極ＣＧの端部周辺においては、メモリセルＭＣの周辺と比較して、サイドウォールスペーサＳＷ、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＬ１の各々の上面の高さが低くなっている。すなわち、給電部である素子分離部ＳＴＩ上において、Ｘ方向に沿った制御ゲート電極ＣＧの側面上に形成されているサイドウォールスペーサＳＷの上端部の位置は、メモリセルＭＣが形成されるフィンＦＡ上において、Ｙ方向に沿った制御ゲート電極ＣＧの側面上に形成されているサイドウォールスペーサＳＷの上端部の位置よりも低い。そのため、給電部において、Ｙ方向に沿ったメモリゲート電極ＭＧの側面と、Ｘ方向に沿った制御ゲート電極ＣＧの側面との間に、隙間が形成される傾向がある。
図４８および図４９は、上述の図２７の製造工程に対応している。この工程では、メモリゲート電極ＭＧ上にシリサイド層ＳＩ２が形成される。ここで、半導体基板ＳＢの主面全体に、シリサイド層の形成防止用の絶縁膜を形成し、シリサイド層ＳＩ２を形成する領域のみウェットエッチングによって除去するが、このウェットエッチングによって、層間絶縁膜ＩＬ１も若干後退する。
本実施の形態の構造の主な特徴として、平面視において、Ｘ方向およびＹ方向に沿ったメモリゲート電極ＭＧの側面上にはゲート絶縁膜ＧＦ１が形成され、Ｘ方向およびＹ方向に沿った制御ゲート電極ＣＧの側面上にはゲート絶縁膜ＧＦ２が形成されていることが挙げられる。すなわち、平面視において、メモリゲート電極ＭＧの全側面がゲート絶縁膜ＧＦ１に囲まれており、制御ゲート電極ＣＧの全側面がゲート絶縁膜ＧＦ２に囲まれている。
例えば、上記のようにメモリゲート電極ＭＧの上面にシリサイド層ＳＩ２を形成した際に、シリサイド層ＳＩ２が異常成長し、メモリゲート電極ＭＧと制御ゲート電極ＣＧとが短絡する恐れがある。しかし、本実施の形態においては、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２が存在しているので、シリサイド層ＳＩ２が異常成長したとしても、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２が防壁となるので、各ゲート電極間の短絡を防ぐことができる。
特に、給電部においては、上述のように絶縁膜（サイドウォールスペーサＳＷなど）が後退することにより、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に隙間が形成される傾向がある。このため、シリサイド層ＳＩ２が隙間を埋めるように成長しやすい状況となっている。よって、各ゲート電極間の短絡が起きやすい状況になっている。しかしながら、本実施の形態では、給電部において、Ｙ方向に沿ったメモリゲート電極ＭＧの側面上にはゲート絶縁膜ＧＦ１が形成され、Ｘ方向に沿った制御ゲート電極ＣＧの側面上にはゲート絶縁膜ＧＦ２が形成されているため、シリサイド層ＳＩ２が異常成長したとしても、各ゲート電極間の短絡を防ぐことができる。従って、半導体装置の信頼性を向上させることができる。
＜給電部における、本実施の形態の半導体装置と、検討例の半導体装置との比較＞
図５７〜６１は、上述の図５１〜図５６で説明した検討例の給電部を示している。図５７〜図６０は、検討例の給電部の平面図であり、図６１は、図６０に示されるＤ−Ｄ線に沿った断面図である。なお、図５７〜図６０は、平面図であるが、図面を見易くするために、ゲート絶縁膜ＧＦ１にハッチングを付している。
図５７は、検討例の図５２の工程における、給電部の平面図を示している。パターニングされた制御ゲート電極ＣＧの上面上および側面上、並びに、パターニングされたダミーパターンＤＰの上面上および側面上を覆うように、メモリセルＭＣ全体にゲート絶縁膜ＧＦ１が形成され、ゲート絶縁膜ＧＦ１上に、メモリゲート電極ＭＧおよびキャップ膜ＣＰ１が形成されている。なお、メモリゲート電極ＭＧは、図５２で説明したように、ドライエッチング処理によって後退しているので、図５７に示されるように、制御ゲート電極ＣＧの上面上、および、ダミーパターンＤＰの上面上のメモリゲート電極ＭＧは、除去されている。
図５８は、検討例の図５３の工程における、給電部の平面図を示している。この工程では、メモリセルＭＣのドレイン領域となる箇所に形成されているメモリゲート電極ＭＧおよびゲート絶縁膜ＧＦ１を除去している。この時、図５８に示されるように、給電部においては、不要なメモリゲート電極ＭＧの一部を除去することで、Ｙ方向に延在するメモリゲート電極ＭＧの端部が決定される。ここで、ゲート絶縁膜ＧＦ１は、メモリゲート電極ＭＧが残される領域における制御ゲート電極ＣＧの側面上およびダミーパターンＤＰの側面上だけでなく、制御ゲート電極ＣＧの全側面上およびダミーパターンＤＰの全側面上に残されている。これは、上述のように、電荷蓄積層ＣＳＬのような金属酸化膜を有するゲート絶縁膜ＧＦ１を、異方性エッチングを用いて除去する場合、制御ゲート電極ＣＧの側面上およびダミーパターンＤＰの全側面上のゲート絶縁膜ＧＦ１を除去することが困難だからである。
図５９は、検討例の図５４の工程における、給電部の平面図を示している。この工程では、メモリセルＭＣのソース領域となる箇所に形成されているダミーパターンＤＰを除去している。この時、図５９に示されるように、給電部においても、ダミーパターンＤＰが全て除去される。
この時、図５８にてダミーパターンＤＰのＸ方向に沿う側面上に残されていたゲート絶縁膜ＧＦ１は、孤立パターンとして残される。しかし、メモリゲート電極ＭＧの側面上および制御ゲート電極ＣＧの側面上に残されているゲート絶縁膜ＧＦ１と異なり、この孤立パターンは、安定性が悪く、倒れ易い状態となっているため、ダミーパターンＤＰ除去後の洗浄工程などにより、孤立パターンは剥離する。図５９では、孤立パターンとして残されたゲート絶縁膜ＧＦ１が、剥離された状態を示している。
なお、このような孤立パターンが剥離しきれずに残された場合、後の製造工程中に孤立パターンが意図せずに剥離する恐れがある。そのため、この孤立パターンが、半導体基板上および製造装置内において、異物となる可能性があり、歩留まりが悪くなる恐れがある。
図６０は、図５９の状態から、本実施の形態の製造工程とほぼ同じ工程を行うことで、サイドウォールスペーサＳＷ、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＬ１を形成し、ＣＭＰ法による研磨処理を行い、その後、制御ゲート電極ＣＧの上面にシリサイド層ＳＩ２を形成した状態を示している。図６１は、図６０に示されるＤ−Ｄ線に沿った断面図である。
図６０および図６１から判るように、検討例においては、制御ゲート電極ＣＧの側面に、ゲート絶縁膜ＧＦ１が残されているが、ゲート絶縁膜ＧＦ２が形成されていない。また、平面視において、Ｙ方向に延在するメモリゲート電極ＭＧの端部には、ゲート絶縁膜ＧＦ１が形成されていない。すなわち、Ｘ方向に沿ったメモリゲート電極ＭＧの側面上にはゲート絶縁膜ＧＦ１が形成されていない。また、本実施の形態と同様に、ＣＭＰ研磨処理によって、給電部において、サイドウォールスペーサＳＷ、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＬ１が後退している。
本実施の形態では、上述のように、メモリゲート電極ＭＧの側面上にはゲート絶縁膜ＧＦ１が形成され、制御ゲート電極ＣＧの側面上にはゲート絶縁膜ＧＦ２が形成されている。特に、給電部において、Ｙ方向に沿ったメモリゲート電極ＭＧの側面上にはゲート絶縁膜ＧＦ１が形成され、Ｘ方向に沿った制御ゲート電極ＣＧの側面上にはゲート絶縁膜ＧＦ２が形成されている。
検討例では、本実施の形態と比較して、Ｘ方向に沿ったメモリゲート電極ＭＧの側面上にはゲート絶縁膜ＧＦ１が形成されていない分、給電部において、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁耐性が低い。すなわち、シリサイド層ＳＩ２の形成工程時に、シリサイド層ＳＩ２が異常成長した場合、メモリゲート電極ＭＧの端部と制御ゲート電極ＣＧとが、シリサイド層ＳＩ２を介して短絡する恐れが高くなっていることが判る。
また、検討例では、図５９で説明したように、製造工程中にゲート絶縁膜ＧＦ１が孤立パターンとして残される恐れがある。これに対して、本実施の形態では、図３０〜図４９で説明したように、ゲート絶縁膜ＧＦ１はメモリゲート電極ＭＧの側面上に形成され、ゲート絶縁膜ＧＦ２は制御ゲート電極ＣＧの側面上に形成される。このため、ゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２が、検討例のように、孤立パターンとして残されることが無い。従って、本実施の形態では、検討例のように、孤立パターンが異物となって、歩留まりが悪くなる恐れが無い。
以上のように、検討例では、半導体装置の信頼性が低下している。これに対して、本実施の形態では、半導体装置の信頼性を向上させることができる。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図５０を用いて説明する。
実施の形態１では、ゲートパターンＧＰ２および絶縁膜ＩＦ３を除去して開口部を形成し、この開口部内に酸化金属膜と金属膜とを埋め込むことで、ゲート絶縁膜ＧＦ２と制御ゲート電極ＣＧとを形成していた。
実施の形態２では、ゲートパターンＧＰ２および絶縁膜ＩＦ３を除去せず、両者をそれぞれゲート電極およびゲート絶縁膜として適用している。すなわち、実施の形態２において、制御ゲート電極は、例えば多結晶シリコン膜からなるゲートパターンＧＰ２であり、制御ゲート電極下のゲート絶縁膜は、例えば酸化シリコン膜からなる絶縁膜ＩＦ３である。
実施の形態２の構造を形成するための製造方法の一例を、以下に説明する。
まず、実施の形態２の製造工程は、実施の形態１の図２４に至るまでの製造工程と同様に行われる。そして、図２４でのＣＭＰ法による研磨処理を、メモリゲート電極ＭＧ上のキャップ膜ＣＰ１、および、ゲートパターンＧＰ２上のキャップ膜ＣＰ２が除去されるまで行う。これにより、メモリゲート電極ＭＧの上面、および、ゲートパターンＧＰ２の上面が露出する。
次に、実施の形態１の図２７で説明したシリサイド層ＳＩ２の形成工程と同様の工程を実施する。これにより、図５０に示されるように、メモリゲート電極ＭＧ上およびゲートパターンＧＰ２上に、それぞれ、シリサイド層ＳＩ２が形成される。
その後の工程は、実施の形態１と同様であるので、その説明を省略する。
以上、実施の形態２においても、ドレイン領域となるフィンＦＡの上面上および側面上に、酸化金属膜を含むゲート絶縁膜ＧＦ１が形成されない。このため、実施の形態２の半導体装置では、実施の形態１と同様に、エクステンション領域ＥＸＤの形成、および、エピタキシャル層ＥＰの形成が安定して行われる。
また、実施の形態２では、実施の形態１のように、ゲート絶縁膜に酸化金属膜を適用し、ゲート電極に金属膜を適用していない。従って、メモリセルＭＣの微細化または高速化などにおいては、実施の形態２よりも実施の形態１の方が有利である。
しかしながら、実施の形態２は、実施の形態１よりも製造工程の簡略化を図ることができるので、製造コストの削減を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
Ｃ１〜Ｃ５ 回路
ＣＦ 導電性膜
ＣＧ 制御ゲート電極
ＣＨＰ 半導体チップ
ＣＰ１、ＣＰ２ キャップ膜
ＣＳＬ 電荷蓄積層
ＤＰ ダミーパターン
ＥＰ エピタキシャル層（半導体層）
ＥＳ エッチングストッパ膜
ＥＸＤ エクステンション領域（不純物領域）
ＥＸＳ エクステンション領域（不純物領域）
ＦＡ フィン
ＦＧ 導電性膜
Ｇ１、Ｇ２ ゲート電極
ＧＦ１、ＧＦ２ ゲート絶縁膜
ＧＰ１、ＧＰ２ ゲートパターン
ＨＭ１ ハードマスク
ＩＦ１〜ＩＦ４ 絶縁膜
ＩＬ１〜ＩＬ３ 層間絶縁膜
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ 拡散領域（不純物領域）
ＭＧ メモリゲート電極
ＭＳ 拡散領域（不純物領域）
ＰＧ プラグ
ＰＲ１〜ＰＲ３ レジストパターン
ＰＷ ウェル領域
ＳＢ 半導体基板
ＳＩ１、ＳＩ２ シリサイド層
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
Ｘ１、Ｘ２ 絶縁膜

Claims (20)

  1. （ａ）半導体基板の上面の一部を後退させることで、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、前記半導体基板の主面に沿う第１方向に延在する突出部を形成する工程、
    （ｂ）前記突出部の上面および側面を覆うように、第１導電性膜を形成する工程、
    （ｃ）前記第１導電性膜をパターニングすることで、前記第１方向に直交する第２方向に延在する複数の第１ゲートパターンを形成する工程、
    （ｄ）前記複数の第１ゲートパターンの上面上および側面上、並びに、互いに隣接する前記第１ゲートパターン間の前記突出部の前記上面上および前記側面上に、酸化金属膜を含む第１ゲート絶縁膜を形成する工程、
    （ｅ）隣接する前記第１ゲートパターン間を埋め込むように、前記第１ゲート絶縁膜上に、前記第２方向に延在するメモリゲート電極を形成する工程、
    （ｆ）前記（ｅ）工程後、前記複数の第１ゲートパターンの前記上面上に形成されている前記第１ゲート絶縁膜を除去する工程、
    （ｇ）前記（ｆ）工程後、前記複数の第１ゲートパターンの一部を除去することで、前記第１方向における前記メモリゲート電極の側面に、前記第１ゲート絶縁膜を介して、前記第２方向に延在し、且つ、残存する前記第１ゲートパターンからなる第２ゲートパターンを形成する工程、
    （ｈ）前記メモリゲート電極および前記第２ゲートパターンから露出している前記突出部にイオン注入することで、前記突出部に不純物領域を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程時に、前記メモリゲート電極および前記第２ゲートパターンから露出している前記突出部の前記上面および前記側面には、前記第１ゲート絶縁膜が形成されていない、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、更に、
    （ｉ）前記（ｈ）工程後、前記不純物領域が形成されている前記突出部上に、エピタキシャル層を形成する工程、
    を有する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、更に、
    （ｊ）前記（ｈ）工程と前記（ｉ）工程との間に、前記不純物領域が形成されている前記突出部を後退させる工程、
    を有し、
    前記エピタキシャル層は、後退された前記突出部上に形成される、半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、更に、
    （ｋ）前記（ｆ）工程と前記（ｇ）工程との間に、前記複数の第１ゲートパターン上に、キャップ膜を形成する工程、
    を有し、
    前記（ｇ）工程は、前記キャップ膜をマスクとして行われ、
    前記（ｉ）工程は、前記第２ゲートパターンの上面上に前記キャップ膜が残されている状態で行われる、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、更に、
    （ｌ）前記（ｈ）工程と前記（ｉ）工程との間に、前記第２ゲートパターンの側面上に、サイドウォールスペーサを形成する工程、
    を有し、
    前記サイドウォールスペーサの上端部の位置は、前記キャップ膜の上面よりも低く、且つ、前記第２ゲートパターンと前記キャップ膜との境界よりも高い、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記不純物領域が形成されている前記突出部の前記側面上に、前記サイドウォールスペーサは形成されていない、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、更に、
    （ｍ）前記（ａ）工程と前記（ｂ）工程との間に、前記突出部の前記側面上、および、前記半導体基板上に、素子分離部を形成する工程、
    を有し、
    前記素子分離部の上面の位置は、前記突出部の前記上面の位置よりも低く、
    前記不純物領域は、前記素子分離部の前記上面より上部に位置する前記突出部の全体に形成されている、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、更に、
    （ｎ）前記（ｈ）工程後、前記不純物領域が形成されている前記突出部の前記上面および前記側面に、シリサイド層を直接形成する工程、
    を有する、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、更に、
    （ｏ）前記（ｈ）工程後、前記メモリゲート電極および前記第２ゲートパターンの各々の上面に、シリサイド層を形成する工程、
    を有する、半導体装置の製造方法。
  11. 請求項１記載の半導体装置の製造方法において、更に、
    （ｐ）前記（ｈ）工程後、前記メモリゲート電極、前記第２ゲートパターン、および、前記不純物領域が形成された前記突出部を覆うように、層間絶縁膜を形成する工程、
    （ｑ）前記層間絶縁膜を、ＣＭＰ法により研磨する工程、
    （ｒ）前記（ｑ）工程後、前記第２ゲートパターンを除去する工程、
    （ｓ）前記第２ゲートパターンが除去された領域に、酸化金属膜を含む第２ゲート絶縁膜を形成する工程、
    （ｔ）前記第２ゲートパターンが除去された領域内に、前記第２ゲート絶縁膜を介して、金属膜を含む制御ゲート電極を埋め込む工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    平面視において、前記メモリゲート電極の全側面が前記第１ゲート絶縁膜に囲まれており、前記制御ゲート電極の全側面が前記第２ゲート絶縁膜に囲まれている、半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法において、
    前記第１ゲート絶縁膜は、電荷の保持が可能なトラップ準位を備える絶縁膜を含み、
    前記トラップ準位を備える絶縁膜は、ハフニウムシリケート膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜、酸化アルミニウム膜、ハフニウム・アルミネート膜、酸化イットリウム膜、酸化テルビウム膜、酸化タンタル膜、酸化モリブデン膜、酸化プラセオジム膜、酸化ニオブ膜、酸化エルビウム膜、チタン酸ストロンチウム膜、または、チタン酸バリウム膜である、半導体装置の製造方法。
  14. 半導体基板上に形成されたメモリゲート電極および制御ゲート電極と、
    前記メモリゲート電極の側面および底面を囲むように形成された第１ゲート絶縁膜と、
    前記制御ゲート電極の側面および底面を囲むように形成された第２ゲート絶縁膜と、
    を有し、
    平面視において、前記メモリゲート電極および前記制御ゲート電極は、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を介して第１方向で隣接し、且つ、それぞれ、前記第１方向と直交する第２方向に延在しており、
    平面視において、前記第１方向および前記第２方向に沿った前記メモリゲート電極の側面上には前記第１ゲート絶縁膜が形成されており、前記第１方向および前記第２方向に沿った前記制御ゲート電極の側面上には前記第２ゲート絶縁膜が形成されている、半導体装置。
  15. 請求項１４記載の半導体装置において、更に、
    前記半導体基板の一部であり、且つ、前記第１方向に延在する複数の突出部と、
    前記複数の突出部の間の前記半導体基板上に形成された素子分離部と、
    を有し、
    前記素子分離部の上面の位置は、前記複数の突出部の上面の位置よりも低く、
    前記メモリゲート電極および前記制御ゲート電極は、前記複数の突出部の前記上面および側面を覆うように、前記素子分離部上および前記複数の突出部上に形成されている、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第１方向に沿った前記メモリゲート電極の前記側面、および、前記第１方向に沿った前記制御ゲート電極の前記側面は、それぞれ、前記素子分離部上に位置している、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記メモリゲート電極は、多結晶シリコン膜と、前記多結晶シリコン膜上に形成されたシリサイド層とを含む、半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記制御ゲート電極は、金属膜を含む、半導体装置。
  19. 請求項１７記載の半導体装置において、
    前記第１ゲート絶縁膜は、電荷の保持が可能なトラップ準位を備える絶縁膜を含み、
    前記トラップ準位を備える絶縁膜は、ハフニウムシリケート膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜、酸化アルミニウム膜、ハフニウム・アルミネート膜、酸化イットリウム膜、酸化テルビウム膜、酸化タンタル膜、酸化モリブデン膜、酸化プラセオジム膜、酸化ニオブ膜、酸化エルビウム膜、チタン酸ストロンチウム膜、または、チタン酸バリウム膜である、半導体装置。
  20. 請求項１７記載の半導体装置において、
    前記第１方向および前記第２方向に沿った前記制御ゲート電極の前記側面上には、前記第２ゲート絶縁膜を介して、サイドウォールスペーサが形成されており、
    前記素子分離部上において、前記第１方向に沿った前記制御ゲート電極の前記側面上に形成されている前記サイドウォールスペーサの上端部の位置は、前記複数の突出部上において、前記第２方向に沿った前記制御ゲート電極の前記側面上に形成されている前記サイドウォールスペーサの上端部の位置よりも低い、半導体装置。
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