JP6640632B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、メタルゲート電極を有する半導体装置の製造に利用できるものである。
微細化が可能な次世代のマイコンのロジック部に形成するトランジスタとして、メタルゲート電極および高誘電率膜（ｈｉｇｈ−ｋ膜）を含むトランジスタが知られている。このようなトランジスタの形成方法には、基板上にダミーゲート電極を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する、いわゆるゲートラストプロセスが知られている。
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有するメモリセルが広く使用されている。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のスプリットゲート型セルがある。
特許文献１（特開２０１４−１５４７９０号公報）には、メモリセルと、ロジック部のＭＩＳＦＥＴとを混載する場合において、ＭＩＳＦＥＴのソース・ドレイン領域上のシリサイド層を形成し、続いて、ゲートラストプロセスによりＭＩＳＦＥＴのメタルゲート電極を形成した後に、メモリセルのゲート電極上にシリサイド層を形成することが記載されている。
特許文献２（特表２００２−５２６９２０号公報）には、ダミーゲート電極および窒化膜を順に積層した積層膜を形成し、当該積層膜を埋め込む酸化膜を成膜した後、当該酸化膜の上面を研磨して当該窒化膜を露出させ、続いて、当該窒化膜およびダミーゲート電極を除去し、これにより形成された溝内にメタルゲート電極を形成することが記載されている。
特開２０１４−１５４７９０号公報 特表２００２−５２６９２０号公報
ゲートラストプロセスを行う半導体装置の製造工程では、後にメタルゲート電極に置換するダミーゲート電極の上にキャップ絶縁膜として窒化シリコン膜を形成する場合がある。その後、ダミーゲート電極および窒化シリコン膜を埋め込む酸化シリコン膜を形成し、続いて、上方から当該酸化シリコン膜および当該窒化シリコン膜を研磨することで、ダミーゲート電極の上面を露出させる。
このとき、窒化シリコンと酸化シリコンの研磨レートの違いに起因して、酸化シリコン膜が過度に削られ、酸化シリコン膜の上面が凹むことで、いわゆるディッシングの問題が生じる。ディッシングは、製造工程中の残渣の発生、コンタクトプラグの形成不良、ゲート電極およびソース・ドレイン領域の相互間の短絡などの原因となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、ゲートラストプロセスによりＭＩＳＦＥＴを形成する場合に、ダミーゲート電極上に形成され、窒化シリコン膜からなるキャップ絶縁膜を、層間絶縁膜の上面を研磨して露出させた後、エッチングによりキャップ絶縁膜を除去し、続いて、層間絶縁膜の上面を研磨し、その後、ダミーゲート電極をメタルゲート電極に置換するものである。
他の実施の形態である半導体装置は、複数のＭＩＳＦＥＴのそれぞれのゲート電極同士の間を埋め込み、それらのゲート電極の上面を露出する層間絶縁膜の上面の位置が、各ゲート電極の上面の位置よりも高いものである。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、ディッシングに起因するコンタクト不良の発生を防ぐことができる。
実施の形態１である半導体装置の製造工程中の断面図である。 図１に続く半導体装置の製造工程中の断面図である。 図２に続く半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 図１９に続く半導体装置の製造工程中の断面図である。 図２０に続く半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の断面図である。 図２２に続く半導体装置の製造工程中の断面図である。 図２３に続く半導体装置の製造工程中の断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態２である半導体装置の製造工程中の断面図である。 図２６に続く半導体装置の製造工程中の断面図である。 図２７に続く半導体装置の製造工程中の断面図である。 実施の形態３である半導体装置の製造工程中の断面図である。 図２９に続く半導体装置の製造工程中の断面図である。 図３０に続く半導体装置の製造工程中の断面図である。 比較例の半導体装置の製造工程中の断面図である。 図３２に続く半導体装置の製造工程中の断面図である。 図３３に続く半導体装置の製造工程中の断面図である。 図３４に続く半導体装置の製造工程中の断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性またはキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位またはキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。また、本願では、金属膜と半導体膜とが反応して形成されたシリサイド層と半導体膜とを区別して説明する。つまり、本願でいうシリサイドは、金属とシリコンとの化合物であり、半導体ではない。
（実施の形態１）
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図２４を参照して説明する。
図１〜図２４は、本実施の形態の半導体装置の製造工程中の断面図である。図１〜図２４においては、各図の左側から右側に向かって、順にメモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄを示している。メモリセル領域１Ａには不揮発性メモリのメモリセルが、第１低耐圧トランジスタ領域１Ｂ、および第２低耐圧トランジスタ領域１Ｄには低耐圧のＭＩＳＦＥＴが、高耐圧トランジスタ領域１Ｃには高耐圧トランジスタが、それぞれ形成される様子を示す。
ここでは、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）からなるメモリセルを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）からなるメモリセルをメモリセル領域１Ａに形成することもできる。同様に、ここでは、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを形成することもできる。
また、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。第１低耐圧トランジスタ領域１Ｂは、低耐圧トランジスタを比較的密に形成する領域であり、第２低耐圧トランジスタ領域１Ｄは、低耐圧トランジスタを比較的疎に形成する領域である。つまり、第１低耐圧トランジスタ領域１Ｂに複数形成されるダミーゲート電極またはメタルゲート電極などのゲートパターン同士の間の距離は、第２低耐圧トランジスタ領域１Ｄに複数形成されるダミーゲート電極またはメタルゲート電極などのゲートパターン同士の間の距離よりも小さい。
本実施の形態の半導体装置を製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウェハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域ＥＩを形成する。
素子分離領域ＥＩは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidation of Silicon）法などにより形成することができる。素子分離領域ＥＩは、例えばメモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄのそれぞれの間の半導体基板ＳＢの主面に埋め込まれた絶縁膜により形成されている。
次に、図示は省略するが、メモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄのそれぞれの半導体基板ＳＢの主面にｐ型ウエルを形成する。ｐ型ウエルは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。なお、メモリセル、高耐圧のＭＩＳＦＥＴまたは低耐圧のＭＩＳＦＥＴなどのそれぞれの形成領域において形成するｐ型ウエルは、同じイオン注入工程で形成することもできるが、各素子の特性の最適化のため、それぞれの領域において、異なるイオン注入工程で形成することも可能である。
次に、図２に示すように、半導体基板ＳＢの主面上に、高耐圧トランジスタのゲート絶縁膜用の絶縁膜ＩＦ１を形成する。すなわち、メモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄの半導体基板ＳＢの上面上に、比較的厚さが大きい絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１としては、例えば酸化シリコン膜を用いることができる。
高耐圧トランジスタ領域１Ｃの絶縁膜ＩＦ１は、後に形成する高耐圧トランジスタのゲート絶縁膜となる膜であるため、５〜１２Ｖ程度の耐圧性能を有する必要がある。したがって、絶縁膜ＩＦ１の膜厚は、１５〜２０ｎｍ程度必要である。ここでは、絶縁膜ＩＦ１の膜厚は例えば１６ｎｍである。絶縁膜ＩＦ１は、例えば、ドライ酸化法、ウェット酸化法またはＩＳＳＧ（In-Situ Steam Generation）酸化法により形成することができる。
また、絶縁膜ＩＦ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成してもよく、この場合、絶縁膜ＩＦ１は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜またはＨＴＯ（High-temperature silicon dioxide）膜からなる。また、絶縁膜ＩＦ１は、上記のいずれかの酸化法と、当該ＣＶＤ法とを組み合わせて形成してもよい。この場合、例えば、まず酸化法により６ｎｍの膜厚の絶縁膜を形成した後、その上にＣＶＤ法により１０ｎｍの膜厚の絶縁膜を堆積することで、それらの絶縁膜からなる積層構造を有する絶縁膜ＩＦ１を形成する。
続いて、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ１をパターニングすることで、メモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、および第２低耐圧トランジスタ領域１Ｄの半導体基板ＳＢの主面を露出させる。
続いて、メモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、および第２低耐圧トランジスタ領域１Ｄの半導体基板ＳＢの主面上に、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、後の工程で形成される低耐圧トランジスタおよび制御トランジスタのそれぞれのゲート電極となる膜であり、絶縁膜ＩＦ２の膜厚は、絶縁膜ＩＦ１よりも小さい。絶縁膜ＩＦ１は、例えば熱酸化法により形成する。
その後、絶縁膜ＩＦ１の上面を覆うように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上に多結晶シリコン膜からなるポリシリコン膜ＰＳ１を形成する。成膜時はポリシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるポリシリコン膜ＰＳ１を、多結晶シリコン膜からなるポリシリコン膜ＰＳ１に変えることもできる。また、ポリシリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。ポリシリコン膜ＰＳ１に導入するｎ型不純物としては、例えばリン（Ｐ）を好適に用いることができる。ポリシリコン膜ＰＳ１の膜厚は、例えば１００ｎｍである。
その後、ポリシリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は例えば窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜である。絶縁膜ＩＦ３は、例えば６０ｎｍ以上の膜厚を有する。ここでは、絶縁膜ＩＦ３は、例えば８０ｎｍの膜厚を有する。
次に、図３に示すように、メモリセル領域１Ａの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ２からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域１Ａでは、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩが形成される。また、このエッチング工程により、メモリセル領域１Ａのポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。制御ゲート電極ＣＧは、平面視において所定の方向に延在するパターンである。当該所定の方向、つまりゲート幅方向とは、図３の奥行き方向である。
上記のパターニング工程は、例えば次のようにして行うことができる。すなわち、メモリセル領域１Ａの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を、フォトリソグラフィ技術およびドライエッチング法を用いて加工する。これにより、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＩを形成する。なお、ここでは第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄはフォトレジスト膜（マスクパターン）により覆われているため、それらの領域のポリシリコン膜ＰＳ１および絶縁膜ＩＦ３は加工されずに残る。
また、最初にフォトレジスト膜を形成し、当該フォトレジスト膜をマスクとしてメモリセル領域１Ａの絶縁膜ＩＦ３を加工し、その後にフォトレジスト膜を除去し、続いて絶縁膜ＩＦ３をマスクとして、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を加工することも可能である。
次に、図４に示すように、半導体基板ＳＢの主面全面上に、後に形成するメモリセルを構成するメモリトランジスタのゲート絶縁膜用のＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ３および制御ゲート電極ＣＧからなる積層膜の側壁および上面とを覆い、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄの絶縁膜ＩＦ１、ＩＦ２、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ３を含む積層膜の側壁および上面を覆っている。
ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された第１酸化シリコン膜（ボトム酸化膜）と、第１酸化シリコン膜上に形成された窒化シリコン膜（電荷蓄積膜）と、窒化シリコン膜上に形成された第２酸化シリコン膜（トップ酸化膜）との積層膜からなる。なお、以下の説明で用いる断面図では、図を分かりやすくするため、ＯＮＯ膜ＯＮの積層構造の図示を省略する。すなわち、ＯＮＯ膜ＯＮは上記の３層の絶縁膜からなる積層構造を有するが、以下の説明で用いる図では、ＯＮＯ膜ＯＮを構成する膜同士の境界の図示を省略し、ＯＮＯ膜ＯＮを１つの膜として示す。
第１酸化シリコン膜および第２酸化シリコン膜は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。窒化シリコン膜は、例えばＣＶＤ法により形成することができる。
本実施の形態においては、メモリセルを構成し、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜を形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積層または電荷蓄積部として使用することもできる。
第１酸化シリコン膜の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜の厚みは、例えば５〜１５ｎｍ程度とすることができ、第２酸化シリコン膜の厚みは、例えば２〜１０ｎｍ程度とすることができる。
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて多結晶のポリシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側壁および上面は、ポリシリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮを介してポリシリコン膜ＰＳ２が形成される。
ポリシリコン膜ＰＳ２の膜厚は、例えば４０ｎｍである。成膜時はポリシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるポリシリコン膜ＰＳ２を、多結晶シリコン膜からなるポリシリコン膜ＰＳ２に変えることもできる。ポリシリコン膜ＰＳ２は、例えばｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で導入された膜である。ポリシリコン膜ＰＳ２は、後述のメモリゲート電極を形成するための膜である。
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってポリシリコン膜ＰＳ２が形成された場合、ポリシリコン膜ＰＳ２の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるポリシリコン膜ＰＳ２の厚さをいう。また、ＯＮＯ膜ＯＮの側壁のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のポリシリコン膜ＰＳ２の場合、当該側壁に対して垂直な方向におけるポリシリコン膜ＰＳ２の厚さをいう。
次に、図５に示すように、異方性エッチング技術により、ポリシリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することで、ＯＮＯ膜ＯＮの上面を露出させる。当該エッチバック工程では、ポリシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ３および制御ゲート電極ＣＧからなる積層膜の両方の側壁上に、ＯＮＯ膜ＯＮを介して、ポリシリコン膜ＰＳ２をサイドウォール状に残す。
これにより、メモリセル領域１Ａにおいて、上記積層膜の側壁のうち、両方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したポリシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。また、上記エッチバックにより、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１ＤのＯＮＯ膜ＯＮの上面が露出する。
続いて、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側壁に隣接するメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側壁に隣接するポリシリコン膜ＰＳ２を露出するレジスト膜（図示しない）を半導体基板ＳＢ上に形成する。その後、そのレジスト膜をエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたポリシリコン膜ＰＳ２を除去する。その後、当該レジスト膜を除去する。このエッチング工程において、メモリゲート電極ＭＧは、レジスト膜で覆われているため、エッチングされずに残存する。ここでは、ポリシリコン膜ＰＳ１の側壁にＯＮＯ膜ＯＮを介して隣接するサイドウォール状のポリシリコン膜ＰＳ２も除去される。
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチングによって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩ、絶縁膜ＩＦ３および制御ゲート電極ＣＧを含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面が露出し、また、上記積層膜の上面が露出し、また、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄの絶縁膜ＩＦ３の上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣接していない方の側壁が露出する。
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成される。
次に、図６に示すように、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１、絶縁膜ＩＦ１およびＩＦ２を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、第１低耐圧トランジスタ領域１Ｂに、ポリシリコン膜ＰＳ１からなる複数のダミーゲート電極ＤＧ１を複数形成し、高耐圧トランジスタ領域１Ｃに、ポリシリコン膜ＰＳ１からなるダミーゲート電極ＤＧ２を形成し、第２低耐圧トランジスタ領域１Ｄに、ポリシリコン膜ＰＳ１からなるダミーゲート電極ＤＧ３を形成する。
ここで、第１低耐圧トランジスタ領域１Ｂでは、複数のダミーゲート電極ＤＧ１を互いに近づけて形成する。つまり、第１低耐圧トランジスタ領域１Ｂでは、複数のダミーゲート電極ＤＧ１のパターンの密度が高い。これに対し、第２低耐圧トランジスタ領域１Ｄでは、ダミーゲート電極ＤＧ３は複数形成されていてもよいが、それらのダミーゲート電極ＤＧ３は互いに大きく離間して形成されている。つまり、第２低耐圧トランジスタ領域１Ｄでは、ダミーゲート電極ＤＧ１のパターンの密度が低い。言い換えれば、隣り合うダミーゲート電極ＤＧ１同士の間の距離は、隣り合うダミーゲート電極ＤＧ３同士の間の距離よりも小さい。
また、第１低耐圧トランジスタ領域１Ｂおよび第２低耐圧トランジスタ領域１Ｄのダミーゲート電極ＤＧ１、ＤＧ３のそれぞれのゲート長は、高耐圧トランジスタ領域１Ｃのダミーゲート電極ＤＧ２よりも小さい。
次に、図７に示すように、半導体基板ＳＢの主面に一対のソース・ドレイン領域ＳＤを形成する。ソース・ドレイン領域ＳＤは、比較的不純物濃度が小さいエクステンション領域と、エクステンション領域よりも不純物濃度が高い拡散領域とからなり、ＬＤＤ（Lightly Doped Drain）構造を有している。ただし、図７および後の説明に用いる図では、エクステンション領域および拡散領域との図示による区別を省略する。つまり、図７以降では、エクステンション領域および拡散領域をまとめてソース・ドレイン領域ＳＤとして示す。
ソース・ドレイン領域ＳＤの形成工程では、まず、複数のエクステンション領域（ｎ−型半導体領域、不純物拡散領域）を、イオン注入法などを用いて形成する。すなわち、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、絶縁膜ＩＦ３およびメモリゲート電極ＭＧなどをマスクとして用いて半導体基板ＳＢにイオン注入法で導入することにより、複数のエクステンション領域を形成する。エクステンション領域の形成前に、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、絶縁膜ＩＦ３、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含むパターンの側壁または、ダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの側壁を覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
メモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄのそれぞれのエクステンション領域は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。なお、図示は省略するが、エクステンション領域の形成工程の前または後に、例えば第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄの半導体基板ＳＢの主面に、絶縁膜ＩＦ３をマスクとしてｐ型の不純物（例えばホウ素（Ｂ））を打ち込むことで、ハロー領域を形成してもよい。
エクステンション領域は、拡散領域よりもハロー領域は、エクステンション領域よりもダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの中心の直下の領域に近い位置に形成され、ハロー領域は、エクステンション領域よりも、ダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの中心の直下の領域に近い位置に形成される。ハロー領域を形成することにより、後に形成するＭＩＳＦＥＴの短チャネル特性を改善させることが可能である。
続いて、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む上記パターンの両側の側壁を覆うサイドウォール（図示しない）を形成する。また、同工程により、絶縁膜ＩＦ２、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ３からなる積層膜と、絶縁膜ＩＦ１、ダミーゲート電極ＤＧ２および絶縁膜ＩＦ３からなる積層膜と、絶縁膜ＩＦ２、ダミーゲート電極ＤＧ３および絶縁膜ＩＦ３からなる積層膜とのそれぞれの両側の側壁を覆うサイドウォール（図示しない）を形成する。
サイドウォールは、ＣＶＤ法などを用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ３の上面を露出させることにより、自己整合的に形成することができる。つまり、サイドウォールは積層膜により形成することが考えられる。
続いて、拡散領域（ｎ＋型半導体領域、不純物拡散領域、拡散層）を、イオン注入法などを用いてメモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄに形成する。すなわち、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、絶縁膜ＩＦ３、メモリゲート電極ＭＧおよびサイドウォールをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢにイオン注入法で導入することで、拡散領域を形成することができる。拡散領域は、エクステンション領域よりも不純物濃度が高く、かつ接合深さが深い。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの横の半導体基板ＳＢの上面に形成されたエクステンション領域および拡散領域は、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域ＳＤを構成する。また、第１低耐圧トランジスタ領域１Ｂおよび第２低耐圧トランジスタ領域１Ｄにおいて、ダミーゲート電極ＤＧ１、ＤＧ３のそれぞれの横の半導体基板ＳＢの上面に形成されたエクステンション領域および拡散領域は、後に形成する低耐圧トランジスタのソース・ドレイン領域を構成する。また、高耐圧トランジスタ領域１Ｃにおいて、ダミーゲート電極ＤＧ２の横の半導体基板ＳＢの上面に形成されたエクステンション領域および拡散領域は、後に形成する高耐圧トランジスタのソース・ドレイン領域を構成する。
メモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄのそれぞれの拡散領域は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
ここで、エクステンション領域および拡散領域を形成するために行うイオン注入では、注入種である不純物イオンが制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３に注入されることを防ぐため、絶縁膜ＩＦ３は十分な膜厚を有している必要がある。なぜなら、制御ゲート電極ＣＧに不純物が注入されると、後に形成される制御トランジスタの特性にばらつきが生じる虞があり、ダミーゲート電極ＤＧ１〜ＤＧ３に不純物が注入されると、図１５を用いて後述する工程でダミーゲート電極ＤＧ１〜ＤＧ３を除去することが困難となる虞があるためである。このため、絶縁膜ＩＦ３は例えば６０ｎｍ以上の膜厚を有している必要がある。
続いて、ソースおよびドレイン用の半導体領域（エクステンション領域および拡散領域）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。これにより、図７に示す構造を得る。
次に、図８に示すように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、シリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
すなわち、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、半導体基板ＳＢ上の余分な酸化シリコン膜などを除去し、半導体の表面を露出させる。続いて、拡散領域の上面上およびメモリゲート電極ＭＧの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層形成用の金属膜を形成（堆積）する。金属膜の膜厚は、例えば２０〜２５ｎｍである。
金属膜は、例えば、ニッケル（Ｎｉ）と白金（Ｐｔ）との合金膜からなり、スパッタリング法を用いて形成することができる。当該合金膜内においてニッケルに対して添加する材料は、白金に限らず、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよい。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。なお、金属膜は、ニッケルの代わりに主にコバルト（Ｃｏ）を含んでいてもよい。
続いて、半導体基板ＳＢに対して熱処理を施すことによって、ソース・ドレイン領域ＳＤおよびメモリゲート電極ＭＧの各表層部分を、金属膜と反応させる。この反応、つまりシリサイド化により、ソース・ドレイン領域ＳＤおよびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ１が形成される。その後、上記熱処理を行っても未反応であった金属膜を、ウェットエッチングなどにより除去する。これにより形成されたシリサイド層Ｓ１は、例えばニッケル白金（ＮｉＰｔ）シリサイドからなる。メモリゲート電極ＭＧの一方の側壁はＯＮＯ膜ＯＮにより覆われ、他方の側壁は図示していないサイドウォールにより覆われているため、メモリゲート電極ＭＧの表面を覆うシリサイド層Ｓ１は、メモリゲート電極ＭＧの上面にのみ形成される。
なお、制御ゲート電極ＣＧの上面はキャップ絶縁膜である絶縁膜ＩＦ３により覆われているため、制御ゲート電極ＣＧの上部にシリサイド層Ｓ１は形成されない。同様に、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄのダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上部も、キャップ絶縁膜である絶縁膜ＩＦ３に覆われているため、ダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上部にシリサイド層Ｓ１は形成されない。また、サイドウォール状のメモリゲート電極ＭＧの上部は露出しているため、その露出部にはシリサイド層Ｓ１が形成される。ただし、メモリゲート電極ＭＧの上面に接するシリサイド層Ｓ１は、後の工程において行うＣＭＰ法による研磨工程により、除去される。
次に、図９に示すように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、シリサイド層Ｓ１、絶縁膜ＩＦ３、ダミーゲート電極ＤＧ１〜ＤＧ３およびサイドウォールを覆うように、絶縁膜（ライナー絶縁膜、エッチングストッパ膜）ＩＦ４および層間絶縁膜ＩＬ１を順に形成する。絶縁膜ＩＦ４は例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成することができる。絶縁膜ＩＦ４は、後の工程でコンタクトホールを形成する際にエッチングストッパ膜として用いることができる。絶縁膜ＩＦ４の膜厚は、例えば２０ｎｍである。
層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ１の膜厚は、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜の膜厚よりも大きい。層間絶縁膜ＩＬ１の上面は、層間絶縁膜ＩＬ１の下地の各種ゲート電極などの形状に影響を受けて、凹凸を有している。
次に、図１０に示すように、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法を用いて研磨する。ここでは、絶縁膜ＩＦ３上の絶縁膜ＩＦ４の上面が露出した時点で研磨を中止する。つまり、絶縁膜ＩＦ３、ＩＦ４が層間絶縁膜ＩＬ１から露出する。これにより、絶縁膜ＩＦ４の上面および層間絶縁膜ＩＬ１の上面のそれぞれは、同一面において平坦化される。
この工程で研磨されるのは、層間絶縁膜ＩＬ１を構成する酸化シリコン膜のみである。したがって、研磨レートが異なる複数の材料を研磨しないため、当該研磨では、層間絶縁膜ＩＬ１の上面は凹凸のない平坦な面となる。すなわち、層間絶縁膜ＩＬ１の上面と、露出した絶縁膜ＩＦ４の上面とは、同一面において平坦化される。なお、本願でいう研磨レートとは、所定の材料からなる膜が、単位時間あたりに削られる量を指す。
次に、図１１に示すように、ドライエッチングを行うことで、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上の絶縁膜ＩＦ３、ＩＦ４を除去する。これにより、絶縁膜ＩＦ３、ＩＦ４が除去された領域には複数の溝が形成される。各溝のそれぞれの側壁は、層間絶縁膜ＩＬ１の側壁からなり、各溝の底部には、制御ゲート電極ＣＧまたはダミーゲート電極ＤＧ１〜ＤＧ３のいずれかの上面が露出している。すなわち、メモリゲート電極ＭＧの近傍を除き、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面より上の領域には、酸化シリコン膜からなる層間絶縁膜ＩＬ１のみが形成されている。
このドライエッチング工程では、絶縁膜ＩＦ３、ＩＦ４を選択的に除去する。すなわち、窒化シリコン膜に比べ、酸化シリコン膜に対する選択比が高い条件でエッチングを行う。したがって、このエッチングでは、酸化シリコン膜よりも窒化シリコン膜の方が短時間で大きく除去される。言い換えれば、ここでは、酸化シリコン膜よりも窒化シリコン膜の方が、エッチングレートが大きい。したがって、層間絶縁膜ＩＬ１が除去されることを防ぎつつ、絶縁膜ＩＦ３、ＩＦ４を除去することができる。
なお、図示はしていないが、各ゲート電極およびその上の絶縁膜ＩＦ３からなる積層膜の側壁と絶縁膜ＩＦ４との間には、例えば酸化シリコン膜および窒化シリコン膜の積層構造を有するサイドウォールが形成されている。このため、上記ドライエッチング工程を行った場合、例えば制御ゲート電極ＣＧと当該制御ゲート電極ＣＧの隣りの絶縁膜ＩＦ４との間の領域の上には、サイドウォールの一部である酸化シリコン膜が残ることが考えられる。
次に、図１２に示すように、ＣＭＰ法を用いて研磨を行うことで、層間絶縁膜ＩＬ１の上面を研磨する。これにより、層間絶縁膜ＩＬ１の上面は後退するが、層間絶縁膜ＩＬ１の上面は、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面よりも高い箇所に位置している。なお、本願でいう位置の高さとは、半導体基板ＳＢの主面から、当該主面に対して垂直な方向であって、当該主面の上方、つまり半導体基板ＳＢの主面の反対の裏面側とは異なる方向に向かう距離を指す。
すなわち、例えば半導体基板ＳＢの主面から制御ゲート電極ＣＧの上面までの距離は、半導体基板ＳＢの主面から層間絶縁膜ＩＬ１の上面までの距離よりも大きい。ここで、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面と比較した層間絶縁膜ＩＬ１の上面の高さとは、層間絶縁膜ＩＬ１の上面のうち、最も高い位置の高さを指す。
層間絶縁膜ＩＬ１の上面は、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの近傍においては、それらの各ゲート電極の上面と同等か、それらの各ゲート電極の上面よりも高い位置にある。また、層間絶縁膜ＩＬ１の上面は、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれから離れるほど高くなる。よって、層間絶縁膜ＩＬ１の上面は、複数のゲート電極同士の間の中間地点において、最も高くなる。言い換えれば、層間絶縁膜ＩＬ１の上面は、複数のゲート電極同士の間で山なりに盛り上がった形状を有している。隣り合うゲート電極同士の間隔が大きいほど、当該ゲート電極間の層間絶縁膜ＩＬ１の上面は高くなる。したがって、ゲート電極が密に形成されている領域では、層間絶縁膜ＩＬ１の上面の高さは比較的低い。
ここで行う研磨により層間絶縁膜ＩＬ１の上面が後退する量（距離、大きさ）は、図１１を用いて説得したドライエッチング工程において除去した絶縁膜ＩＦ３、ＩＦ４からなる積層膜の膜厚（例えば１００ｎｍ）以下である。これにより、上記のように、制御ゲート電極ＣＧなどの上面よりも高い位置で上面が盛り上がった層間絶縁膜ＩＬ１を形成することができる。
また、当該ＣＭＰ法による研磨工程では、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面の一部を研磨する。これにより、図１１を用いて説明したドライエッチング工程において、例えば炭素（Ｃ）などが注入されてダメージを受けた各ゲート電極の上面を除去することができる。また、この研磨工程では、メモリゲート電極ＭＧの上部、および、図示していないサイドウォールの上部も除去され、これにより、サイドウォールおよびメモリゲート電極ＭＧのそれぞれの上面は、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面と同様の高さに平坦化される。
また、メモリゲート電極ＭＧの上のシリサイド層Ｓ１は、この工程により、メモリゲート電極ＭＧの上部の一部とともに除去される。すなわち、メモリゲート電極ＭＧの上面にはシリサイド層Ｓ１は残らない。なお、層間絶縁膜ＩＬ１の上面の位置は、当該研磨後のメモリゲート電極ＭＧの上面の位置よりも高い。
ここでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの形状が加工されることで、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、メモリゲート電極ＭＧおよびソース・ドレイン領域ＳＤを含む、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣが形成される。ＭＯＮＯＳ型の不揮発性記憶素子であるメモリセルＭＣは、制御トランジスタおよびメモリトランジスタにより構成されている。
すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域ＳＤとは、制御トランジスタを構成している。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域ＳＤとは、メモリトランジスタを構成している。また、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜を構成している。このように、制御トランジスタおよびメモリトランジスタは、一対のソース・ドレイン領域ＳＤを共有している。
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
次に、図１３に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いてハードマスクＩＦ５を形成する。ハードマスクＩＦ５は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面を覆っている。ハードマスクＩＦ５は、例えば窒化チタン（ＴｉＮ）膜からなる。
次に、図１４に示すように、フォトリソグラフィ技術およびエッチング法を用いて、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１ＤのハードマスクＩＦ５を除去する。これにより、ハードマスクＩＦ５はメモリセル領域１Ａに残る。つまり、ハードマスクＩＦ５は制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を覆っており、ダミーゲート電極ＤＧ１〜ＤＧ３の上面を露出している。
次に、図１５に示すように、ハードマスクＩＦ５および層間絶縁膜ＩＬ１を保護膜として用いてウェットエッチングを行うことで、ダミーゲート電極ＤＧ１〜ＤＧ３を除去する。これにより、ダミーゲート電極ＤＧ１、ＤＧ３を除去することで形成された溝（凹部、窪み部）の底部には、絶縁膜ＩＦ２が露出する。また、ダミーゲート電極ＤＧ２を除去することで形成された溝（凹部、窪み部）の底部には、絶縁膜ＩＦ１が露出する。これらの溝は、ダミーゲート電極ＤＧ１〜ＤＧ３が除去された領域であり、当該溝の両側の側壁は、図示していないサイドウォールにより構成されている。ここでダミーゲート電極ＤＧ１〜ＤＧ３を除去するのは、ダミーゲート電極ＤＧ１〜ＤＧ３を、後に形成するメタルゲート電極に置換するためである。
絶縁膜ＩＦ１、ＩＦ２の上面を露出し、かつ、半導体基板ＳＢの主面を露出しないため、当該ウェットエッチングでは、酸化シリコンに対して選択比が高いエッチングを行う。このウェットエッチングでは、エッチング溶液としてアルカリ水溶液を用いる。すなわち、エッチング溶液として、例えばアンモニア水（ＮＨ４ＯＨ）を用いる。
なお、ダミーゲート電極ＤＧ１〜ＤＧ３を除去する際にウェットエッチングではなくドライエッチングを用いることも考えられる。しかし、本実施の形態はダミーゲート電極ＤＧ１〜ＤＧ３の除去後に後述のｈｉｇｈ−ｋ膜などを形成する、いわゆるｈｉｇｈ−ｋラストの製法を用いるものであるため、ダミーゲート電極ＤＧ１〜ＤＧ３を除去すると、酸化シリコン膜からなる絶縁膜ＩＦ１、ＩＦ２が露出する。ドライエッチング法は、酸化シリコン膜に対してウェットエッチング法と比較して高い選択比を有するエッチングを行うことが困難なエッチング方法であるため、ドライエッチング工程によりダミーゲート電極ＤＧ１〜ＤＧ３を除去することは、絶縁膜ＩＦ１、ＩＦ２を残し、半導体基板ＳＢがダメージを受けることを防ぐ観点から、適切ではない。
次に、図１６に示すように、半導体基板ＳＢ上、つまり、上記の溝の内面（底面および側壁）上を含む層間絶縁膜ＩＬ１上に、上記の溝を完全に埋め込むように、絶縁膜ＨＫと、ゲート電極用の導電膜である金属膜ＭＦ１、ＭＦ２とを形成する。
絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２の形成工程において、上記の溝の内側は完全に埋まった状態になる。また、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２は、層間絶縁膜ＩＬ１上にも形成される。
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜である。具体的には、絶縁膜ＨＫは、後に第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄに形成するＭＩＳＦＥＴのゲート絶縁膜を構成する膜である。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
金属膜ＭＦ１は、例えば窒化チタン（ＴｉＮ）膜からなり、例えばスパッタリング法により形成することができる。金属膜ＭＦ２としては、例えばアルミニウム（Ａｌ）膜などを用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。また、絶縁膜ＨＫと金属膜ＭＦ１との間に、例えば窒化タンタル（ＴａＮ）からなる金属膜を形成しても構わない。
金属膜ＭＦ１、ＭＦ２は、後にメタルゲート電極となる膜である、当該メタルゲート電極の低抵抗化を図るため、金属膜ＭＦ１に比べ、アルミニウム膜からなる金属膜ＭＦ２を厚く形成することが好ましい。アルミニウム膜は、低抵抗であるため、後に形成するゲート電極Ｇ１〜Ｇ３の低抵抗化を図ることができる。金属膜ＭＦ２は、ＰＶＤ（Physical Vapor Deposition）法、つまりスパッタリング法を用いて形成する。
ここで積層した絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２からなる積層膜の底面の位置は、上記溝から離れるにつれて、高くなる。これは、層間絶縁膜ＩＬ１の上面が盛り上がった形状を有しているためである。つまり、ダミーゲート電極ＤＧ１〜ＤＧ３を除去することで形成された複数の上記溝同士の間において、当該積層膜の底面の位置は、当該溝の側壁のよりも高い箇所に位置している。
次に、図１７に示すように、上記の溝のそれぞれの外部の不要な絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２およびハードマスクＩＦ５などを、例えばＣＭＰ法による研磨を行って除去することにより、層間絶縁膜ＩＬ１の上面を露出させ、上記溝内に埋め込まれた絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２を残す。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを、金属膜ＭＦ１、ＭＦ２およびハードマスクＩＦ５から露出させる。ここでは、酸化シリコン膜に対して選択比が高い研磨条件で研磨を行うため、当該研磨の後であっても、層間絶縁膜ＩＬ１の上面は、制御ゲート電極ＣＧ、金属膜ＭＦ１およびＭＦ２のそれぞれ上面よりも上方に盛り上がった状態を維持している。
層間絶縁膜ＩＬ１の上面が盛り上がった形状で、図１６に示すように絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２を堆積し、その後、層間絶縁膜ＩＬ１の上面が盛り上がった形状で絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２を研磨法により除去しているため、層間絶縁膜ＩＬ１の上面上には絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２が残らない。
当該研磨を行うことで、第１低耐圧トランジスタ領域１Ｂの絶縁膜ＩＦ２上の溝内に埋め込まれた金属膜ＭＦ１、ＭＦ２からなるメタルゲート電極であるゲート電極Ｇ１が形成される。また、第１低耐圧トランジスタ領域１Ｂの絶縁膜ＩＦ２および絶縁膜ＨＫは、ゲート絶縁膜を構成する。これにより、第１低耐圧トランジスタ領域１Ｂにおいて、ＭＩＳＦＥＴＱ１が形成される。低耐圧のＭＩＳＦＥＴＱ１は、ゲート電極Ｇ１とその横のソース・ドレイン領域とを有する。ＭＩＳＦＥＴＱ１は、例えばメモリセルＭＣの周辺回路を構成する電界効果トランジスタである。
また、当該研磨を行うことで、高耐圧トランジスタ領域１Ｃの絶縁膜ＩＦ１上の溝内に埋め込まれた金属膜ＭＦ１、ＭＦ２からなるメタルゲート電極であるゲート電極Ｇ２が形成される。また、高耐圧トランジスタ領域１Ｃの絶縁膜ＩＦ１および絶縁膜ＨＫは、ゲート絶縁膜を構成する。これにより、高耐圧トランジスタ領域１Ｃにおいて、ＭＩＳＦＥＴＱ２が形成される。高耐圧のＭＩＳＦＥＴＱ２は、ゲート電極Ｇ２とその横のソース・ドレイン領域とを有する。ＭＩＳＦＥＴＱ２は、例えばメモリセルＭＣの周辺回路を構成する電界効果トランジスタである。
また、当該研磨を行うことで、第２低耐圧トランジスタ領域１Ｄの絶縁膜ＩＦ２上の溝内に埋め込まれた金属膜ＭＦ１、ＭＦ２からなるメタルゲート電極であるゲート電極Ｇ３が形成される。また、第２低耐圧トランジスタ領域１Ｄの絶縁膜ＩＦ２および絶縁膜ＨＫは、ゲート絶縁膜を構成する。これにより、第２低耐圧トランジスタ領域１Ｄにおいて、ＭＩＳＦＥＴＱ１が形成される。低耐圧のＭＩＳＦＥＴＱ３は、ゲート電極Ｇ３とその横のソース・ドレイン領域とを有する。ＭＩＳＦＥＴＱ３は、例えばメモリセルＭＣの周辺回路を構成する電界効果トランジスタである。
高耐圧トランジスタであるＭＩＳＦＥＴＱ２は、メモリセルＭＣの駆動、または、半導体装置である半導体チップと、当該半導体チップの外部との間で電力を入出力する回路に用いられる。つまり、ＭＩＳＦＥＴＱ２は、ＭＩＳＦＥＴＱ１、Ｑ３に比べ、高い電圧で駆動する。このため、ＭＩＳＦＥＴＱ２は、ロジック回路などに用いられ、高速動作が求められるＭＩＳＦＥＴＱ１、Ｑ３などに比べ、高い耐圧が要求される。したがって、ＭＩＳＦＥＴＱ２のゲート絶縁膜は、ＭＩＳＦＥＴＱ１、Ｑ３のゲート絶縁膜に比べて大きい膜厚を有している。また、ゲート電極Ｇ２のゲート長は、ゲート電極Ｇ１、Ｇ３のゲート長よりも大きい。
また、ゲート電極Ｇ１〜Ｇ３のそれぞれは、それらの下の２ｎｍ程度の膜厚を有する絶縁膜ＨＫを含めて、６０ｎｍ程度の厚さを有する。したがって、このような厚さのメタルゲート電極を形成するため、ダミーゲート電極などになるポリシリコン膜ＰＳ１（図２参照）は、６０ｎｍ以上の膜厚で形成する。
第１低耐圧トランジスタ領域１Ｂは、ＭＩＳＦＥＴＱ１を密に形成する領域であり、隣り合うＭＩＳＦＥＴＱ１同士は、ソース領域またはドレイン領域を互いに共有している場合がある。第２低耐圧トランジスタ領域１Ｄは、ＭＩＳＦＥＴＱ３を疎に形成する領域であり、ＭＩＳＦＥＴＱ３は他の素子とソース・ドレイン領域ＳＤを共有していない場合がある。よって、ゲート電極Ｇ１は密集して形成されているが、ゲート電極Ｇ３の近傍には、他のゲート電極などのパターンが存在しない。つまり、隣り合うゲート電極Ｇ１同士の間の距離は、隣り合うゲート電極Ｇ３同士の間の距離よりも小さい。
本実施の形態では、ダミーゲート電極ＤＧ１〜ＤＧ３（図１８参照）を除去してメタルゲート電極に置き換えている。このため、ダミーゲート電極ＤＧ１〜ＤＧ３は、擬似的なゲート電極であり、置換用ゲート電極とみなすことができる。
このように、本実施の形態では、半導体基板ＳＢ上のダミーゲート電極ＤＧを形成し、半導体基板ＳＢ内にソース・ドレイン領域を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する方法、つまりゲートラストプロセスを用いて、ＭＩＳＦＥＴＱ１〜Ｑ３を形成している。また、本実施の形態では、ゲート電極Ｇ１をメタルゲート電極としているため、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）が可能である。
次に、図１８および図１９を用いて説明するように、サリサイドプロセスを行うことによって、ポリシリコン膜からなる各電極上にシリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
すなわち、図１８に示すように、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄを覆う絶縁膜ＩＦ６のパターンを、例えばＣＶＤ法、フォトリソグラフィ技術およびエッチング法を用いて形成する。絶縁膜ＩＦ６は、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を覆っておらず、ゲート電極Ｇ１〜Ｇ３を覆う絶縁膜であり、例えば酸化シリコン膜などからなる。
絶縁膜ＩＦ６のパターンを形成する際は、例えば、ＣＶＤ法により層間絶縁膜ＩＬ１上に絶縁膜ＩＦ６を形成した後、レジストパターンからなるマスク（図示しない）を用いてドライエッチング法を用いたエッチングを行い、続いて、フッ酸（ＨＦ）を用いたウェットエッチングを行うことで、絶縁膜ＩＦ６を加工する。これにより、メモリセル領域１Ａの層間絶縁膜ＩＬ１、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォール（図示しない）などのそれぞれの上面が露出する。
次に、図１９に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層形成用の金属膜（図示しない）を形成（堆積）する。当該金属膜の膜厚は、例えば２０〜２５ｎｍである。
当該金属膜は、例えば、ニッケル（Ｎｉ）と白金（Ｐｔ）との合金膜からなり、スパッタリング法を用いて形成することができる。ここで形成する金属膜はニッケルを含む合金膜であり、当該合金膜内においてニッケルに対して添加する材料は、白金に限らず、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよい。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。金属膜の５％は白金（Ｐｔ）により構成されている。なお、金属膜は、ニッケルの代わりに主にコバルト（Ｃｏ）を含んでいてもよい。金属膜は、例えばスパッタリング法により形成することができる。
続いて、半導体基板ＳＢに対して熱処理を施すことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各表層部分を、金属膜と反応させる。このシリサイド化により、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ２が形成される。これにより形成されたシリサイド層Ｓ２は、例えばニッケル白金（ＮｉＰｔ）シリサイドからなる。また、上記熱処理を行っても未反応であった金属膜は、当該熱処理の後に行うウェットエッチングなどにより除去する。このとき、金属膜からなるゲート電極Ｇ１〜Ｇ３は、絶縁膜ＩＦ６により保護されているため、除去されない。
次に、図２０に示すように、メモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄを含む半導体基板ＳＢの上面全体を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１〜Ｇ３および層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。ここで、層間絶縁膜ＩＬ２は、上方に盛り上がっている層間絶縁膜ＩＬ１の上に形成されるため、層間絶縁膜ＩＬ２の上面は平坦にならず、凹凸を有している。
次に、図２１に示すように、たとえばＣＭＰ法を用いて、層間絶縁膜ＩＬ２の上面を研磨することで、層間絶縁膜ＩＬ２の上面を平坦化する。
次に、図２２に示すように、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したレジスト膜（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ２、ＩＬ１、絶縁膜ＩＦ６およびＩＦ４をドライエッチングする。これにより、層間絶縁膜ＩＬ２を貫通するコンタクトホール（開口部、貫通孔）ＣＨと、層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＩＦ４を貫通するコンタクトホールＣＨとを、それぞれ複数形成する。なお、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１ＤのコンタクトホールＣＨは、絶縁膜ＩＦ６を貫通している。
各コンタクトホールＣＨの底部では、半導体基板ＳＢの主面の一部、例えば拡散領域の表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ２の一部、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ２の一部、またはゲート電極Ｇ１〜Ｇ３の一部などが露出している。なお、各ゲート電極上のコンタクトホールＣＨは、図２２に示していない領域に形成されている。
次に、図２３に示すように、各コンタクトホールＣＨ内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグ（接続部）ＣＰを形成する。コンタクトプラグＣＰを形成する工程では、まず、コンタクトホールＣＨの内部を含む層間絶縁膜ＩＬ２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホールＣＨ内を完全に埋めるように形成してから、コンタクトホールＣＨの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図２３では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
コンタクトホールＣＨに埋め込まれたコンタクトプラグＣＰは、拡散領域、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極Ｇ１〜Ｇ３のそれぞれの上部に接続されるように形成される。つまり、メモリセルＭＣおよびＭＩＳＦＥＴＱ１のそれぞれの拡散領域の上面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、シリサイド層Ｓ２を介してコンタクトプラグＣＰが接続されている。
シリサイド層Ｓ１、Ｓ２を設ける目的の１つは、コンタクトプラグＣＰと、半導体からなる拡散領域、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間の接触抵抗を低減することにある。したがって、メタルゲート電極であるゲート電極Ｇ１〜Ｇ３とコンタクトプラグＣＰとの間にはシリサイド層を設けていない。
次に、図２４に示すように、層間絶縁膜ＩＬ２上に、例えばＣＶＤ法を用いて層間絶縁膜ＩＬ３を形成（堆積）する。層間絶縁膜ＩＬ３は、例えば酸化シリコン膜からなる。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜ＩＬ３を加工する。これにより層間絶縁膜ＩＬ３を開口し、各コンタクトプラグＣＰの上面を露出する複数の溝（配線溝）を形成する。
続いて、スパッタリング法を用いて、層間絶縁膜ＩＬ２、ＩＬ３およびコンタクトプラグＣＰの上に、バリア導体膜および主導体膜を順に形成する。バリア導体膜ＢＭは例えばタンタル（Ｔａ）または窒化タンタル（ＴａＮ）などからなり、例えばスパッタリング法により形成できる。主導体膜は、例えば銅（Ｃｕ）からなり、バリア導体膜上にスパッタリング法などにより銅（Ｃｕ）からなるシード膜を堆積した後、シード膜上に厚い銅（Ｃｕ）膜をめっき法により形成することで成膜する。
続いて、層間絶縁膜ＩＬ３上の余分なバリア導体膜および主導体膜を、ＣＭＰ法などを用いて除去することで、層間絶縁膜ＩＬ３の上面を露出させる。これにより、層間絶縁膜ＩＬ３の複数の溝（配線溝）のそれぞれの内側に埋め込まれたバリア導体膜および主導体膜からなる配線Ｍ１を形成する。配線Ｍ１と層間絶縁膜ＩＬ３とは、第１配線層を構成する。バリア導体膜は、層間絶縁膜ＩＬ３の溝内に埋め込まれた配線を構成する銅が、配線Ｍ１の周囲の層間絶縁膜ＩＬ３などの絶縁膜内に拡散することを防ぐ役割を有する。
複数の第１層目の配線Ｍ１は、各コンタクトプラグＣＰの上面に電気的に接続される。よって、一部の配線Ｍ１は、コンタクトプラグＣＰ、シリサイド層Ｓ１を介して、各ソース・ドレイン領域ＳＤに電気的に接続されている。また、他の配線Ｍ１は、コンタクトプラグＣＰ、シリサイド層Ｓ２を介して、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧに電気的に接続されている。また、また、他の配線Ｍ１は、コンタクトプラグＣＰを介して、ゲート電極Ｇ１〜Ｇ３に電気的に接続されている。
その後、第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
本実施の形態の半導体装置において、隣り合うゲート電極Ｇ１、Ｇ２およびＧ３のそれぞれの間に埋め込まれた層間絶縁膜ＩＬ１の上面の位置は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、Ｇ２およびＧ３のそれぞれの上面の位置よりも高い。言い換えれば、隣り合うゲート電極Ｇ１、Ｇ２およびＧ３のそれぞれの間に埋め込まれた層間絶縁膜ＩＬ１の上面の位置は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、Ｇ２およびＧ３のそれぞれの直上における層間絶縁膜ＩＬ２の底面の位置より高い。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２５を参照して説明する。
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、ＯＮＯ膜ＯＮ（図２４参照）に含まれる窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
図２５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２４に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
なお、図２４に示す不揮発性メモリの例では、メモリゲート電極ＭＧ側にソース領域が形成され、制御ゲート電極ＣＧ側にドレイン領域が形成されている。また、図２５の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
また、図２５の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
ＳＳＩ方式は、窒化シリコン膜にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、窒化シリコン膜にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
ＳＳＩ方式の書込みでは、例えば図２５の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜中に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
ＦＮ方式の書込みでは、例えば図２５の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）によりＯＮＯ膜ＯＮの上面を構成する酸化シリコン膜（トップ酸化膜）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図２５の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜）に注入することにより消去を行う。例えば図２５の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
ＦＮ方式の消去では、例えば図２５の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜（トップ酸化膜）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図２５の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
読出し時には、例えば図２５の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜本実施の形態の効果について＞
以下に、本実施の形態の製造方法および半導体装置の効果について、図３２〜図３５に示す比較例を用いて説明する。図３２〜図３５は、比較例の半導体装置の製造工程を示す断面図である。図３２〜図３５では、図１〜図２４と同様に、各図の左側から右側に向かって、順にメモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄを示している。
ＭＩＳＦＥＴを有する半導体装置では、ＭＩＳＦＥＴのゲート電極をメタルゲート電極とすることで、ゲート電極の低抵抗化を実現することができる。しかし、メタルゲート電極を形成した後にソース・ドレイン領域を形成した場合には、ソース・ドレイン領域中の不純物を拡散させるための熱処理を行う際、メタルゲート電極がダメージを受け、ＭＩＳＦＥＴが正常に動作しなくなる。これに対し、メモリセル領域の周辺回路領域において半導体膜からなるダミーゲート電極を形成し、ソース・ドレイン領域ＳＤを形成して熱処理を行った後、ダミーゲート電極をメタルゲート電極に置換すれば、熱処理に起因するダメージを受けずにメタルゲート電極を形成することができる。すなわち、メタルゲート電極を形成する場合には、ゲートラストプロセスを用いることが望ましい。
ゲートラストプロセスでは、以下に説明する比較例のようにして、ダミーゲート電極をメタルゲート電極に置換することが考えられる。当該比較例の半導体装置の製造工程では、まず、図１〜図１０を用いて説明した工程を行う。つまり、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３と、それらの上の窒化シリコン膜からなる絶縁膜ＩＦ３とを形成し、各ゲート電極と絶縁膜ＩＦ３を覆う絶縁膜ＩＦ４および層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１の上面を研磨して、窒化シリコン膜からなる絶縁膜ＩＦ３、ＩＦ４を層間絶縁膜ＩＬ１から露出させる。
次に、図３２に示すように、ＣＭＰ法による研磨を行うことで、層間絶縁膜ＩＬ１の上面、絶縁膜ＩＦ４の上面および絶縁膜ＩＦ３を研磨することで、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面を露出させる。この研磨工程では、酸化シリコン膜からなる層間絶縁膜ＩＬ１および窒化シリコン膜からなる絶縁膜ＩＦ３、ＩＦ４を共に研磨する。また、当該研磨は、シリコン膜に対して選択比が高い条件で行われる。
しかし、ＣＭＰ法による研磨では、窒化シリコン膜と酸化シリコン膜とを同じ研磨レートで研磨することが困難であり、窒化シリコン膜に比べ、酸化シリコン膜は短時間で大きく研磨される。したがって、絶縁膜ＩＦ３を除去して制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面が露出した時点で、酸化シリコン膜からなる層間絶縁膜ＩＬ１の上面は大きく削られる。
このため、層間絶縁膜ＩＬ１の上面は、絶縁膜ＩＦ４、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面に比べて半導体基板ＳＢの主面側に窪んだ形状となる。すなわち、研磨した面が平坦化されず、凹凸が生じる、いわゆるディッシングの問題が生じる。
また、窒化シリコン膜は、酸化シリコン膜に比べて研磨されにくいため、幅が大きいパターン上に窒化シリコン膜が残る虞がある。例えば、図３２の高耐圧トランジスタ領域１Ｃに示すように、後に幅が大きいメタルゲート電極に置き換わるダミーゲート電極ＤＧ２は、大きいゲート長を有しており、ダミーゲート電極ＤＧ２上には、絶縁膜ＩＦ３の一部が研磨されずに残ることが考えられる。
また、ダミーゲート電極ＤＧ３が疎に形成された第２低耐圧トランジスタ領域１Ｄでは、ポリシリコン膜を含むダミーゲート電極ＤＧ３およびそれを覆う絶縁膜ＩＦ４が密集して形成されておらず、層間絶縁膜ＩＬ１が広い面積で形成されている。このため、上記研磨工程において、第２低耐圧トランジスタ領域１Ｄでは、層間絶縁膜ＩＬ１に加えて、ダミーゲート電極ＤＧ３およびその側壁を覆う絶縁膜ＩＦ４およびサイドウォール（図示しない）のそれぞれの上面が大きく削られる。これにより、第２低耐圧トランジスタ領域１Ｄでは、ダミーゲート電極ＤＧ３および層間絶縁膜ＩＬ１を含む全体の上面が比較的低くなる。つまり、ダミーゲート電極ＤＧ３の上面の高さは、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧ１およびＤＧ３のそれぞれの上面の高さよりも低い。
次に、図３３に示すように、図１３〜図１５を用いて説明した工程と同様の工程を行うことで、メモリセル領域１ＡをハードマスクＩＦ５により覆った後、ウェットエッチング法によりダミーゲート電極ＤＧ１〜ＤＧ３を除去する。ここで、高耐圧トランジスタ領域１Ｃのダミーゲート電極ＤＧ２上に残っていた絶縁膜ＩＦ３は、ダミーゲート電極ＤＧ２が除去されることで剥がれると考えられるが、当該ウェットエッチングは窒化シリコン膜に対して高い選択比を有する条件で行われるものであるため、剥がれた絶縁膜ＩＦ３は半導体基板ＳＢ上に残渣として残る虞がある。このような残渣は、成膜不良または接続不良などの原因となる。
また、絶縁膜ＩＦ３が形成されていることにより、その下のダミーゲート電極ＤＧ２の除去が阻害され、ダミーゲート電極ＤＧ２の一部であるポリシリコン膜ＰＳ１が残る虞がある。つまり、ダミーゲート電極ＤＧ２の他の部分が除去されて形成された溝の底部には、半導体基板ＳＢの主面の一部および絶縁膜ＩＦ１の上面の一部を覆うポリシリコン膜ＰＳ１が残っている。
次に、図３４に示すように、図１６を用いて説明した工程と同様の工程を行うことにより、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２を順に形成する。これにより、上記ダミーゲート電極ＤＧ１〜ＤＧ３が除去されて形成された複数の溝のそれぞれを完全に埋め込む。
次に、図３５に示すように、例えばＣＭＰ法を用いて、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２からなる積層膜の上面を研磨することにより、層間絶縁膜ＩＬ１の上面を露出させる。当該研磨は、複数の上記溝に埋め込まれた当該積層膜同士を分離して、各溝内の当該積層膜からなるメタルゲート電極を形成するために行うものである。この研磨工程により、第１低耐圧トランジスタ領域１Ｂにゲート電極Ｇ１が形成され、高耐圧トランジスタ領域１Ｃにゲート電極Ｇ２が形成され、第２低耐圧トランジスタ領域１Ｄゲート電極Ｇ３が形成される。
このとき、図３２を用いて説明した研磨工程により層間絶縁膜ＩＬ１の上面に形成された凹部内には、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２からなる積層膜の一部が研磨されずに残る。また、第２低耐圧トランジスタ領域１Ｄでは、図３２を用いて説明した研磨工程によりダミーゲート電極ＤＧ３の上面が後退したことにより、ゲート電極Ｇ３が、ゲート電極Ｇ１などに比べて低く形成される。
その後の図示は省略するが、図１７〜図２４を用いて説明した工程と同様の工程を行うことで、比較例の半導体装置を製造することができる。これにより形成された比較例の半導体装置では、以下のような問題が生じる。
すなわち、層間絶縁膜ＩＬ１の上面に凹部が形成され、層間絶縁膜ＩＬ１の上面が、各ゲート電極から遠ざかるほど低くなっている場合、層間絶縁膜ＩＬ１と、その上に形成される層間絶縁膜ＩＬ２（図２４参照）との間に、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２からなる積層膜の一部が残る。ここで、図２２を用いて説明した工程と同様の工程を行って、層間絶縁膜ＩＬ１、ＩＬ２からソース・ドレイン領域ＳＤを露出させるためにコンタクトホールＣＨを形成しようとしても、当該積層膜の上面までしかドライエッチングを行うことができず、コンタクトホールＣＨが層間絶縁膜ＩＬ１を貫通しない問題が生じる。
これは、コンタクトホールＣＨを形成するドライエッチングでは金属膜を加工することを想定しておらず、金属膜に対して高い選択比を有する条件でエッチングを行っているためである。このように、ディッシングにより層間絶縁膜ＩＬ１の上面に凹部が形成され、そこに金属膜が残ると、コンタクトプラグの形成不良の問題が生じる。また、層間絶縁膜ＩＬ１上に金属膜を含む上記積層膜が残ると、当該積層膜を介して素子内または素子同士の間で短絡が起きる虞がある。このため、半導体装置の信頼性が低下する。
また、層間絶縁膜ＩＬ１上に上記積層膜が残ると、図１９を用いて説明したシリサイド層Ｓ２の形成工程において、絶縁膜ＩＦ６から露出する当該積層膜が層間絶縁膜ＩＬ１の上面から剥がれ、半導体基板ＳＢ上において残渣として残る虞がある。当該積層膜は、シリサイド層Ｓ２を形成する際の熱処理により剥がれることが考えられる。また、当該積層膜は、絶縁膜ＩＦ６を加工した後に行う洗浄工程、または、シリサイド層Ｓ２を形成する際に用いた金属膜の除去後に行う洗浄工程などにより剥がれることが考えられる。
また、図３５の高耐圧トランジスタ領域１Ｃに示すように、絶縁膜ＩＦ１とゲート電極Ｇ２との間に、ダミーゲート電極ＤＧ２（図３２参照）を構成していたポリシリコン膜ＰＳ１が残っていると、ＭＩＳＦＥＴＱ２の特性が大きく変化し、ＭＩＳＦＥＴＱ２が正常に動作しなくなる。このため、半導体装置の信頼性が低下する。
また、図３５の第２低耐圧トランジスタ領域１Ｄに示すように、層間絶縁膜ＩＬ１と共にゲート電極Ｇ３の上面が低く形成されると、層間絶縁膜ＩＬ１の上面の凹部内に、上記金属膜ＭＦ１、ＭＦ２を含む積層膜が残った場合に、当該積層膜を介してゲート電極Ｇ３と他のゲート絶縁膜またはコンタクトプラグなどとが短絡する問題が生じる。よって、半導体装置の信頼性が低下する。
これらの問題は、図７に示す制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面上のキャップ絶縁膜である絶縁膜ＩＦ３の膜厚が大きくなるほど、顕著となる。なぜならば、窒化シリコン膜からなる絶縁膜ＩＦ３の膜厚が大きいと、図３２を用いて説明した工程で行う研磨の時間が長くなり、これにより酸化シリコン膜からなる層間絶縁膜ＩＬ１の上面がより大きく凹むためである。
しかし、絶縁膜ＩＦ３の膜厚を小さくすることは、以下の２つの理由から困難である。第１に、図７を用いて説明したエクステンション領域および拡散領域の形成のために行うイオン注入において、後に形成されるメモリセルの信頼性が低下することを避ける観点から、不純物イオンがメモリゲート電極ＭＧを貫通してＯＮＯ膜ＯＮに打ち込まれることを防ぐ必要がある。したがって、メモリゲート電極ＭＧは半導体基板ＳＢの主面に対して垂直な方向において大きい膜厚を有している必要があり、そのようなメモリゲート電極ＭＧを形成するためには、絶縁膜ＩＦ３の膜厚を大きくする必要がある。
第２に、図１５を用いて説明した工程において、ウェットエッチングによりダミーゲート電極ＤＧ１〜ＤＧ３を除去する場合には、上記ソース・ドレイン領域ＳＤの形成工程（図７参照）において、不純物が絶縁膜ＩＦ３を貫通してダミーゲート電極ＤＧ１〜ＤＧ３に注入されることを防ぐ必要がある。これは、図１５を用いて説明した工程において行うウェットエッチングでは、不純物が過度に導入されたダミーゲート電極ＤＧ１〜ＤＧ３を除去することが困難であるためである。特に、ｐ型不純物としてＢ（ホウ素）が過度に導入されたポリシリコン膜は、ウェットエッチングによる除去が困難である。
なお、図１５を用いて説明した工程においてドライエッチングを用いてダミーゲート電極ＤＧ１〜ＤＧ３を除去する場合には、ダミーゲート電極ＤＧ１〜ＤＧ３に不純物が高い濃度で導入されていても、ダミーゲート電極ＤＧ１〜ＤＧ３を容易に除去することができる。しかし、図１５を用いて説明したように、本実施の形態はｈｉｇｈ−ｋラストの工程を採用したものであり、ドライエッチング法は酸化シリコン膜に対する選択比が低いことから、ドライエッチングを用いてダミーゲート電極ＤＧ１〜ＤＧ３を除去することはできない。
ただし、半導体基板上にｈｉｇｈ−ｋ膜を形成してから、ｈｉｇｈ−ｋ膜上に窒化チタン（ＴｉＮ）膜などを介してダミーゲート電極ＤＧ１〜ＤＧ３を形成する場合、つまり、いわゆるｈｉｇｈ−ｋファーストの工程を行う場合には、ドライエッチングでダミーゲート電極ＤＧ１〜ＤＧ３を除去することが可能である。なぜなら、ドライエッチングを行う場合でもあっても、ＴｉＮ膜などの金属膜に対しては高い選択比でエッチングを行うことができるためである。
以上の２つの理由から、絶縁膜ＩＦ３は大きい膜厚で形成する必要がある。このため、図３２を用いて説明したように、窒化シリコン膜からなる絶縁膜ＩＦ３と、酸化シリコン膜からなる層間絶縁膜ＩＬ１とを同時に研磨すると、層間絶縁膜ＩＬ１の上面に凹部が形成される。
そこで、本実施の形態では、窒化シリコン膜からなる絶縁膜ＩＦ３と、酸化シリコン膜からなる層間絶縁膜ＩＬ１とを同時に研磨せず、図１０に示すように研磨を行って窒化シリコン膜からなる絶縁膜ＩＦ３、ＩＦ４を層間絶縁膜ＩＬ１から露出させた後、各ゲート電極上の絶縁膜ＩＦ３、ＩＦ４をドライエッチングにより除去し、その後に層間絶縁膜ＩＬ１を研磨している。これにより、研磨工程における窒化シリコン膜と酸化シリコン膜との研磨レートの違いに関わらず、各ゲート電極の上面を露出させることができ、かつ、層間絶縁膜ＩＬ１の上面が凹むことを防ぐことができる。
すなわち、図１２に示すように、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３を露出した際、層間絶縁膜ＩＬ１の上面には凹部が形成されておらず、逆に上方へ盛り上がっている。
このため、図１６および図１７を用いて説明したように、層間絶縁膜ＩＬ１上に絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２からなる積層膜を形成した後、研磨工程を行ってゲート電極Ｇ１〜Ｇ３を形成した際に、層間絶縁膜ＩＬ１上に当該積層膜の一部が残ることを防ぐことができる。よって、層間絶縁膜ＩＬ１上に当該積層膜が残ることに起因して起こるコンタクトプラグの形成不良と、素子内または素子間での短絡の発生とを防ぐことができる。
また、本実施の形態ではドライエッチングにより絶縁膜ＩＦ３を除去するため、絶縁膜ＩＦ３の幅にかかわらず、絶縁膜ＩＦ３の膜厚を均一に後退させ、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上から絶縁膜ＩＦ３を残らず除去することができる。したがって、絶縁膜ＩＦ３が残渣として残ることを防ぐことができる。
したがって、絶縁膜ＩＦ３からなる残渣の発生に起因して、成膜不良または接続不良などが起きることを防ぐことができる。また、図１５を用いて説明したダミーゲート電極ＤＧ１〜ＤＧ３の除去工程において、ダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上に絶縁膜ＩＦ３が残り、ダミーゲート電極ＤＧ１〜ＤＧ３の除去が阻害されることを防ぐことができる。よって、ダミーゲート電極ＤＧ１〜ＤＧ３を適切に除去することができるため、メタルゲート電極の下にダミーゲート電極ＤＧ１〜ＤＧ３の一部が残ることに起因して、ＭＩＳＦＥＴが正常に動作しなくなることを防ぐことができる。
また、層間絶縁膜ＩＬ１上に、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２からなる積層膜が残ることにより、図１９を用いて説明したシリサイド層Ｓ２の形成工程において、絶縁膜ＩＦ６から露出する当該積層膜が層間絶縁膜ＩＬ１の上面から剥がれ、半導体基板ＳＢ上において残渣として残ることを防ぐことができる。よって、半導体基板ＳＢ上に残渣が生じることを防ぐことができる。
また、ゲートパターンが疎に形成された領域、つまり第２低耐圧トランジスタ領域１Ｄであっても、層間絶縁膜ＩＬ１の研磨工程（図１２参照）において、層間絶縁膜ＩＬ１およびダミーゲート電極ＤＧ３のそれぞれの上面が、他の領域の制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１、ＤＧ２のそれぞれの上面よりも低い位置まで後退することを防ぐことができる。よって、図１７を用いて説明した研磨工程の後に、第２低耐圧トランジスタ領域１Ｄの層間絶縁膜ＩＬ１上に、絶縁膜ＨＫ、金属膜ＭＦ１およびＭＦ２からなる積層膜の一部が残ることを防ぐことができる。
よって、上記積層膜が層間絶縁膜ＩＬ１上に残ることに起因して、当該積層膜を介して、第２低耐圧トランジスタ領域１Ｄのメタルゲート電極、または、コンタクトプラグに電気的に接続されたソース・ドレイン領域ＳＤなどが、素子内または素子同士の間で短絡することを防ぐことができる。
以上より、本実施の形態では、半導体装置の信頼性を向上させることができる。
（実施の形態２）
以下では、図２６〜図２８を用いて、本実施の形態２の半導体装置の製造方法について説明する。前記実施の形態１では、図１１および図１２を用いて説明したように、窒化シリコン膜（キャップ絶縁膜）をドライエッチングにより除去した後に酸化シリコン膜（層間絶縁膜）を研磨したが、本実施の形態は、窒化シリコン膜および酸化シリコン膜を共にエッチバックすることで、ダミーゲート電極を露出させるものである。図２６〜図２８は、本実施の形態の半導体装置の製造工程中の断面図である。図２６〜図２８には、図１と同様にメモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄを示している。
本実施の形態では、まず、図１〜図１０を用いて説明した工程を行う。つまり、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３と、それらの上の窒化シリコン膜からなる絶縁膜ＩＦ３とを形成し、各ゲート電極と絶縁膜ＩＦ３を覆う絶縁膜ＩＦ４および層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１の上面を研磨して、窒化シリコン膜からなる絶縁膜ＩＦ３、ＩＦ４を層間絶縁膜ＩＬ１から露出させる。図１０を用いて説明したように、絶縁膜ＩＦ４の上面を露出するまで行う層間絶縁膜ＩＬ１の上面の研磨工程では、層間絶縁膜ＩＬ１の上面を凹凸なく平坦化することができる。
次に、図２６に示すように、ドライエッチング法によりエッチバックを行うことで、絶縁膜ＩＦ４、ＩＦ３および層間絶縁膜ＩＬ１のそれぞれの上面を後退させる。これにより、絶縁膜ＩＦ４および層間絶縁膜ＩＬ１のそれぞれの上部の一部分を除去し、絶縁膜ＩＦ３を全て除去することで、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面を露出させる。また、メモリゲート電極ＭＧの上部の一部分とメモリゲート電極ＭＧの上面を覆うシリサイド層Ｓ１とを露出させる。
メモリゲート電極ＭＧは、制御ゲート電極ＣＧおよびその上の絶縁膜ＩＦ３を含む積層膜の側壁にサイドウォール状に形成された導体膜であり、制御ゲート電極ＣＧよりも上面の位置が高い。絶縁膜ＩＦ４、ＩＦ３および層間絶縁膜ＩＬ１のそれぞれをエッチバックする当該工程では、メモリゲート電極ＭＧの上面を覆うシリサイド層Ｓ１は殆ど除去されない。このため、シリサイド層Ｓ１の直下のメモリゲート電極ＭＧは、シリサイド層Ｓ１に保護されるため、除去されない。したがって、当該エッチバック後の制御ゲート電極ＣＧの上面および層間絶縁膜ＩＬ１の上面のそれぞれの上の領域において、メモリゲート電極ＭＧの上部の一部分およびメモリゲート電極ＭＧ上のシリサイド層Ｓ１が突出している。
なお、図では、制御ゲート電極ＣＧ上のメモリゲート電極ＭＧの一方の側壁がＯＮＯ膜ＯＮの一部により覆われている構造を示しているが、制御ゲート電極ＣＧより上のＯＮＯ膜ＯＮは全て除去され、メモリゲート電極ＭＧの側壁が露出していることも考えられる。
このエッチバックでは、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面を露出させるため、層間絶縁膜ＩＬ１、絶縁膜ＩＦ３およびＩＦ４のそれぞれの上面を、絶縁膜ＩＦ３、ＩＦ４の合計の膜厚と同程度後退させる。絶縁膜ＩＦ３、ＩＦ４の合計の膜厚は、例えば１００ｎｍである。
当該エッチバックの工程中において、酸化シリコン膜および窒化シリコン膜は同じ速度で除去される。したがって、絶縁膜ＩＦ４、ＩＦ３および層間絶縁膜ＩＬ１のそれぞれの上面は同じ速度で後退する。このため、図１０を用いて説明した研磨工程により平坦化された面は、当該エッチバック工程により、その面の平坦な形状を維持したまま、制御ゲート電極ＣＧなどの上面の高さまで後退する。従って、エッチバック後の絶縁膜ＩＦ４、ＩＦ３および層間絶縁膜ＩＬ１のそれぞれの上面を含む面は、図１０を用いて説明した研磨を行った後の層間絶縁膜ＩＬ１および絶縁膜ＩＦ４のそれぞれの上面を含む面の平坦性を保っている。
次に、図２７に示すように、ＣＭＰ法を用いて研磨を行うことで、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面を研磨して後退させる。これにより、層間絶縁膜ＩＬ１上に突出していたメモリゲート電極ＭＧの上部分は除去され、これに伴い、メモリゲート電極ＭＧの上面を覆っていたシリサイド層Ｓ１は全て除去される。したがって、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面は平坦化される。
図２６を用いて説明したエッチバック工程では、ドライエッチングを行うことで、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面は、炭素（Ｃ）などが導入されることでダメージを受けると考えられる。そこで、図２７を用いて説明した研磨工程では、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面の一部分を除去することで、ダメージを受けたシリコン層を除去している。ここで層間絶縁膜ＩＬ１の上面を後退させる量は、１００ｎｍよりも小さい。なお、前記実施の形態１とは異なり、層間絶縁膜ＩＬ１の上面は上方に盛り上がっておらず、制御ゲート電極ＣＧなどのゲート電極の上面と同じ高さにおいて平坦な形状を有している。
次に、図２８に示すように、図１８〜図２４を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を製造することができる。
本実施の形態では、図２６を用いて説明した工程において、研磨レートが互いに異なる層間絶縁膜ＩＬ１および絶縁膜ＩＦ３（キャップ絶縁膜）を除去するような研磨工程を行わず、層間絶縁膜ＩＬ１、絶縁膜ＩＦ３およびＩＦ４をエッチバックしている。このため、層間絶縁膜ＩＬ１、絶縁膜ＩＦ３およびＩＦ４のそれぞれの上面を同じ速度で後退させることで、図１０を用いて説明した研磨工程で研磨した層間絶縁膜ＩＬ１の上面の平坦性を保ったまま、ダミーゲート電極ＤＧ１〜ＤＧ３などを露出させることができる。
すなわち、層間絶縁膜ＩＬ１の上面には凹凸が形成されないため、層間絶縁膜ＩＬ１の上面に凹部が形成され、ディッシングが生じることを防ぐことができる。また、ゲートパターンが疎に形成された第２低耐圧トランジスタ領域１Ｄにおいても、層間絶縁膜ＩＬ１およびダミーゲート電極ＤＧ３の高さが制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１などに比べて低くなることを防ぐことができる。よって、後にメタルゲート電極を形成する過程において、層間絶縁膜ＩＬ１の上面上に金属膜が残ることを防ぐことができる。このため、前記実施の形態１と同様の効果を得ることができる。
また、図１０に示す構造を得た後、ダミーゲート電極ＤＧ１〜ＤＧ３などの上面と、層間絶縁膜ＩＬ１の上面とを同一面において平坦化するためには、層間絶縁膜ＩＬ１の上面を研磨することで、層間絶縁膜ＩＬ１の上面を、絶縁膜ＩＦ３、ＩＦ４の合計の膜厚である１００ｎｍ程度後退させることが考えられる。しかし、ＣＭＰ法などによる研磨は、長時間行うほど面の平坦性が損なわれる性質があるため、研磨を行う時間は短いことが望ましい。
そこで、本実施の形態では、図１０に示す構造を得た後、エッチバックを行うことで、層間絶縁膜ＩＬ１の上面を１００ｎｍ程度後退させ、その後、ポリシリコン膜の上面のダメージ層を除去するため、図２７を用いて説明したように少量の研磨を行っている。すなわち、本実施の形態では、１００ｎｍの研磨工程の代わりにエッチバックを行っているため、図１０に示す構造を得た後に行う研磨の量を低減することができる。したがって、研磨を長時間行う必要がなくなるため、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面と同じ高さに後退した層間絶縁膜ＩＬ１の上面に凹凸が形成されることを防ぐことができる。言い換えれば、図４７を用いて説明した工程の後の層間絶縁膜ＩＬ１の膜厚の均一性を高めることができる。
このようにして、制御ゲート電極ＣＧ、ダミーゲート電極ＤＧ１〜ＤＧ３、絶縁膜ＩＦ４および層間絶縁膜ＩＬ１のそれぞれの上面の平坦性を高めることで、その後層間絶縁膜ＩＬ１上に形成する膜の成膜不良、または、レジスト膜に対する露光工程における焦点ずれなどの発生を防ぐことができる。また、上記のように層間絶縁膜ＩＬ１などの上面の平坦性を高めることで、層間絶縁膜ＩＬ１上に形成された溝内にプラグまたは配線を、研磨工程を用いて埋め込む際に、金属膜の研磨残りが生じることを防ぐことができる。以上より、半導体装置の信頼性を向上させることができる。
また、本実施の形態とは異なり、図１０を用いて説明した工程の後に、層間絶縁膜ＩＬ１から露出している部分であって、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの直上の絶縁膜ＩＦ３、ＩＦ４をエッチングにより除去し、その後層間絶縁膜ＩＬ１の上面を研磨することが考えられる。ただし、この場合、当該エッチングにより絶縁膜ＩＦ３、ＩＦ４を除去しても、メモリゲート電極ＭＧの側壁および上面を覆う絶縁膜ＩＦ４は、層間絶縁膜ＩＬ１に覆われているため除去されない。
したがって、当該エッチングの後に層間絶縁膜ＩＬ１の上面を研磨して、層間絶縁膜ＩＬ１の上面と各ゲート電極の上面とを略同一面内で平坦化しようとしても、メモリゲート電極ＭＧに隣接する窒化シリコン膜からなる絶縁膜ＩＦ４も同時に研磨する必要がある。この場合、メモリゲート電極ＭＧに対する相対的な研磨量が小さくなりやすいので、研磨量を比較的多めに設定する必要がある。よって、各種のゲート電極同士の間で高さがばらつく問題、および、層間絶縁膜ＩＬ１の上面の過度な研磨によるディッシングが発生する問題が生じ得る。
これに対し、本実施の形態では、図２６を用いて説明したエッチバックにより、制御ゲート電極ＣＧ上においてメモリゲート電極ＭＧを覆う絶縁膜ＩＦ４も除去している。よって、その後に図２７を用いて説明した研磨工程を行った際に、各種のゲート電極同士の間で高さがばらつくこと、および、層間絶縁膜ＩＬ１の上面が過度に研磨されることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
（実施の形態３）
以下では、図２９〜図３１を用いて、本実施の形態３の半導体装置の製造方法について説明する。本実施の形態の製造工程は、前記実施の形態２とほぼ同様であるが、メモリゲート電極の上部分を研磨する前に、メモリゲート電極の上面を覆うシリサイド層を除去する工程を行う点で、前記実施の形態２とは異なる。図２９〜図３１は、本実施の形態の半導体装置の製造工程中の断面図である。図２９〜図３１には、図１と同様にメモリセル領域１Ａ、第１低耐圧トランジスタ領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび第２低耐圧トランジスタ領域１Ｄを示している。
本実施の形態では、まず、図１〜図１０および図２６を用いて説明した工程を行う。つまり、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３と、それらの上の窒化シリコン膜からなる絶縁膜ＩＦ３とを形成し、各ゲート電極と絶縁膜ＩＦ３を覆う絶縁膜ＩＦ４および層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１の上面を研磨して、窒化シリコン膜からなる絶縁膜ＩＦ３、ＩＦ４を層間絶縁膜ＩＬ１から露出させる。その後、ドライエッチング法によりエッチバックを行うことで、絶縁膜ＩＦ４、ＩＦ３および層間絶縁膜ＩＬ１のそれぞれの上面を後退させる。これにより、制御ゲート電極ＣＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面と、絶縁膜ＩＦ４および層間絶縁膜ＩＬ１のそれぞれの上面とを平坦化させる。
ここで、当該エッチバック後の制御ゲート電極ＣＧの上面および層間絶縁膜ＩＬ１の上面のそれぞれの上の領域において、メモリゲート電極ＭＧの上部の一部分およびメモリゲート電極ＭＧ上のシリサイド層Ｓ１が突出し、その上面を覆うシリサイド層Ｓ１が層間絶縁膜ＩＬ１上に露出している。
次に、例えばアンモニア加水（ＡＰＭ：ammonium hydrogen-peroxide mixture）を用いてウェットエッチングを行うことで、層間絶縁膜ＩＬ１上に露出し、メモリゲート電極ＭＧの上面を覆うシリサイド層Ｓ１を除去する。これにより、メモリゲート電極ＭＧの上面を露出させる。
次に、図３０に示すように、図２７を用いて説明した工程と同様の研磨工程を行うことで、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面を平坦化する。
次に、図３１に示すように、図１８〜図２４を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を製造することができる。
ゲートラストプロセスでは、制御ゲート電極、メモリゲート電極および他のダミーゲート電極のそれぞれの上面を層間絶縁膜から露出させるために研磨工程を行う。その際、例えばメモリゲート電極の上面を覆うシリサイド層を研磨により除去すると、当該研磨中にメモリゲート電極から分離されたシリサイド層の粒子は、研磨により生じた熱により、各ゲート電極中のシリコンと反応し、これにより各ゲート電極上に再度シリサイド層が形成される。つまり、研磨によりシリサイド層を除去しようとすると、研磨を終了した時点で、制御ゲート電極、メモリゲート電極および他のダミーゲート電極のそれぞれの上面に、薄いシリサイド層が再度形成されている場合がある。
ゲートラストプロセスでは、当該研磨の後に一部の擬似的なゲート電極であるダミーゲート電極を除去してメタルゲート電極に置き換える必要があるが、上記研磨により再度形成されたシリサイド層が障害となり、ダミーゲート電極を除去することができなくなる問題が生じる。この場合、ダミーゲート電極が除去されないため、メタルゲート電極への置換を行うことができない。研磨工程により形成された薄いシリサイド層は、当該研磨工程後に除去することは困難であるため、当該研磨工程前にシリサイド層を除去することが望ましい。
そこで、本実施の形態では、図２９を用いて説明した工程において、メモリゲート電極ＭＧの上面を覆い、層間絶縁膜ＩＬ１上に露出しているシリサイド層Ｓ１を除去している。その後、図３０を用いて説明した研磨工程では、シリサイド層Ｓ１を研磨することなく、メモリゲート電極ＭＧの上部などを研磨して、層間絶縁膜ＩＬ１、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面を平坦化している。
したがって、ここでは、研磨工程によりメモリゲート電極ＭＧ上のシリサイド層Ｓ１を研磨しないため、各ゲート電極の上面上に薄いシリサイド層が形成されることを防ぐことができる。よって、図１５を用いて説明した工程において、ダミーゲート電極ＤＧ１〜ＤＧ３を除去する際、ダミーゲート電極ＤＧ１〜ＤＧ３のそれぞれの上面は薄いシリサイド層に覆われていないため、当該シリサイド層に阻まれることなく、用意にダミーゲート電極ＤＧ１〜ＤＧ３を除去することができる。
このため、ダミーゲート電極ＤＧ１〜ＤＧ３をメタルゲート電極であるゲート電極Ｇ１〜Ｇ３（図２８参照）に置き換えることができるため、所望の特性を有するＭＩＳＦＥＴＱ１〜Ｑ３を形成することができる。したがって、半導体装置の信頼性を向上させることができる。
また、本実施の形態の製造工程は、図２７を用いて説明したシリサイド層Ｓ１の除去工程以外は、前記実施の形態２と同様である。したがって、本実施の形態では、前記実施の形態２と同様の効果を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１、２では、高耐圧トランジスタのゲート電極をメタルゲート電極により形成することについて説明したが、高耐圧トランジスタ領域にｈｉｇｈ−ｋ膜およびメタルゲート電極を形成せず、高耐圧トランジスタのゲート電極をポリシリコン膜により形成しても構わない。この場合、例えば図１４を用いて説明した工程で、絶縁膜ＩＦ４によりダミーゲート電極ＤＧ２を覆えば、後の工程でダミーゲート電極ＤＧ２をメタルゲート電極に置換することなく残すことができ、ダミーゲート電極ＤＧ２を、ダミーゲート電極ではなく実際に回路を構成するゲート電極として使用することができる。
また、前記実施の形態１〜３では、ｈｉｇｈ−ｋ膜を形成してからダミーゲート電極を形成するｈｉｇｈ−ｋファーストの製造方法を用いる場合であっても、メモリゲート電極の下のＯＮＯ膜に不純物が注入されることを防ぐため、制御ゲート電極上のキャップ絶縁膜は大きい膜厚で形成する必要がある。このため、前記実施の形態１〜３にｈｉｇｈ−ｋファーストの製造方法を適用したとしても、同様の効果を得ることができる。
１Ａ メモリセル領域
１Ｂ 第１低耐圧トランジスタ領域
１Ｃ 高耐圧トランジスタ領域
１Ｄ 第２低耐圧トランジスタ領域
ＣＧ 制御ゲート電極
ＤＧ１〜ＤＧ３ ダミーゲート電極
ＥＩ 素子分離領域
ＧＩ ゲート絶縁膜
ＩＦ１〜ＩＦ４、ＩＦ６ 絶縁膜
ＩＬ１〜ＩＬ３ 層間絶縁膜
ＭＣ メモリセル
ＭＧ メモリゲート電極
ＯＮ ＯＮＯ膜
ＳＢ 半導体基板
Ｓ１、Ｓ２ シリサイド層

Claims (11)

  1. （ａ）半導体基板を用意する工程、
    （ｂ１）前記半導体基板の第２領域の主面上に、制御ゲート電極と、前記制御ゲート電極上の第４絶縁膜とを形成し、前記制御ゲート電極および前記第４絶縁膜を含む積層膜の側壁に、電荷蓄積部を含む第５絶縁膜を介してメモリゲート電極を形成する工程、
    （ｂ）前記半導体基板の前記主面上にダミーゲート電極と、前記ダミーゲート電極上の第１絶縁膜とを形成する工程、
    （ｃ１）前記（ｂ）工程の後、前記制御ゲート電極および前記メモリゲート電極を含むパターンを挟むように、前記半導体基板の前記主面に一対の第２ソース・ドレイン領域を形成する工程、
    （ｃ）前記（ｂ１）工程の後、前記ダミーゲート電極の横の前記半導体基板の前記主面に一対の第１ソース・ドレイン領域を形成する工程、
    （ｄ）前記（ｃ１）工程の後、前記ダミーゲート電極および前記第１絶縁膜を覆い、前記第１絶縁膜とは異なる材料からなる第２絶縁膜を形成する工程、
    （ｅ）前記第２絶縁膜の上面を研磨して、前記第１絶縁膜の上面を前記第２絶縁膜から露出させる工程、
    （ｆ）前記（ｅ）工程の後、前記第１絶縁膜を除去する工程、
    （ｇ）前記（ｆ）工程の後、前記第２絶縁膜の前記上面を研磨して後退させる工程、
    （ｈ）前記（ｇ）工程の後、前記ダミーゲート電極を、金属膜を含むゲート電極に置換することで、前記ゲート電極および前記第１ソース・ドレイン領域を備えた電界効果トランジスタを形成する工程、
    を有し、
    前記（ｄ）工程では、前記制御ゲート電極および前記第４絶縁膜を覆う前記第２絶縁膜を形成し、
    前記（ｅ）工程では、前記第２絶縁膜の前記上面を研磨することにより、前記第４絶縁膜の上面を前記第２絶縁膜から露出させ、
    前記（ｆ）工程では、前記第１絶縁膜および前記第４絶縁膜を除去し、
    前記制御ゲート電極、前記メモリゲート電極および前記第２ソース・ドレイン領域は、メモリセルを構成し、
    前記（ｇ）工程の後、前記第２絶縁膜の前記上面の位置は、前記制御ゲート電極および前記メモリゲート電極のそれぞれの上面の位置よりも高く、前記第２絶縁膜の前記上面の位置は、前記ダミーゲート電極の上面の位置よりも高い、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ１）前記ダミーゲート電極を除去することで溝を形成する工程、
    （ｈ２）前記半導体基板上に前記金属膜を形成することで前記溝を埋め込む工程、
    （ｈ３）前記第２絶縁膜上の前記金属膜を除去して前記第２絶縁膜の前記上面を露出させることで、前記溝内の前記金属膜を含む前記ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    （ｈ４）前記（ｈ１）工程の後、前記（ｈ２）工程の前に、前記溝の底面を覆う第３絶縁膜を形成する工程をさらに有し、
    前記第３絶縁膜は、窒化シリコンよりも誘電率が高い、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１絶縁膜をマスクとして用いたイオン注入法により、前記第１ソース・ドレイン領域を形成し、
    前記（ｈ１）工程では、ウェットエッチングにより前記ダミーゲート電極を除去する、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｈ１）工程で行う前記ウェットエッチングでは、アンモニア水を溶剤として用いる、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第２絶縁膜は、酸化シリコン膜を含み、前記第１絶縁膜は、窒化シリコン膜を含む、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ１）工程では、前記メモリゲート電極をマスクとして用いてイオン注入を行うことで、前記第２ソース・ドレイン領域を形成する、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    （ｉ）前記（ｈ）工程の後、前記電界効果トランジスタおよび前記第２絶縁膜の前記上面を覆う第６絶縁膜を形成する工程、
    （ｊ）前記第２絶縁膜および前記第６絶縁膜を貫通し、前記第１ソース・ドレイン領域に電気的に接続された接続部を形成する工程、
    をさらに有する、半導体装置の製造方法。
  9. （ａ）半導体基板を用意する工程、
    （ｂ１）前記半導体基板の第２領域の主面上に、制御ゲート電極と、前記制御ゲート電極上の第４絶縁膜とを形成し、前記制御ゲート電極および前記第４絶縁膜を含む積層膜の側壁に、電荷蓄積部を含む第５絶縁膜を介してメモリゲート電極を形成する工程、
    （ｂ）前記半導体基板の前記主面上にダミーゲート電極と、前記ダミーゲート電極上の第１絶縁膜とを形成する工程、
    （ｃ１）前記（ｂ）工程の後、前記制御ゲート電極および前記メモリゲート電極を含むパターンを挟むように、前記半導体基板の前記主面に一対の第２ソース・ドレイン領域を形成する工程、
    （ｃ）前記（ｂ１）工程の後、前記ダミーゲート電極の横の前記半導体基板の前記主面に一対の第１ソース・ドレイン領域を形成する工程、
    （ｃ２）前記（ｃ）工程および前記（ｃ１）工程の後、前記第１ソース・ドレイン領域、前記第２ソース・ドレイン領域および前記メモリゲート電極のそれぞれの上面にシリサイド層を形成する工程、
    （ｄ）前記（ｃ２）工程の後、前記ダミーゲート電極および前記第１絶縁膜を覆い、前記第１絶縁膜とは異なる材料からなる第２絶縁膜を形成する工程、
    （ｅ）前記第２絶縁膜の上面を研磨して、前記第１絶縁膜の上面を前記第２絶縁膜から露出させる工程、
    （ｆ）前記（ｅ）工程の後、前記第１絶縁膜の前記上面および前記第２絶縁膜の前記上面のそれぞれをエッチバックすることで、前記ダミーゲート電極の上面を露出する工程、
    （ｆ１）前記（ｆ）工程の後、前記メモリゲート電極上の前記シリサイド層を除去する工程、
    （ｆ２）前記（ｆ１）工程の後、前記メモリゲート電極の前記上面を研磨する工程、
    （ｇ）前記（ｆ２）工程の後、前記ダミーゲート電極を、金属膜を含むゲート電極に置換することで、前記ゲート電極および前記第１ソース・ドレイン領域を備えた電界効果トランジスタを形成する工程、
    を有し、
    前記（ｄ）工程では、前記制御ゲート電極および前記第４絶縁膜を覆う前記第２絶縁膜を形成し、
    前記（ｅ）工程では、前記第２絶縁膜の前記上面を研磨することにより、前記第４絶縁膜の上面を前記第２絶縁膜から露出させ、
    前記（ｆ）工程では、前記第１絶縁膜の前記上面、前記第２絶縁膜の前記上面および前記第４絶縁膜の上面をエッチバックすることで、前記制御ゲート電極の上面、前記メモリゲート電極および前記メモリゲート電極上の前記シリサイド層を、前記第１絶縁膜、前記第２絶縁膜および前記第４絶縁膜から露出させる、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第２絶縁膜は、酸化シリコン膜を含み、前記第１絶縁膜は、窒化シリコン膜を含む、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    （ｈ）前記（ｇ）工程の後、前記電界効果トランジスタおよび前記第２絶縁膜の前記上面を覆う第６絶縁膜を形成する工程、
    （ｉ）前記第２絶縁膜および前記第６絶縁膜を貫通し、前記第１ソース・ドレイン領域に電気的に接続された接続部を形成する工程、
    をさらに有する、半導体装置の製造方法。
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US10943822B2 (en) * 2018-03-15 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Forming gate line-end of semiconductor structures
CN110148582A (zh) * 2019-04-15 2019-08-20 上海华力集成电路制造有限公司 接触孔的制造方法
US11587828B2 (en) * 2020-08-11 2023-02-21 Nanya Technology Corporation Semiconductor device with graphene conductive structure and method for forming the same
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3371189B2 (ja) * 1996-04-30 2003-01-27 ソニー株式会社 Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法
US6177303B1 (en) 1998-09-28 2001-01-23 U.S. Philips Corporation Method of manufacturing a semiconductor device with a field effect transistor
US9012277B2 (en) * 2012-01-09 2015-04-21 Globalfoundries Inc. In situ doping and diffusionless annealing of embedded stressor regions in PMOS and NMOS devices
US9040404B2 (en) * 2012-11-14 2015-05-26 International Business Machines Corporation Replacement metal gate structure for CMOS device
US9385044B2 (en) * 2012-12-31 2016-07-05 Texas Instruments Incorporated Replacement gate process
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN105097521B (zh) * 2014-05-04 2018-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
JP2016051745A (ja) * 2014-08-29 2016-04-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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