JP3371189B2 - Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タの製造方法、およびこの方法を応用したＣＭＯＳトラ
ンジスタの製造方法に関する。
タの製造方法、およびこの方法を応用したＣＭＯＳトラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】一般に表面チャネル型トランジスタは、
埋め込みチャネル型トランジスタと異なり、電流がＳｉ
基板表面を流れるためゲート電極の電界で制御しやす
く、スイッチング特性に優れている。したがって、低消
費電流が要求されるデバイスには、前述したように表面
チャネル型トランジスタの方が埋め込みチャネル型トラ
ンジスタに比べオフ電流を小さくすることができること
から、Ｎｃｈトランジスタ、Ｐｃｈトランジスタ共に表
面チャネル型の方式が採用されつつある。
埋め込みチャネル型トランジスタと異なり、電流がＳｉ
基板表面を流れるためゲート電極の電界で制御しやす
く、スイッチング特性に優れている。したがって、低消
費電流が要求されるデバイスには、前述したように表面
チャネル型トランジスタの方が埋め込みチャネル型トラ
ンジスタに比べオフ電流を小さくすることができること
から、Ｎｃｈトランジスタ、Ｐｃｈトランジスタ共に表
面チャネル型の方式が採用されつつある。
【０００３】ところで、このような表面チャネル型のＮ
ｃｈトランジスタ、Ｐｃｈトランジスタを有するＣＭＯ
Ｓトランジスタを製造するには、通常、図６（ａ）〜
（ｄ）、図７に示す方法が採られる。なお、図６（ａ）
〜（ｄ）はゲート電極の長さ方向と直交する方向の断面
図でＮｃｈトランジスタ領域およびＰｃｈトランジスタ
領域のうちの一方の領域のみを示した図であり、図７は
ゲート電極の長さ方向と平行な方向の断面図である。
ｃｈトランジスタ、Ｐｃｈトランジスタを有するＣＭＯ
Ｓトランジスタを製造するには、通常、図６（ａ）〜
（ｄ）、図７に示す方法が採られる。なお、図６（ａ）
〜（ｄ）はゲート電極の長さ方向と直交する方向の断面
図でＮｃｈトランジスタ領域およびＰｃｈトランジスタ
領域のうちの一方の領域のみを示した図であり、図７は
ゲート電極の長さ方向と平行な方向の断面図である。
【０００４】図６（ａ）〜（ｄ）、図７を参照して従来
の製造方法を説明すると、まず、図６（ａ）に示すよう
にシリコン基板１上にＬＯＣＯＳ法によって素子分離領
域２を形成し、図７に示すようにＮｃｈトランジスタ領
域（ＮｃｈＴｒ）とＰｃｈトランジスタ領域（ＰｃｈＴ
ｒ）とを分離する。次に、図６（ａ）に示したようにシ
リコン基板１上にゲート酸化膜２を形成し、さらにこの
上に晶質または非晶質のピュアシリコン（不純物をドー
ピングしていないシリコン）からなるＳｉ膜４を堆積形
成する。続いて、図７に示したＮｃｈＴｒ側にＮ型の不
純物を、ＰｃｈＴｒ側にＰ型の不純物をそれぞれイオン
注入し、それぞれの領域で形成するトランジスタに対応
した導電型のＳｉ膜４にする。
の製造方法を説明すると、まず、図６（ａ）に示すよう
にシリコン基板１上にＬＯＣＯＳ法によって素子分離領
域２を形成し、図７に示すようにＮｃｈトランジスタ領
域（ＮｃｈＴｒ）とＰｃｈトランジスタ領域（ＰｃｈＴ
ｒ）とを分離する。次に、図６（ａ）に示したようにシ
リコン基板１上にゲート酸化膜２を形成し、さらにこの
上に晶質または非晶質のピュアシリコン（不純物をドー
ピングしていないシリコン）からなるＳｉ膜４を堆積形
成する。続いて、図７に示したＮｃｈＴｒ側にＮ型の不
純物を、ＰｃｈＴｒ側にＰ型の不純物をそれぞれイオン
注入し、それぞれの領域で形成するトランジスタに対応
した導電型のＳｉ膜４にする。
【０００５】次いで、Ｓｉ膜４上にタングステンシリサ
イド（ＷＳｉx ）からなる膜（図示略）を形成し、さら
に該膜と前記Ｓｉ膜４とをパターニングし、図６（ｂ）
に示すようにシリコン部５ａと金属シリサイド部５ｂと
からなるポリサイド構造のゲート電極５を形成する。続
いて、これらゲート電極５…をマスクにしてＮｃｈＴｒ
側にＮ型の不純物を、ＰｃｈＴｒ側にＰ型の不純物をそ
れぞれイオン注入法によってドーピングし、さらに熱処
理してこれら不純物を活性化させ、図６（ｃ）に示すよ
うにそれぞれの領域で形成するトランジスタに対応した
ＬＤＤ拡散層６を形成する。
イド（ＷＳｉx ）からなる膜（図示略）を形成し、さら
に該膜と前記Ｓｉ膜４とをパターニングし、図６（ｂ）
に示すようにシリコン部５ａと金属シリサイド部５ｂと
からなるポリサイド構造のゲート電極５を形成する。続
いて、これらゲート電極５…をマスクにしてＮｃｈＴｒ
側にＮ型の不純物を、ＰｃｈＴｒ側にＰ型の不純物をそ
れぞれイオン注入法によってドーピングし、さらに熱処
理してこれら不純物を活性化させ、図６（ｃ）に示すよ
うにそれぞれの領域で形成するトランジスタに対応した
ＬＤＤ拡散層６を形成する。
【０００６】次いで、公知の手法により各ゲート電極５
の両側部にサイドウォール７を形成する。続いて、サイ
ドウォール７…、ゲート電極５…をマスクにしてＮｃｈ
Ｔｒ側にＮ型の不純物を、ＰｃｈＴｒ側にＰ型の不純物
をそれぞれイオン注入法によってドーピングし、さらに
熱処理によってドーピングした不純物を活性化させ、こ
れにより図６（ｄ）に示すようにそれぞれの領域で形成
するトランジスタに対応したソース／ドレイン領域とな
る拡散層８を形成する。
の両側部にサイドウォール７を形成する。続いて、サイ
ドウォール７…、ゲート電極５…をマスクにしてＮｃｈ
Ｔｒ側にＮ型の不純物を、ＰｃｈＴｒ側にＰ型の不純物
をそれぞれイオン注入法によってドーピングし、さらに
熱処理によってドーピングした不純物を活性化させ、こ
れにより図６（ｄ）に示すようにそれぞれの領域で形成
するトランジスタに対応したソース／ドレイン領域とな
る拡散層８を形成する。
【０００７】
【発明が解決しようとする課題】ところで、このような
ＣＭＯＳトランジスタの製造方法では、前述したように
ゲート電極５の低抵抗化のため、さらにはＮｃｈＴｒお
よびＰｃｈＴｒのそれぞれのゲート電極５間を電気的に
接続するため、ゲート電極５をシリコン部５ａと金属シ
リサイド部５ｂとからなるポリサイド構造としている。
しかしながら、このようにポリサイド構造としているこ
とから、前記製造工程中おいてゲート電極５を形成した
後、ドーピングした不純物を活性化させ、ＬＤＤ拡散層
６、拡散層８を形成するための熱処理を行うと、図８に
示すように、シリコン部５ａ中の不純物が形成された金
属シリサイド部５ｂの膜中を通って容易に相互拡散して
しまう。そして、このように相互拡散が起こると、シリ
コン部５ａ中の不純物濃度が低下することによってゲー
ト電極の仕事関数が変化し、トランジスタのしきい値電
圧が変化するといった不都合が生じてしまう。
ＣＭＯＳトランジスタの製造方法では、前述したように
ゲート電極５の低抵抗化のため、さらにはＮｃｈＴｒお
よびＰｃｈＴｒのそれぞれのゲート電極５間を電気的に
接続するため、ゲート電極５をシリコン部５ａと金属シ
リサイド部５ｂとからなるポリサイド構造としている。
しかしながら、このようにポリサイド構造としているこ
とから、前記製造工程中おいてゲート電極５を形成した
後、ドーピングした不純物を活性化させ、ＬＤＤ拡散層
６、拡散層８を形成するための熱処理を行うと、図８に
示すように、シリコン部５ａ中の不純物が形成された金
属シリサイド部５ｂの膜中を通って容易に相互拡散して
しまう。そして、このように相互拡散が起こると、シリ
コン部５ａ中の不純物濃度が低下することによってゲー
ト電極の仕事関数が変化し、トランジスタのしきい値電
圧が変化するといった不都合が生じてしまう。
【０００８】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、相互拡散に起因する不都
合を解消したＣＭＯＳトランジスタの製造方法、および
この方法の基となるＭＯＳトランジスタの製造方法を提
供することにある
で、その目的とするところは、相互拡散に起因する不都
合を解消したＣＭＯＳトランジスタの製造方法、および
この方法の基となるＭＯＳトランジスタの製造方法を提
供することにある
【０００９】
【課題を解決するための手段】ここで説明するＭＯＳト
ランジスタの製造方法では、シリコン基体上のゲート酸
化膜上にシリコン材料からなるゲート電極パターンを形
成する第１工程と、前記ゲート電極パターンをマスクに
して前記シリコン基体に不純物をドーピングし、ドーピ
ングした不純物を活性化させて前記シリコン基体表層部
に拡散層を形成する第２工程と、前記ゲート電極パター
ンを覆って層間絶縁膜を形成する第３工程と、前記層間
絶縁膜の上部を除去して前記ゲート電極パターンの上部
を露出させる第４工程と、露出させたゲート電極パター
ンを選択的にエッチング除去する第５工程と、前記ゲー
ト電極パターンがエッチング除去されて形成された凹部
に金属材料を埋め込む第６工程と、を備えたことを前記
課題の解決手段とした。
ランジスタの製造方法では、シリコン基体上のゲート酸
化膜上にシリコン材料からなるゲート電極パターンを形
成する第１工程と、前記ゲート電極パターンをマスクに
して前記シリコン基体に不純物をドーピングし、ドーピ
ングした不純物を活性化させて前記シリコン基体表層部
に拡散層を形成する第２工程と、前記ゲート電極パター
ンを覆って層間絶縁膜を形成する第３工程と、前記層間
絶縁膜の上部を除去して前記ゲート電極パターンの上部
を露出させる第４工程と、露出させたゲート電極パター
ンを選択的にエッチング除去する第５工程と、前記ゲー
ト電極パターンがエッチング除去されて形成された凹部
に金属材料を埋め込む第６工程と、を備えたことを前記
課題の解決手段とした。
【００１０】この製造方法によれば、ドーピングした不
純物を活性化させてシリコン基体表層部に拡散層を形成
した後、一旦形成したゲート電極パターンを除去し、除
去したことによって形成された凹部に金属材料を埋め込
むので、該金属材料からゲート電極を形成することによ
り、拡散層形成に伴う熱処理に影響を受けないゲート電
極が得られる。
純物を活性化させてシリコン基体表層部に拡散層を形成
した後、一旦形成したゲート電極パターンを除去し、除
去したことによって形成された凹部に金属材料を埋め込
むので、該金属材料からゲート電極を形成することによ
り、拡散層形成に伴う熱処理に影響を受けないゲート電
極が得られる。
【００１１】そして、本発明のＭＯＳトランジスタの製
造方法では、シリコン基体上のゲート酸化膜上に、該ゲ
ート酸化膜側からシリコン材料、シリコンに対してエッ
チングの選択比がとれる材料、シリコン材料の順で積層
されてなるゲート電極パターンを形成する第１工程と、
前記ゲート電極パターンをマスクにして前記シリコン基
体に不純物をドーピングし、ドーピングした不純物を活
性化させて前記シリコン基体表層部に拡散層を形成する
第２工程と、前記ゲート電極パターンを覆って層間絶縁
膜を形成する第３工程と、前記層間絶縁膜の上部を除去
して前記ゲート電極パターンの上部を露出させる第４工
程と、露出させたゲート電極パターンにおける上層のシ
リコン材料を選択的にエッチング除去する第５工程と、
前記ゲート電極パターンにおける下層のシリコン材料に
不純物をドーピングし、ドーピングした不純物を活性化
させる第６工程と、前記ゲート電極パターンの上層のシ
リコン材料がエッチング除去されて形成された凹部に金
属材料を埋め込む第７工程とを備え、前記第５工程と第
７工程との間に、前記ゲート電極パターンにおける、シ
リコンに対してエッチングの選択比がとれる材料をエッ
チング除去する工程を有したことを前記課題の解決手段
とした。
造方法では、シリコン基体上のゲート酸化膜上に、該ゲ
ート酸化膜側からシリコン材料、シリコンに対してエッ
チングの選択比がとれる材料、シリコン材料の順で積層
されてなるゲート電極パターンを形成する第１工程と、
前記ゲート電極パターンをマスクにして前記シリコン基
体に不純物をドーピングし、ドーピングした不純物を活
性化させて前記シリコン基体表層部に拡散層を形成する
第２工程と、前記ゲート電極パターンを覆って層間絶縁
膜を形成する第３工程と、前記層間絶縁膜の上部を除去
して前記ゲート電極パターンの上部を露出させる第４工
程と、露出させたゲート電極パターンにおける上層のシ
リコン材料を選択的にエッチング除去する第５工程と、
前記ゲート電極パターンにおける下層のシリコン材料に
不純物をドーピングし、ドーピングした不純物を活性化
させる第６工程と、前記ゲート電極パターンの上層のシ
リコン材料がエッチング除去されて形成された凹部に金
属材料を埋め込む第７工程とを備え、前記第５工程と第
７工程との間に、前記ゲート電極パターンにおける、シ
リコンに対してエッチングの選択比がとれる材料をエッ
チング除去する工程を有したことを前記課題の解決手段
とした。
【００１２】この製造方法によれば、ドーピングした不
純物を活性化させてシリコン基体表層部に拡散層を形成
した後、一旦形成したゲート電極パターンにおける上層
のシリコン材料を選択的にエッチング除去し、さらに下
層のシリコン材料に不純物をドーピングしてこれを活性
化させた後、除去したことによって形成された凹部に金
属材料を埋め込むので、該金属材料および下層のシリコ
ン材料からゲート電極を形成することにより、拡散層形
成、および下層のシリコン材料への不純物拡散に伴う熱
処理に影響を受けないゲート電極が得られる。また、下
層のシリコン材料へ不純物のドーピング、およびこれの
拡散が得られるゲート電極の特性に影響を与えないの
で、不純物の導電型を任意の型に設定することが可能に
なる。
純物を活性化させてシリコン基体表層部に拡散層を形成
した後、一旦形成したゲート電極パターンにおける上層
のシリコン材料を選択的にエッチング除去し、さらに下
層のシリコン材料に不純物をドーピングしてこれを活性
化させた後、除去したことによって形成された凹部に金
属材料を埋め込むので、該金属材料および下層のシリコ
ン材料からゲート電極を形成することにより、拡散層形
成、および下層のシリコン材料への不純物拡散に伴う熱
処理に影響を受けないゲート電極が得られる。また、下
層のシリコン材料へ不純物のドーピング、およびこれの
拡散が得られるゲート電極の特性に影響を与えないの
で、不純物の導電型を任意の型に設定することが可能に
なる。
【００１３】さらにここで説明するＣＭＯＳトランジス
タの製造方法では、シリコン基体上にＰＭＯＳ領域とＮ
ＭＯＳ領域とを形成するとともに、これら各領域の表面
にゲート酸化膜を形成する第１工程と、前記シリコン基
体における前記各領域の、前記ゲート酸化膜上にそれぞ
れシリコン材料からなるゲート電極パターンを形成する
第２工程と、前記ＮＭＯＳ領域をレジスト層で覆い、該
レジスト層と前記ゲート電極パターンとをマスクにして
前記シリコン基体のＰＭＯＳ領域にＰ型の不純物をドー
ピングするとともに、前記ＰＭＯＳ領域をレジスト層で
覆い、該レジスト層と前記ゲート電極パターンとをマス
クにして前記シリコン基体のＮＭＯＳ領域にＮ型の不純
物をドーピングし、さらにドーピングした不純物を活性
化させ、前記シリコン基体における各領域の表層部にそ
れぞれ拡散層を形成する第３工程と、前記ゲート電極パ
ターンを覆って層間絶縁膜を形成する第４工程と、前記
層間絶縁膜の上部を除去して前記ゲート電極パターンの
上部を露出させる第５工程と、露出させたゲート電極パ
ターンを選択的にエッチング除去する第６工程と、前記
ゲート電極パターンがエッチング除去されて形成された
凹部に金属材料を埋め込む第７工程と、を備えたことを
前記課題の解決手段とした。
タの製造方法では、シリコン基体上にＰＭＯＳ領域とＮ
ＭＯＳ領域とを形成するとともに、これら各領域の表面
にゲート酸化膜を形成する第１工程と、前記シリコン基
体における前記各領域の、前記ゲート酸化膜上にそれぞ
れシリコン材料からなるゲート電極パターンを形成する
第２工程と、前記ＮＭＯＳ領域をレジスト層で覆い、該
レジスト層と前記ゲート電極パターンとをマスクにして
前記シリコン基体のＰＭＯＳ領域にＰ型の不純物をドー
ピングするとともに、前記ＰＭＯＳ領域をレジスト層で
覆い、該レジスト層と前記ゲート電極パターンとをマス
クにして前記シリコン基体のＮＭＯＳ領域にＮ型の不純
物をドーピングし、さらにドーピングした不純物を活性
化させ、前記シリコン基体における各領域の表層部にそ
れぞれ拡散層を形成する第３工程と、前記ゲート電極パ
ターンを覆って層間絶縁膜を形成する第４工程と、前記
層間絶縁膜の上部を除去して前記ゲート電極パターンの
上部を露出させる第５工程と、露出させたゲート電極パ
ターンを選択的にエッチング除去する第６工程と、前記
ゲート電極パターンがエッチング除去されて形成された
凹部に金属材料を埋め込む第７工程と、を備えたことを
前記課題の解決手段とした。
【００１４】この製造方法によれば、ドーピングした不
純物を活性化させ、シリコン基体のＰＭＯＳ領域にＰ型
の拡散層を、またＮＭＯＳ領域にＮ型の拡散層を形成し
た後、一旦形成したゲート電極パターンを除去し、除去
したことによって形成された凹部に金属材料を埋め込む
ので、該金属材料からゲート電極を形成することによ
り、拡散層形成に伴う熱処理に影響を受けないゲート電
極を有したＣＭＯＳトランジスタが得られる。
純物を活性化させ、シリコン基体のＰＭＯＳ領域にＰ型
の拡散層を、またＮＭＯＳ領域にＮ型の拡散層を形成し
た後、一旦形成したゲート電極パターンを除去し、除去
したことによって形成された凹部に金属材料を埋め込む
ので、該金属材料からゲート電極を形成することによ
り、拡散層形成に伴う熱処理に影響を受けないゲート電
極を有したＣＭＯＳトランジスタが得られる。
【００１５】もう一つの本発明のＣＭＯＳトランジスタ
の製造方法では、シリコン基体上にＰＭＯＳ領域とＮＭ
ＯＳ領域とを形成するとともに、これら各領域の表面に
ゲート酸化膜を形成する第１工程と、前記シリコン基体
における前記各領域の、前記ゲート酸化膜上にそれぞ
れ、該ゲート酸化膜側から不純物を含有しないシリコン
材料、シリコンに対してエッチングの選択比がとれる材
料、シリコン材料の順で積層されてなるゲート電極パタ
ーンを形成する第２工程と、前記ＰＭＯＳ領域をレジス
ト層で覆い、該レジスト層と前記ゲート電極パターンと
をマスクにして前記シリコン基体のＰＭＯＳ領域にＰ型
の不純物をドーピングするとともに、前記ＮＭＯＳ領域
をレジスト層で覆い、該レジスト層と前記ゲート電極パ
ターンとをマスクにして前記シリコン基体のＮＭＯＳ領
域にＮ型の不純物をドーピングし、さらにドーピングし
た不純物を活性化させ、前記シリコン基体における各領
域の表層部にそれぞれ拡散層を形成する第３工程と、前
記ゲート電極パターンを覆って層間絶縁膜を形成する第
４工程と、前記層間絶縁膜の上部を除去して前記ゲート
電極パターンの上部を露出させる第５工程と、露出させ
たゲート電極パターンにおける上層のシリコン材料を選
択的にエッチング除去する第６工程と、前記ＰＭＯＳ領
域のゲート電極パターンにおける下層のシリコン材料に
Ｐ型の不純物をドーピングするとともに、前記ＮＭＯＳ
領域のゲート電極パターンにおける下層のシリコン材料
にＮ型の不純物をドーピングし、さらにドーピングした
不純物を活性化させる第７工程と、前記ゲート電極パタ
ーンの上層のシリコン材料がエッチング除去されて形成
された凹部に金属材料を埋め込む第８工程とを備え、前
記第６工程と第８工程との間に、前記ゲート電極パター
ンにおける、シリコンに対してエッチングの選択比がと
れる材料をエッチング除去する工程を有したことを前記
課題の解決手段とした。
の製造方法では、シリコン基体上にＰＭＯＳ領域とＮＭ
ＯＳ領域とを形成するとともに、これら各領域の表面に
ゲート酸化膜を形成する第１工程と、前記シリコン基体
における前記各領域の、前記ゲート酸化膜上にそれぞ
れ、該ゲート酸化膜側から不純物を含有しないシリコン
材料、シリコンに対してエッチングの選択比がとれる材
料、シリコン材料の順で積層されてなるゲート電極パタ
ーンを形成する第２工程と、前記ＰＭＯＳ領域をレジス
ト層で覆い、該レジスト層と前記ゲート電極パターンと
をマスクにして前記シリコン基体のＰＭＯＳ領域にＰ型
の不純物をドーピングするとともに、前記ＮＭＯＳ領域
をレジスト層で覆い、該レジスト層と前記ゲート電極パ
ターンとをマスクにして前記シリコン基体のＮＭＯＳ領
域にＮ型の不純物をドーピングし、さらにドーピングし
た不純物を活性化させ、前記シリコン基体における各領
域の表層部にそれぞれ拡散層を形成する第３工程と、前
記ゲート電極パターンを覆って層間絶縁膜を形成する第
４工程と、前記層間絶縁膜の上部を除去して前記ゲート
電極パターンの上部を露出させる第５工程と、露出させ
たゲート電極パターンにおける上層のシリコン材料を選
択的にエッチング除去する第６工程と、前記ＰＭＯＳ領
域のゲート電極パターンにおける下層のシリコン材料に
Ｐ型の不純物をドーピングするとともに、前記ＮＭＯＳ
領域のゲート電極パターンにおける下層のシリコン材料
にＮ型の不純物をドーピングし、さらにドーピングした
不純物を活性化させる第７工程と、前記ゲート電極パタ
ーンの上層のシリコン材料がエッチング除去されて形成
された凹部に金属材料を埋め込む第８工程とを備え、前
記第６工程と第８工程との間に、前記ゲート電極パター
ンにおける、シリコンに対してエッチングの選択比がと
れる材料をエッチング除去する工程を有したことを前記
課題の解決手段とした。
【００１６】この製造方法によれば、ドーピングした不
純物を活性化させ、シリコン基体のＰＭＯＳ領域にＰ型
の拡散層を、またＮＭＯＳ領域にＮ型の拡散層を形成し
た後、一旦形成したゲート電極パターンにおける上層の
シリコン材料を選択的にエッチング除去し、さらにさら
に下層のシリコン材料にそれぞれの領域に応じた導電型
の不純物をドーピングしてこれを活性化させた後、除去
したことによって形成された凹部に金属材料を埋め込む
ので、該金属材料および下層のシリコン材料からゲート
電極を形成することにより、拡散層形成、および下層の
シリコン材料への不純物拡散に伴う熱処理に影響を受け
ないゲート電極を有したＣＭＯＳトランジスタが得られ
る。
純物を活性化させ、シリコン基体のＰＭＯＳ領域にＰ型
の拡散層を、またＮＭＯＳ領域にＮ型の拡散層を形成し
た後、一旦形成したゲート電極パターンにおける上層の
シリコン材料を選択的にエッチング除去し、さらにさら
に下層のシリコン材料にそれぞれの領域に応じた導電型
の不純物をドーピングしてこれを活性化させた後、除去
したことによって形成された凹部に金属材料を埋め込む
ので、該金属材料および下層のシリコン材料からゲート
電極を形成することにより、拡散層形成、および下層の
シリコン材料への不純物拡散に伴う熱処理に影響を受け
ないゲート電極を有したＣＭＯＳトランジスタが得られ
る。
【００１７】
【発明の実施の形態】以下、本発明を図面を参照して詳
しく説明する。図１（ａ）〜（ｄ）、図２（ａ）〜
（ｃ）は、ＣＭＯＳトランジスタの製造方法の一実施形
態例を説明するための図であり、これらの図において符
号１０はシリコン基板（シリコン基体）である。なお、
本実施形態例においては、Ｎｃｈトランジスタ、Ｐｃｈ
トランジスタの両方とも基本的に同じプロセスで作製す
ることから、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）
には一方のチャネル側の断面のみを示し、他方のチャネ
ル側についてはその図示を省略している。
しく説明する。図１（ａ）〜（ｄ）、図２（ａ）〜
（ｃ）は、ＣＭＯＳトランジスタの製造方法の一実施形
態例を説明するための図であり、これらの図において符
号１０はシリコン基板（シリコン基体）である。なお、
本実施形態例においては、Ｎｃｈトランジスタ、Ｐｃｈ
トランジスタの両方とも基本的に同じプロセスで作製す
ることから、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）
には一方のチャネル側の断面のみを示し、他方のチャネ
ル側についてはその図示を省略している。
【００１８】この実施形態例では、まず、図１（ａ）に
示すように従来と同様にしてシリコン基板１０上にＬＯ
ＣＯＳ法等により素子分離領域１１を形成し、図７に示
したようにＮｃｈトランジスタ領域（ＮｃｈＴｒ）とＰ
ｃｈトランジスタ領域（ＰｃｈＴｒ）とを分離する。次
に、シリコン基板１０のアクティブ領域の表面に、熱酸
化法等によってゲート酸化膜１２を形成し、さらにこの
上に、晶質または非晶質のピュアシリコン（不純物をド
ーピングしていないシリコン）からなるＳｉ膜（図示
略）を厚さ数百ｎｍとなるように堆積形成する。
示すように従来と同様にしてシリコン基板１０上にＬＯ
ＣＯＳ法等により素子分離領域１１を形成し、図７に示
したようにＮｃｈトランジスタ領域（ＮｃｈＴｒ）とＰ
ｃｈトランジスタ領域（ＰｃｈＴｒ）とを分離する。次
に、シリコン基板１０のアクティブ領域の表面に、熱酸
化法等によってゲート酸化膜１２を形成し、さらにこの
上に、晶質または非晶質のピュアシリコン（不純物をド
ーピングしていないシリコン）からなるＳｉ膜（図示
略）を厚さ数百ｎｍとなるように堆積形成する。
【００１９】次いで、このＳｉ膜を従来公知のリソグラ
フィー技術、エッチング技術を用いてパターニングし、
図１（ａ）に示したようにゲート電極パターン１３…を
形成する。続いて、従来と同様に、ゲート電極パターン
１３…をマスクにしてＮｃｈＴｒ側（図示略）にＮ型の
不純物を、ＰｃｈＴｒ側（図示略）にＰ型の不純物をそ
れぞれイオン注入法によってドーピングし、さらに熱処
理を行って注入した不純物を活性化させ、これにより、
図１（ｂ）に示すようにそれぞれの領域で形成するトラ
ンジスタに対応した導電型のＬＤＤ拡散層１４を形成す
る。
フィー技術、エッチング技術を用いてパターニングし、
図１（ａ）に示したようにゲート電極パターン１３…を
形成する。続いて、従来と同様に、ゲート電極パターン
１３…をマスクにしてＮｃｈＴｒ側（図示略）にＮ型の
不純物を、ＰｃｈＴｒ側（図示略）にＰ型の不純物をそ
れぞれイオン注入法によってドーピングし、さらに熱処
理を行って注入した不純物を活性化させ、これにより、
図１（ｂ）に示すようにそれぞれの領域で形成するトラ
ンジスタに対応した導電型のＬＤＤ拡散層１４を形成す
る。
【００２０】次いで、ゲート電極パターン１３…を覆っ
てシリコン基板１０上にＳｉＮあるいはＳｉＯ2 をＣＶ
Ｄ法でより厚さ数十〜百数十ｎｍとなるように堆積し、
さらにこれを公知の手法によりエッチバックして各ゲー
ト電極１３の両側部にサイドウォール１５を形成する。
続いて、サイドウォール１５…、ゲート電極１３…をマ
スクにしてＮｃｈＴｒ側にＮ型の不純物を、ＰｃｈＴｒ
側にＰ型の不純物をそれぞれイオン注入法によってドー
ピングし、さらに熱処理によってドーピングした不純物
を活性化させ、これにより図１（ｃ）に示すようにそれ
ぞれの領域で形成するトランジスタに対応したソース／
ドレイン領域となる拡散層１６を形成する。ここで、Ｎ
ｃｈＴｒ側にドーピングされるＮ型の不純物としてはＡ
ｓやＰ（リン）等が用いられ、その打ち込みエネルギー
は１０〜８０ｋｅＶ程度、ドーズ量は１０14〜１０16個
／ｃｍ2 程度とされる。また、Ｐｃｈ側にドーピングさ
れるＰ型の不純物としてはＢまたはＢＦ2 + 等が用いら
れ、その打ち込みエネルギーは１０〜８０ｋｅＶ程度、
ドーズ量は１０14〜１０16個／ｃｍ2 程度とされる。
てシリコン基板１０上にＳｉＮあるいはＳｉＯ2 をＣＶ
Ｄ法でより厚さ数十〜百数十ｎｍとなるように堆積し、
さらにこれを公知の手法によりエッチバックして各ゲー
ト電極１３の両側部にサイドウォール１５を形成する。
続いて、サイドウォール１５…、ゲート電極１３…をマ
スクにしてＮｃｈＴｒ側にＮ型の不純物を、ＰｃｈＴｒ
側にＰ型の不純物をそれぞれイオン注入法によってドー
ピングし、さらに熱処理によってドーピングした不純物
を活性化させ、これにより図１（ｃ）に示すようにそれ
ぞれの領域で形成するトランジスタに対応したソース／
ドレイン領域となる拡散層１６を形成する。ここで、Ｎ
ｃｈＴｒ側にドーピングされるＮ型の不純物としてはＡ
ｓやＰ（リン）等が用いられ、その打ち込みエネルギー
は１０〜８０ｋｅＶ程度、ドーズ量は１０14〜１０16個
／ｃｍ2 程度とされる。また、Ｐｃｈ側にドーピングさ
れるＰ型の不純物としてはＢまたはＢＦ2 + 等が用いら
れ、その打ち込みエネルギーは１０〜８０ｋｅＶ程度、
ドーズ量は１０14〜１０16個／ｃｍ2 程度とされる。
【００２１】次いで、前記ゲート電極パターン１３…お
よびサイドウォール１５…を覆ってＢＰＳＧ（ホウ素リ
ンシリケートガラス）をＣＶＤ法等により厚さ数百ｎｍ
程度となるように堆積し、さらに８００〜９００℃程度
に加熱してこのＢＰＳＧ膜をフローさせるリフロー処理
を行い、該ＢＰＳＧ膜を平坦化して図１（ｃ）に示した
ように層間絶縁膜１７を形成する。
よびサイドウォール１５…を覆ってＢＰＳＧ（ホウ素リ
ンシリケートガラス）をＣＶＤ法等により厚さ数百ｎｍ
程度となるように堆積し、さらに８００〜９００℃程度
に加熱してこのＢＰＳＧ膜をフローさせるリフロー処理
を行い、該ＢＰＳＧ膜を平坦化して図１（ｃ）に示した
ように層間絶縁膜１７を形成する。
【００２２】次いで、化学的機械的研磨法（ＣＭＰ
法）、あるいは反応性イオンエッチング法（ＲＩＥ法）
により、前記層間絶縁膜１７の上部、例えば図１（ｃ）
中二点鎖線で示す位置までを除去し、前記ゲート電極パ
ターン１３の上部を露出させる。ここで、このような層
間絶縁膜１７の上部の除去処理については次のような手
法が採られる。層間絶縁膜１７を一定の条件でＣＭＰ法
によって研磨したときの研磨速度、あるいはＲＩＥ法に
よってエッチングしたときのエッチング速度を予め実験
的に調べておき、この研磨速度あるいはエッチング速度
と形成した層間絶縁膜１７の膜厚との関係から、研磨時
間、あるいはエッチング時間を制御することにより、層
間絶縁膜１７の上部を前述した状態に除去する。また、
他に例えば、シリコン基板１０上にゲート電極パターン
１３の形成と同じにしてこれと同一の材質からなる終点
判定用のパターンを作製しておき、このパターンが研磨
あるいはエッチングに伴って露出するのを光学的に検知
し、研磨あるいはエッチングの終点を検出するといった
手法も採用可能である。
法）、あるいは反応性イオンエッチング法（ＲＩＥ法）
により、前記層間絶縁膜１７の上部、例えば図１（ｃ）
中二点鎖線で示す位置までを除去し、前記ゲート電極パ
ターン１３の上部を露出させる。ここで、このような層
間絶縁膜１７の上部の除去処理については次のような手
法が採られる。層間絶縁膜１７を一定の条件でＣＭＰ法
によって研磨したときの研磨速度、あるいはＲＩＥ法に
よってエッチングしたときのエッチング速度を予め実験
的に調べておき、この研磨速度あるいはエッチング速度
と形成した層間絶縁膜１７の膜厚との関係から、研磨時
間、あるいはエッチング時間を制御することにより、層
間絶縁膜１７の上部を前述した状態に除去する。また、
他に例えば、シリコン基板１０上にゲート電極パターン
１３の形成と同じにしてこれと同一の材質からなる終点
判定用のパターンを作製しておき、このパターンが研磨
あるいはエッチングに伴って露出するのを光学的に検知
し、研磨あるいはエッチングの終点を検出するといった
手法も採用可能である。
【００２３】次いで、露出させたゲート電極パターン１
３を、図１（ｄ）に示すように選択的にエッチング除去
する。このエッチング処理については、層間絶縁膜１７
を形成するＳｉＯ2 （ＢＰＳＧ）、およびサイドウォー
ル１５を形成するＳｉＮあるいはＳｉＯ2 との間で十分
な選択比のとれるエッチャーを用いてエッチングを行
う。具体的には、ＨＢｒおよびＣｌ2 をエッチングガス
とするドライエッチングやＣｌ2 をエッチングガスとす
るドライエッチング、さらにはＳＦ6 を用いたプラズマ
エッチャーによるエッチングなどが採用可能であるが、
特にＫＯＨやアンモニア等のアルカリを用いたウエット
エッチングが好適に採用される。
３を、図１（ｄ）に示すように選択的にエッチング除去
する。このエッチング処理については、層間絶縁膜１７
を形成するＳｉＯ2 （ＢＰＳＧ）、およびサイドウォー
ル１５を形成するＳｉＮあるいはＳｉＯ2 との間で十分
な選択比のとれるエッチャーを用いてエッチングを行
う。具体的には、ＨＢｒおよびＣｌ2 をエッチングガス
とするドライエッチングやＣｌ2 をエッチングガスとす
るドライエッチング、さらにはＳＦ6 を用いたプラズマ
エッチャーによるエッチングなどが採用可能であるが、
特にＫＯＨやアンモニア等のアルカリを用いたウエット
エッチングが好適に採用される。
【００２４】次いで、シリコン基板１０の表面濃度のア
ジャストや得られるトランジスタのパンチスルー防止の
ためのイオン注入（ドーピング）を、次のようにして行
う。ＰｃｈＴｒ側をレジスト（図示略）で覆い、これを
マスクにしてＮｃｈＴｒ側にＢまたはＢＦ2 を１０〜５
０ｋｅＶ程度の打ち込みエネルギー、１０11〜１０13個
／ｃｍ2 程度のドーズ量でイオン注入する。同様に、Ｎ
ｃｈＴｒ側をレジスト（図示略）で覆い、これをマスク
にしてＰｃｈＴｒ側にＡｓまたはＰ（リン）を１０〜７
０ｋｅＶ程度の打ち込みエネルギー、１０11〜１０13個
／ｃｍ2 程度のドーズ量でイオン注入する。
ジャストや得られるトランジスタのパンチスルー防止の
ためのイオン注入（ドーピング）を、次のようにして行
う。ＰｃｈＴｒ側をレジスト（図示略）で覆い、これを
マスクにしてＮｃｈＴｒ側にＢまたはＢＦ2 を１０〜５
０ｋｅＶ程度の打ち込みエネルギー、１０11〜１０13個
／ｃｍ2 程度のドーズ量でイオン注入する。同様に、Ｎ
ｃｈＴｒ側をレジスト（図示略）で覆い、これをマスク
にしてＰｃｈＴｒ側にＡｓまたはＰ（リン）を１０〜７
０ｋｅＶ程度の打ち込みエネルギー、１０11〜１０13個
／ｃｍ2 程度のドーズ量でイオン注入する。
【００２５】続いて、７００〜１０００℃のランプアニ
ールを行い、これら注入（ドーピング）した不純物を活
性化させる。このようにしてＰｃｈＴｒ側、ＮｃｈＴｒ
側のそれぞれに不純物をドーピングし、さらにこれらを
活性化させて拡散させると、これら不純物はＰｃｈＴｒ
側、ＮｃｈＴｒ側のそれぞれにおいて実質的にチャネル
部分１８のみに注入される。したがって、このようにし
てチャネル部分１８に不純物を拡散することにより、接
合部分でのシリコン基板１０の濃度が高くなることを防
ぐことができ、接合リークの増加や接合容量の増加を防
ぐことができる。
ールを行い、これら注入（ドーピング）した不純物を活
性化させる。このようにしてＰｃｈＴｒ側、ＮｃｈＴｒ
側のそれぞれに不純物をドーピングし、さらにこれらを
活性化させて拡散させると、これら不純物はＰｃｈＴｒ
側、ＮｃｈＴｒ側のそれぞれにおいて実質的にチャネル
部分１８のみに注入される。したがって、このようにし
てチャネル部分１８に不純物を拡散することにより、接
合部分でのシリコン基板１０の濃度が高くなることを防
ぐことができ、接合リークの増加や接合容量の増加を防
ぐことができる。
【００２６】次いで、図２（ａ）に示すように前記ゲー
ト電極パターン１３がエッチング除去されて形成された
溝状の凹部１９内に、タングステン、モリブデン等の高
融点金属からなる金属材料２０を埋め込む。この金属材
料２０の埋め込みについては、スパッタ法やＣＶＤ法な
ど従来公知の種々の方法が採用可能であるが、本例で
は、前記高融点金属をスパッタ法で厚さ数十〜数百ｎｍ
に堆積して埋め込みを行う。続いて、金属材料２０を埋
め込んだ凹部１９内を、さらにＳＯＧ（スピンオングラ
ス）２１で埋め込む。このようにＳＯＧ２１をさらに埋
め込むのは、スパッタ法では前記溝状の凹部１９をカバ
レッジ良く埋め込むことができないからである。
ト電極パターン１３がエッチング除去されて形成された
溝状の凹部１９内に、タングステン、モリブデン等の高
融点金属からなる金属材料２０を埋め込む。この金属材
料２０の埋め込みについては、スパッタ法やＣＶＤ法な
ど従来公知の種々の方法が採用可能であるが、本例で
は、前記高融点金属をスパッタ法で厚さ数十〜数百ｎｍ
に堆積して埋め込みを行う。続いて、金属材料２０を埋
め込んだ凹部１９内を、さらにＳＯＧ（スピンオングラ
ス）２１で埋め込む。このようにＳＯＧ２１をさらに埋
め込むのは、スパッタ法では前記溝状の凹部１９をカバ
レッジ良く埋め込むことができないからである。
【００２７】次いで、ＳＯＧ２１、金属材料２０をＣＭ
Ｐ法によって研磨除去し、あるいはエッチバックによっ
て除去し、図２（ｂ）に示すように凹部１９内に埋め込
まれた金属材料２０を残してこれをゲート電極２２とす
る。続いて、ゲート電極２２を覆ってＢＰＳＧ等からな
る層間絶縁膜２３をＣＶＤ法等によって形成する。次い
で、従来公知のリソグラフィー技術、エッチング技術を
用い、図２（ｃ）に示すように前記拡散層１６に通じる
コンタクトホール２４を層間絶縁膜２３に形成する。そ
の後、このコンタクトホール２４内にＴｉ、ＴｉＮが積
層されてなる密着層２５を形成し、この密着層２５を介
してコンタクホール２４内にタングステンプラグ２６を
埋め込む。さらに、ＡｌＣｕ、Ｔｉ、ＴｉＮ、Ｃｕ等に
よってタングステンプラグ２６に接続する配線パターン
２７を層間絶縁膜２３上に形成し、ＣＭＯＳトランジス
タを得る。
Ｐ法によって研磨除去し、あるいはエッチバックによっ
て除去し、図２（ｂ）に示すように凹部１９内に埋め込
まれた金属材料２０を残してこれをゲート電極２２とす
る。続いて、ゲート電極２２を覆ってＢＰＳＧ等からな
る層間絶縁膜２３をＣＶＤ法等によって形成する。次い
で、従来公知のリソグラフィー技術、エッチング技術を
用い、図２（ｃ）に示すように前記拡散層１６に通じる
コンタクトホール２４を層間絶縁膜２３に形成する。そ
の後、このコンタクトホール２４内にＴｉ、ＴｉＮが積
層されてなる密着層２５を形成し、この密着層２５を介
してコンタクホール２４内にタングステンプラグ２６を
埋め込む。さらに、ＡｌＣｕ、Ｔｉ、ＴｉＮ、Ｃｕ等に
よってタングステンプラグ２６に接続する配線パターン
２７を層間絶縁膜２３上に形成し、ＣＭＯＳトランジス
タを得る。
【００２８】このような製造方法にあっては、シリコン
基板１０のＰＭＯＳＴｒ側にＰ型の拡散層１６を、また
ＮＭＯＳＴｒ側にＮ型の拡散層１６を形成した後、一旦
形成したゲート電極パターン１３を除去し、除去したこ
とによって形成された溝状の凹部１９に金属材料２０を
埋め込み、該金属材料２０からゲート電極２２を形成す
るので、得られるゲート電極２２を拡散層１６の形成に
伴う熱処理に影響を受けないものとすることができ、こ
れによりＶｔｈの変動のない、表面チャネル型のＣＭＯ
Ｓトランジスタを製造することができる。
基板１０のＰＭＯＳＴｒ側にＰ型の拡散層１６を、また
ＮＭＯＳＴｒ側にＮ型の拡散層１６を形成した後、一旦
形成したゲート電極パターン１３を除去し、除去したこ
とによって形成された溝状の凹部１９に金属材料２０を
埋め込み、該金属材料２０からゲート電極２２を形成す
るので、得られるゲート電極２２を拡散層１６の形成に
伴う熱処理に影響を受けないものとすることができ、こ
れによりＶｔｈの変動のない、表面チャネル型のＣＭＯ
Ｓトランジスタを製造することができる。
【００２９】また、ゲート電極パターン１３を、図１
（ｄ）に示すように選択的にエッチング除去した後、シ
リコン基板１０の表面濃度のアジャストや得られるトラ
ンジスタのパンチスルー防止のためのイオン注入（ドー
ピング）を行っているので、接合部分でのシリコン基板
１０の濃度が高くなることを防ぐことができ、接合リー
クの増加や接合容量の増加を防ぐことができる。なお、
前記実施形態例では、ゲート電極パターン１３を形成す
るためのＳｉ膜をピュアシリコンによって形成したが、
本発明はこれに限ることなく、不純物を含有したシリコ
ンによって前記Ｓｉ膜を形成してもよく、その場合に
は、該Ｓｉ膜の加工性が良くなることから、ゲート電極
パターン１３の形成を容易にすることができる。
（ｄ）に示すように選択的にエッチング除去した後、シ
リコン基板１０の表面濃度のアジャストや得られるトラ
ンジスタのパンチスルー防止のためのイオン注入（ドー
ピング）を行っているので、接合部分でのシリコン基板
１０の濃度が高くなることを防ぐことができ、接合リー
クの増加や接合容量の増加を防ぐことができる。なお、
前記実施形態例では、ゲート電極パターン１３を形成す
るためのＳｉ膜をピュアシリコンによって形成したが、
本発明はこれに限ることなく、不純物を含有したシリコ
ンによって前記Ｓｉ膜を形成してもよく、その場合に
は、該Ｓｉ膜の加工性が良くなることから、ゲート電極
パターン１３の形成を容易にすることができる。
【００３０】次に、本発明におけるＣＭＯＳトランジス
タの製造方法の第１実施形態例を、図３（ａ）〜
（ｄ）、図４（ａ）〜（ｃ）を参照して説明する。な
お、本実施形態例においても、Ｎｃｈトランジスタ、Ｐ
ｃｈトランジスタの両方とも基本的に同じプロセスで作
製することから、先の例と同様に図３（ａ）〜（ｄ）、
図４（ａ）〜（ｃ）には一方のチャネル側の断面のみを
示し、他方のチャネル側についてはその図示を省略す
る。
タの製造方法の第１実施形態例を、図３（ａ）〜
（ｄ）、図４（ａ）〜（ｃ）を参照して説明する。な
お、本実施形態例においても、Ｎｃｈトランジスタ、Ｐ
ｃｈトランジスタの両方とも基本的に同じプロセスで作
製することから、先の例と同様に図３（ａ）〜（ｄ）、
図４（ａ）〜（ｃ）には一方のチャネル側の断面のみを
示し、他方のチャネル側についてはその図示を省略す
る。
【００３１】この第１実施形態例が先の実施形態例と異
なるところは、主に、ゲート電極パターンの構成にあ
る。すなわち、この第１実施形態例では、まず、先の例
と同様にしてシリコン基板（シリコン基体）１０上に素
子分離領域１１を形成してＮｃｈＴｒとＰｃｈＴｒとを
分離し、さらにアクティブ領域の表面にゲート酸化膜１
２を形成する。
なるところは、主に、ゲート電極パターンの構成にあ
る。すなわち、この第１実施形態例では、まず、先の例
と同様にしてシリコン基板（シリコン基体）１０上に素
子分離領域１１を形成してＮｃｈＴｒとＰｃｈＴｒとを
分離し、さらにアクティブ領域の表面にゲート酸化膜１
２を形成する。
【００３２】次に、該ゲート酸化膜１２を覆ってシリコ
ン基板１０上にポリシリコンを厚さ数十〜百数十ｎｍと
なるように堆積し、さらにこの上にＳｉＯ2 を厚さ数ｎ
ｍ、不純物を含有しないポリシリコンを厚さ数百ｎｍと
なるように順次堆積する。なお、本発明においては、ポ
リシリコンに代えてアモルファスシリコンを用いてもよ
く、また、特に上層のシリコンについては不純物を含有
したものとしても、含有しないものとしてもよい。さら
に、シリコン間に設けられるＳｉＯ2 については、特に
これに限定されることなく、シリコンに対してエッチン
グの選択比が十分とれる材料であればこれに代えて用い
ることができる。
ン基板１０上にポリシリコンを厚さ数十〜百数十ｎｍと
なるように堆積し、さらにこの上にＳｉＯ2 を厚さ数ｎ
ｍ、不純物を含有しないポリシリコンを厚さ数百ｎｍと
なるように順次堆積する。なお、本発明においては、ポ
リシリコンに代えてアモルファスシリコンを用いてもよ
く、また、特に上層のシリコンについては不純物を含有
したものとしても、含有しないものとしてもよい。さら
に、シリコン間に設けられるＳｉＯ2 については、特に
これに限定されることなく、シリコンに対してエッチン
グの選択比が十分とれる材料であればこれに代えて用い
ることができる。
【００３３】続いて、前記ポリシリコン、ＳｉＯ2 、ポ
リシリコンからなる積層膜を、従来公知のリソグラフィ
ー技術、エッチング技術によってパターニングし、図３
（ａ）に示したように下層シリコン膜３０ａ、ＳｉＯ2
膜３０ｂ、上層シリコン膜３０ｃからなるゲート電極パ
ターン３０を形成する。次いで、先の例と同様にして各
領域にそれぞれイオン注入法で不純物をドーピングし、
さらにこれらを熱処理によって活性化させることによ
り、図３（ｂ）に示すようにＬＤＤ拡散層１４を形成す
る。続いて、先の例と同様に各ゲート電極パターン３０
の両側部にサイドウォール１５を形成し、さらにゲート
電極パターン３０…、サイドウォール１５…をマスクに
して各領域にそれぞれ不純物をドーピングし、活性化さ
せることにより、図３（ｃ）に示すように拡散層１６を
形成する。
リシリコンからなる積層膜を、従来公知のリソグラフィ
ー技術、エッチング技術によってパターニングし、図３
（ａ）に示したように下層シリコン膜３０ａ、ＳｉＯ2
膜３０ｂ、上層シリコン膜３０ｃからなるゲート電極パ
ターン３０を形成する。次いで、先の例と同様にして各
領域にそれぞれイオン注入法で不純物をドーピングし、
さらにこれらを熱処理によって活性化させることによ
り、図３（ｂ）に示すようにＬＤＤ拡散層１４を形成す
る。続いて、先の例と同様に各ゲート電極パターン３０
の両側部にサイドウォール１５を形成し、さらにゲート
電極パターン３０…、サイドウォール１５…をマスクに
して各領域にそれぞれ不純物をドーピングし、活性化さ
せることにより、図３（ｃ）に示すように拡散層１６を
形成する。
【００３４】次いで、先の例と同様にしてＢＰＳＧ膜を
形成し、さらにこれを平坦化して層間絶縁膜１７を形成
する。続いて、化学的機械的研磨法（ＣＭＰ法）、ある
いは反応性イオンエッチング法（ＲＩＥ法）により、図
３（ｃ）中二点鎖線で示す位置まで層間絶縁膜１７の上
部を除去し、ゲート電極パターン３０の上層シリコン膜
３０ｃを露出させる。次いで、露出させたゲート電極パ
ターン３０の上層シリコン膜３０ｃを、図３（ｄ）に示
すように選択的にエッチング除去する。なお、このエッ
チング処理についても、先の例と同様に層間絶縁膜１７
を形成するＳｉＯ2 （ＢＰＳＧ）、サイドウォール１５
を形成するＳｉＮあるいはＳｉＯ2 、さらにゲート電極
パターン３０のＳｉＯ2 膜３０ｂとの間で十分な選択比
のとれるエッチャーを用いてエッチングを行う。
形成し、さらにこれを平坦化して層間絶縁膜１７を形成
する。続いて、化学的機械的研磨法（ＣＭＰ法）、ある
いは反応性イオンエッチング法（ＲＩＥ法）により、図
３（ｃ）中二点鎖線で示す位置まで層間絶縁膜１７の上
部を除去し、ゲート電極パターン３０の上層シリコン膜
３０ｃを露出させる。次いで、露出させたゲート電極パ
ターン３０の上層シリコン膜３０ｃを、図３（ｄ）に示
すように選択的にエッチング除去する。なお、このエッ
チング処理についても、先の例と同様に層間絶縁膜１７
を形成するＳｉＯ2 （ＢＰＳＧ）、サイドウォール１５
を形成するＳｉＮあるいはＳｉＯ2 、さらにゲート電極
パターン３０のＳｉＯ2 膜３０ｂとの間で十分な選択比
のとれるエッチャーを用いてエッチングを行う。
【００３５】次いで、ＰｃｈＴｒ側をレジスト（図示
略）で覆い、これをマスクにしてＮｃｈＴｒ側にＡｓま
たはＰ（リン）を１０〜８０ｋｅＶ程度の打ち込みエネ
ルギー、１０15〜１０16個／ｃｍ2 程度のドーズ量でイ
オン注入し、ゲート電極パターン３０の下層シリコン膜
３０ａにドーピングする。同様に、ＮｃｈＴｒ側をレジ
スト（図示略）で覆い、これをマスクにしてＰｃｈＴｒ
側にＢＦ2 + を１０〜８０ｋｅＶ程度の打ち込みエネル
ギー、１０15〜１０16個／ｃｍ2 程度のドーズ量でイオ
ン注入し、ゲート電極パターン３０の下層シリコン膜３
０ａにドーピングする。続いて、９００℃〜１１００℃
のランプアニールを行い、これら注入（ドーピング）し
た不純物を活性化させて下層シリコン膜３０ａに導電性
を付与する。
略）で覆い、これをマスクにしてＮｃｈＴｒ側にＡｓま
たはＰ（リン）を１０〜８０ｋｅＶ程度の打ち込みエネ
ルギー、１０15〜１０16個／ｃｍ2 程度のドーズ量でイ
オン注入し、ゲート電極パターン３０の下層シリコン膜
３０ａにドーピングする。同様に、ＮｃｈＴｒ側をレジ
スト（図示略）で覆い、これをマスクにしてＰｃｈＴｒ
側にＢＦ2 + を１０〜８０ｋｅＶ程度の打ち込みエネル
ギー、１０15〜１０16個／ｃｍ2 程度のドーズ量でイオ
ン注入し、ゲート電極パターン３０の下層シリコン膜３
０ａにドーピングする。続いて、９００℃〜１１００℃
のランプアニールを行い、これら注入（ドーピング）し
た不純物を活性化させて下層シリコン膜３０ａに導電性
を付与する。
【００３６】また、この下層シリコン膜３０ａへのドー
ピングとは別に、先の例と同様にして、シリコン基板１
０の表面濃度のアジャストや得られるトランジスタのパ
ンチスルー防止のためのイオン注入（ドーピング）を行
う。なお、このイオン注入については、前記下層シリコ
ン膜３０ａへのドーピングに先立って行ってもよく、ま
たこれの直後に行ってもよい。
ピングとは別に、先の例と同様にして、シリコン基板１
０の表面濃度のアジャストや得られるトランジスタのパ
ンチスルー防止のためのイオン注入（ドーピング）を行
う。なお、このイオン注入については、前記下層シリコ
ン膜３０ａへのドーピングに先立って行ってもよく、ま
たこれの直後に行ってもよい。
【００３７】次いで、ゲート電極パターン３０のＳｉＯ
2 膜３０ｂをエッチング除去する。このエッチング方法
としては、該ＳｉＯ2 膜３０ｂ以外の箇所をレジストで
覆い、該ＳｉＯ2 膜３０ｂのみをエッチングするように
してもよいが、このＳｉＯ2膜３０ｂは前記したように
非常に薄い膜であることから、シリコン基板１０上の全
面をエッチバックすることにより、該ＳｉＯ2 膜３０ｂ
を除去するようにしてもよい。なお、このエッチング処
理については、前記下層シリコン膜３０ａへのドーピン
グに先立って行うようにしてもよい。
2 膜３０ｂをエッチング除去する。このエッチング方法
としては、該ＳｉＯ2 膜３０ｂ以外の箇所をレジストで
覆い、該ＳｉＯ2 膜３０ｂのみをエッチングするように
してもよいが、このＳｉＯ2膜３０ｂは前記したように
非常に薄い膜であることから、シリコン基板１０上の全
面をエッチバックすることにより、該ＳｉＯ2 膜３０ｂ
を除去するようにしてもよい。なお、このエッチング処
理については、前記下層シリコン膜３０ａへのドーピン
グに先立って行うようにしてもよい。
【００３８】次いで、図４（ａ）に示すようにシリコン
基板１０上にＴｉ、ＴｉＮからなる積層の密着膜３２を
厚さ数十ｎｍとなるように堆積し、前記ゲート電極パタ
ーン３０の上層シリコン膜３０ｃ、ＳｉＯ2 膜３０ｂが
エッチング除去されて形成された溝状の凹部３１内を該
密着層３２で覆い、さらにこの上に金属材料としてタン
グステン（Ｗ）３３をＣＶＤ法によって厚さ数百ｎｍと
なるように堆積させ、前記凹部３１内にタングステン３
３を埋め込む。密着層３２の形成方法としては、スパッ
タ法によってＴｉ膜、ＴｉＮ膜を順次形成し、その後高
温短時間アニール（ＲＴＡ）を行うことによって密着層
３２を得る方法や、スパッタ法によってＴｉ膜を形成
し、その後アンモニア雰囲気にてＲＴＡを行い、Ｔｉ膜
の表層部を窒化して密着層３２を得る方法などが挙げら
れる。
基板１０上にＴｉ、ＴｉＮからなる積層の密着膜３２を
厚さ数十ｎｍとなるように堆積し、前記ゲート電極パタ
ーン３０の上層シリコン膜３０ｃ、ＳｉＯ2 膜３０ｂが
エッチング除去されて形成された溝状の凹部３１内を該
密着層３２で覆い、さらにこの上に金属材料としてタン
グステン（Ｗ）３３をＣＶＤ法によって厚さ数百ｎｍと
なるように堆積させ、前記凹部３１内にタングステン３
３を埋め込む。密着層３２の形成方法としては、スパッ
タ法によってＴｉ膜、ＴｉＮ膜を順次形成し、その後高
温短時間アニール（ＲＴＡ）を行うことによって密着層
３２を得る方法や、スパッタ法によってＴｉ膜を形成
し、その後アンモニア雰囲気にてＲＴＡを行い、Ｔｉ膜
の表層部を窒化して密着層３２を得る方法などが挙げら
れる。
【００３９】次いで、層間絶縁膜１７上のタングステン
３３、密着膜３２をＣＭＰ法あるいはエッチバック法に
よって除去し、図４（ｂ）に示すように凹部３１内に埋
め込まれたタングステン３３および密着層３２を残して
これらと下層シリコン膜３０ａとをゲート電極３４とす
る。続いて、ゲート電極３４を覆ってＢＰＳＧ等からな
る層間絶縁膜２３をＣＶＤ法等によって形成する。以
下、図４（ｃ）に示すように先の例と同様にして層間絶
縁膜２３にコンタクトホール２４を形成し、このコンタ
クホール２４内にタングステンプラグ２６を埋め込み、
さらにタングステンプラグ２６に接続する配線パターン
２７を形成することにより、ＣＭＯＳトランジスタを得
る。
３３、密着膜３２をＣＭＰ法あるいはエッチバック法に
よって除去し、図４（ｂ）に示すように凹部３１内に埋
め込まれたタングステン３３および密着層３２を残して
これらと下層シリコン膜３０ａとをゲート電極３４とす
る。続いて、ゲート電極３４を覆ってＢＰＳＧ等からな
る層間絶縁膜２３をＣＶＤ法等によって形成する。以
下、図４（ｃ）に示すように先の例と同様にして層間絶
縁膜２３にコンタクトホール２４を形成し、このコンタ
クホール２４内にタングステンプラグ２６を埋め込み、
さらにタングステンプラグ２６に接続する配線パターン
２７を形成することにより、ＣＭＯＳトランジスタを得
る。
【００４０】このような製造方法にあっても、シリコン
基板１０のＰＭＯＳＴｒ側にＰ型の拡散層１６を、また
ＮＭＯＳＴｒ側にＮ型の拡散層１６を形成した後、一旦
形成したゲート電極パターン３０における上層シリコン
膜３０ｃを除去し、除去したことによって形成された溝
状の凹部３１にタングステン３３を埋め込み、該タング
ステン３３および下層シリコン膜３０ａからゲート電極
３４を形成するので、得られるゲート電極３４を、拡散
層１６の形成および下層シリコン膜３０ａへの不純物拡
散に伴う熱処理に影響を受けないものとすることがで
き、これによりＶｔｈの変動のない、表面チャネル型の
ＣＭＯＳトランジスタを製造することができる。
基板１０のＰＭＯＳＴｒ側にＰ型の拡散層１６を、また
ＮＭＯＳＴｒ側にＮ型の拡散層１６を形成した後、一旦
形成したゲート電極パターン３０における上層シリコン
膜３０ｃを除去し、除去したことによって形成された溝
状の凹部３１にタングステン３３を埋め込み、該タング
ステン３３および下層シリコン膜３０ａからゲート電極
３４を形成するので、得られるゲート電極３４を、拡散
層１６の形成および下層シリコン膜３０ａへの不純物拡
散に伴う熱処理に影響を受けないものとすることがで
き、これによりＶｔｈの変動のない、表面チャネル型の
ＣＭＯＳトランジスタを製造することができる。
【００４１】また、先の例と同様に、ゲート電極パター
ン３０の上層シリコン膜３０ａを選択的にエッチング除
去した後、シリコン基板１０の表面濃度のアジャストや
得られるトランジスタのパンチスルー防止のためのイオ
ン注入（ドーピング）を行っているので、接合部分での
シリコン基板１０の濃度が高くなることを防ぐことがで
き、接合リークの増加や接合容量の増加を防ぐことがで
きる。
ン３０の上層シリコン膜３０ａを選択的にエッチング除
去した後、シリコン基板１０の表面濃度のアジャストや
得られるトランジスタのパンチスルー防止のためのイオ
ン注入（ドーピング）を行っているので、接合部分での
シリコン基板１０の濃度が高くなることを防ぐことがで
き、接合リークの増加や接合容量の増加を防ぐことがで
きる。
【００４２】次に、本発明におけるＣＭＯＳトランジス
タの製造方法の第２実施形態例を、図５（ａ）〜（ｄ）
を参照して説明する。なお、本実施形態例においても、
Ｎｃｈトランジスタ、Ｐｃｈトランジスタの両方とも基
本的に同じプロセスで作製することから、先の例と同様
に図５（ａ）〜（ｄ）には一方のチャネル側の断面のみ
を示し、他方のチャネル側についてはその図示を省略す
る。この第２実施形態例が先の第１実施形態例と異なる
ところは、主に、ゲート電極パターン３０の上層シリコ
ン膜３０ａを除去した後、下層シリコン膜３０ｃをドー
ピングするに先立って、層間絶縁膜１７をエッチングし
て図５（ａ）に示すように拡散層１６に通じる第２の凹
部４０を形成する点にある。
タの製造方法の第２実施形態例を、図５（ａ）〜（ｄ）
を参照して説明する。なお、本実施形態例においても、
Ｎｃｈトランジスタ、Ｐｃｈトランジスタの両方とも基
本的に同じプロセスで作製することから、先の例と同様
に図５（ａ）〜（ｄ）には一方のチャネル側の断面のみ
を示し、他方のチャネル側についてはその図示を省略す
る。この第２実施形態例が先の第１実施形態例と異なる
ところは、主に、ゲート電極パターン３０の上層シリコ
ン膜３０ａを除去した後、下層シリコン膜３０ｃをドー
ピングするに先立って、層間絶縁膜１７をエッチングし
て図５（ａ）に示すように拡散層１６に通じる第２の凹
部４０を形成する点にある。
【００４３】すなわち、この第２実施形態例では、前記
第１実施形態例において図３（ａ）〜（ｃ）に示したよ
うに、下層シリコン膜３０ａ、ＳｉＯ2 膜３０ｂ、上層
シリコン膜３０ｃからなるゲート電極パターン３４、Ｌ
ＤＤ拡散層１４、サイドウォール１５、拡散層１６を順
次形成し、さらに層間絶縁膜１７を形成する。続いて、
この層間絶縁膜１７の上部を研磨あるいはエッチバック
してゲート電極パターン３０の上層シリコン膜３０ａの
上部を露出させ、さらに露出させた上層シリコン膜３０
ａをエッチング除去する。
第１実施形態例において図３（ａ）〜（ｃ）に示したよ
うに、下層シリコン膜３０ａ、ＳｉＯ2 膜３０ｂ、上層
シリコン膜３０ｃからなるゲート電極パターン３４、Ｌ
ＤＤ拡散層１４、サイドウォール１５、拡散層１６を順
次形成し、さらに層間絶縁膜１７を形成する。続いて、
この層間絶縁膜１７の上部を研磨あるいはエッチバック
してゲート電極パターン３０の上層シリコン膜３０ａの
上部を露出させ、さらに露出させた上層シリコン膜３０
ａをエッチング除去する。
【００４４】次に、公知のリソグラフィー技術、エッチ
ング技術により、図５（ａ）に示すように層間絶縁膜１
７を溝状に開口し、拡散層１６に通じる第２の凹部４０
を形成する。ここで、この第２の凹部４０の平面形状に
ついては、例えば拡散層１６が延びる方向に沿った形状
とされる。次いで、前記第１実施形態例と同様に、レジ
スト（図示略）をマスクにしてＰｃｈＴｒ側、ＮｃｈＴ
ｒ側のそれぞれにイオン注入法によって不純物をドーピ
ングする。すると、この例では、前記第１実施形態例と
異なり層間絶縁膜１７に第２の凹部４０を形成している
ので、不純物はシリコンゲート電極パターン３０におけ
る下層シリコン膜３０ａにだけでなく、第２の凹部４０
内を通って拡散層１６にも注入される。
ング技術により、図５（ａ）に示すように層間絶縁膜１
７を溝状に開口し、拡散層１６に通じる第２の凹部４０
を形成する。ここで、この第２の凹部４０の平面形状に
ついては、例えば拡散層１６が延びる方向に沿った形状
とされる。次いで、前記第１実施形態例と同様に、レジ
スト（図示略）をマスクにしてＰｃｈＴｒ側、ＮｃｈＴ
ｒ側のそれぞれにイオン注入法によって不純物をドーピ
ングする。すると、この例では、前記第１実施形態例と
異なり層間絶縁膜１７に第２の凹部４０を形成している
ので、不純物はシリコンゲート電極パターン３０におけ
る下層シリコン膜３０ａにだけでなく、第２の凹部４０
内を通って拡散層１６にも注入される。
【００４５】次いで、前記第１実施形態例と同様に、ゲ
ート電極パターン３０のＳｉＯ2 膜３０ｂをエッチング
除去する。続いて、図５（ｂ）に示すようにシリコン基
板１０上にＴｉ、ＴｉＮからなる積層の密着膜３２を形
成し、凹部３１内および第２の凹部４０内を該密着膜３
２で覆い、さらにこの上に金属材料としてタングステン
（Ｗ）３３を堆積させ、前記凹部３１内および第２の凹
部４０内にそれぞれタングステン３３を埋め込む。
ート電極パターン３０のＳｉＯ2 膜３０ｂをエッチング
除去する。続いて、図５（ｂ）に示すようにシリコン基
板１０上にＴｉ、ＴｉＮからなる積層の密着膜３２を形
成し、凹部３１内および第２の凹部４０内を該密着膜３
２で覆い、さらにこの上に金属材料としてタングステン
（Ｗ）３３を堆積させ、前記凹部３１内および第２の凹
部４０内にそれぞれタングステン３３を埋め込む。
【００４６】次いで、前記第１実施形態例と同様に、層
間絶縁膜１７上のタングステン３３、密着膜３２をＣＭ
Ｐ法あるいはエッチバック法によって除去し、図５
（ｃ）に示すように凹部３１内、第２の凹部４０内にそ
れぞれ埋め込まれたタングステン３３および密着層３２
を残す。そして、凹部３１内に残したタングステン３３
および密着層３２と下層シリコン膜３０ａとをゲート電
極３４とする。続いて、ゲート電極３４を覆ってＢＰＳ
Ｇ等からなる層間絶縁膜２３をＣＶＤ法等によって形成
する。
間絶縁膜１７上のタングステン３３、密着膜３２をＣＭ
Ｐ法あるいはエッチバック法によって除去し、図５
（ｃ）に示すように凹部３１内、第２の凹部４０内にそ
れぞれ埋め込まれたタングステン３３および密着層３２
を残す。そして、凹部３１内に残したタングステン３３
および密着層３２と下層シリコン膜３０ａとをゲート電
極３４とする。続いて、ゲート電極３４を覆ってＢＰＳ
Ｇ等からなる層間絶縁膜２３をＣＶＤ法等によって形成
する。
【００４７】その後、図５（ｄ）に示すように、公知の
リソグラフィー技術、エッチング技術によって前記第２
の凹部４０内に残したタングステン３３に通じるコンタ
クトホール４１、さらにゲート電極３４に通じるコンタ
クトホール（図示略）を同時に形成し、これらコンタク
ホール内に密着層４２を介してタングステンプラグ４３
を埋め込み、さらにタングステンプラグ４３に接続する
配線パターン２７を形成することにより、ＣＭＯＳトラ
ンジスタを得る。
リソグラフィー技術、エッチング技術によって前記第２
の凹部４０内に残したタングステン３３に通じるコンタ
クトホール４１、さらにゲート電極３４に通じるコンタ
クトホール（図示略）を同時に形成し、これらコンタク
ホール内に密着層４２を介してタングステンプラグ４３
を埋め込み、さらにタングステンプラグ４３に接続する
配線パターン２７を形成することにより、ＣＭＯＳトラ
ンジスタを得る。
【００４８】このような製造方法にあっても、拡散層１
６を形成した後、一旦形成したゲート電極パターン３０
における上層シリコン膜３０ｃを除去し、凹部３１にタ
ングステン３３を埋め込んで該タングステン３３および
下層シリコン膜３０ａからゲート電極３４を形成するの
で、得られるゲート電極３４を、拡散層１６の形成およ
び下層シリコン膜３０ａへの不純物拡散に伴う熱処理に
影響を受けないものとすることができ、これによりＶｔ
ｈの変動のない、表面チャネル型のＣＭＯＳトランジス
タを製造することができる。
６を形成した後、一旦形成したゲート電極パターン３０
における上層シリコン膜３０ｃを除去し、凹部３１にタ
ングステン３３を埋め込んで該タングステン３３および
下層シリコン膜３０ａからゲート電極３４を形成するの
で、得られるゲート電極３４を、拡散層１６の形成およ
び下層シリコン膜３０ａへの不純物拡散に伴う熱処理に
影響を受けないものとすることができ、これによりＶｔ
ｈの変動のない、表面チャネル型のＣＭＯＳトランジス
タを製造することができる。
【００４９】また、拡散層１６に通じる第２の凹部４０
内に密着膜３２、タングステン３３からなる金属材料を
埋め込んだことから、この埋め込んだ金属材料によって
拡散層１６の抵抗を低くすることができる。さらに、こ
のように第２の凹部４０内に金属材料を埋め込み、その
後コンタクトホール４１とゲート電極３４に通じるコン
タクトホール（図示略）とを同時に形成することから、
これらコンタクトホールの深さが両者共ほぼ同一とな
り、したがってコンタクホール形成のためのエッチング
の制御が容易になる。すなわち、形成するコンタクトホ
ールの深さが大きく異なる場合に、深い方のコンタクト
ホールに合わせてエッチングを行うと、浅い方のコンタ
クトホールの形成がオーバーエッチングになり過ぎてし
まうといったおそれがあるものの、本実施形態例では、
前述した理由によりこのようなおそれを回避することが
できる。
内に密着膜３２、タングステン３３からなる金属材料を
埋め込んだことから、この埋め込んだ金属材料によって
拡散層１６の抵抗を低くすることができる。さらに、こ
のように第２の凹部４０内に金属材料を埋め込み、その
後コンタクトホール４１とゲート電極３４に通じるコン
タクトホール（図示略）とを同時に形成することから、
これらコンタクトホールの深さが両者共ほぼ同一とな
り、したがってコンタクホール形成のためのエッチング
の制御が容易になる。すなわち、形成するコンタクトホ
ールの深さが大きく異なる場合に、深い方のコンタクト
ホールに合わせてエッチングを行うと、浅い方のコンタ
クトホールの形成がオーバーエッチングになり過ぎてし
まうといったおそれがあるものの、本実施形態例では、
前述した理由によりこのようなおそれを回避することが
できる。
【００５０】なお、前記実施形態例では本発明における
ＣＭＯＳトランジスタの製造方法について説明したが、
本発明はこれに限定されることなく、ＮｃｈＴｒのみ、
あるいはＰｃｈＴｒのみを製造することにより、ＭＯＳ
トランジスタの製造方法としてもよい。
ＣＭＯＳトランジスタの製造方法について説明したが、
本発明はこれに限定されることなく、ＮｃｈＴｒのみ、
あるいはＰｃｈＴｒのみを製造することにより、ＭＯＳ
トランジスタの製造方法としてもよい。
【００５１】
【発明の効果】以上説明したように本発明のＭＯＳトラ
ンジスタの製造方法、およびＣＭＯＳトランジスタの製
造方法は、熱処理が必要な拡散層形成後にゲート電極を
形成するようにしたので、得られるゲート電極を、拡散
層の形成等に伴う熱処理に影響を受けないものとするこ
とができ、これによりＶｔｈの変動のない、表面チャネ
ル型のＭＯＳトランジスタ、あるいはＣＭＯＳトランジ
スタを製造することができる。
ンジスタの製造方法、およびＣＭＯＳトランジスタの製
造方法は、熱処理が必要な拡散層形成後にゲート電極を
形成するようにしたので、得られるゲート電極を、拡散
層の形成等に伴う熱処理に影響を受けないものとするこ
とができ、これによりＶｔｈの変動のない、表面チャネ
ル型のＭＯＳトランジスタ、あるいはＣＭＯＳトランジ
スタを製造することができる。
【図１】（ａ）〜（ｄ）は、本発明における請求項６記
載のＣＭＯＳトランジスタの製造方法の一実施形態例を
製造工程順に説明するための要部側断面図である。
載のＣＭＯＳトランジスタの製造方法の一実施形態例を
製造工程順に説明するための要部側断面図である。
【図２】（ａ）〜（ｃ）は、本発明における請求項６記
載のＣＭＯＳトランジスタの製造方法の一実施形態例を
説明するための図であり、図１に示した工程に続く工程
を説明するための要部側断面図である。である。
載のＣＭＯＳトランジスタの製造方法の一実施形態例を
説明するための図であり、図１に示した工程に続く工程
を説明するための要部側断面図である。である。
【図３】（ａ）〜（ｄ）は、本発明における請求項７記
載のＣＭＯＳトランジスタの製造方法の第１実施形態例
を製造工程順に説明するための要部側断面図である。
載のＣＭＯＳトランジスタの製造方法の第１実施形態例
を製造工程順に説明するための要部側断面図である。
【図４】（ａ）〜（ｃ）は、本発明における請求項７記
載のＣＭＯＳトランジスタの製造方法の第１実施形態例
を説明するための図であり、図３に示した工程に続く工
程を説明するための要部側断面図である。
載のＣＭＯＳトランジスタの製造方法の第１実施形態例
を説明するための図であり、図３に示した工程に続く工
程を説明するための要部側断面図である。
【図５】（ａ）〜（ｄ）は、本発明における請求項７記
載のＣＭＯＳトランジスタの製造方法の第２実施形態例
を製造工程順に説明するための要部側断面図である。
載のＣＭＯＳトランジスタの製造方法の第２実施形態例
を製造工程順に説明するための要部側断面図である。
【図６】（ａ）〜（ｄ）は、従来のＣＭＯＳトランジス
タの製造方法の一例を製造工程順に説明するための要部
側断面図である。
タの製造方法の一例を製造工程順に説明するための要部
側断面図である。
【図７】図６に示した従来のＣＭＯＳトランジスタの製
造方法の一例を説明するための要部側断面図である。
造方法の一例を説明するための要部側断面図である。
【図８】従来のＣＭＯＳトランジスタの製造方法におけ
る課題を説明するための要部側断面図である。
る課題を説明するための要部側断面図である。
１０ シリコン基板（シリコン基体） １２ ゲート
酸化膜 １３、３０ ゲート電極パターン １４ ＬＤＤ拡散
層 １６ 拡散層 １７ 層間絶縁膜 １９、３１ 凹部 ２０ 金属
材料 ２２、３４ ゲート電極 ２３ 層間絶縁膜 ３０ａ
下層シリコン膜 ３０ｂ ＳｉＯ2 膜 ３０ｃ 上層シリコン膜 ３
２ 密着膜 ３３ タングステン ４０ 第２の凹部
酸化膜 １３、３０ ゲート電極パターン １４ ＬＤＤ拡散
層 １６ 拡散層 １７ 層間絶縁膜 １９、３１ 凹部 ２０ 金属
材料 ２２、３４ ゲート電極 ２３ 層間絶縁膜 ３０ａ
下層シリコン膜 ３０ｂ ＳｉＯ2 膜 ３０ｃ 上層シリコン膜 ３
２ 密着膜 ３３ タングステン ４０ 第２の凹部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−300565（ＪＰ，Ａ)
特開 平３−248433（ＪＰ，Ａ)
特開 平４−123439（ＪＰ，Ａ)
特開 平１−133368（ＪＰ，Ａ)
特開 平２−3244（ＪＰ，Ａ)
特開 平７−273326（ＪＰ，Ａ)
特開 平６−77246（ＪＰ，Ａ)
特開 昭59−41870（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 21/8238
H01L 27/092
H01L 29/78
Claims (5)
- 【請求項１】 シリコン基体上のゲート酸化膜上に、該
ゲート酸化膜側からシリコン材料、シリコンに対してエ
ッチングの選択比がとれる材料、シリコン材料の順で積
層されてなるゲート電極パターンを形成する第１工程
と、 前記ゲート電極パターンをマスクにして前記シリコン基
体に不純物をドーピングし、ドーピングした不純物を活
性化させて前記シリコン基体表層部に拡散層を形成する
第２工程と、 前記ゲート電極パターンを覆って層間絶縁膜を形成する
第３工程と、 前記層間絶縁膜の上部を除去して前記ゲート電極パター
ンの上部を露出させる第４工程と、 露出させたゲート電極パターンにおける上層のシリコン
材料を選択的にエッチング除去する第５工程と、前記第５工程の後、 前記ゲート電極パターンにおける下
層のシリコン材料に不純物をドーピングし、ドーピング
した不純物を活性化させる第６工程と、 前記ゲート電極パターンの上層のシリコン材料がエッチ
ング除去されて形成された凹部に金属材料を埋め込む第
７工程とを備え、 前記第５工程と第７工程との間に、前記ゲート電極パタ
ーンにおける、シリコンに対してエッチングの選択比が
とれる材料をエッチング除去する工程を有したことを特
徴とするＭＯＳトランジスタの製造方法。 - 【請求項２】 前記第５工程と第６工程との間に、前記
拡散層上の層間絶縁膜をエッチングして拡散層に通じる
第２の凹部を形成する工程を有し、 前記第６工程が、前記シリコンゲート電極パターンにお
ける下層のシリコン材料に不純物をドーピングすると同
時に、前記第２の凹部内を通して拡散層にも不純物をド
ーピングする工程であり、 前記第７工程が、前記ゲート電極パターンの上層のシリ
コン材料がエッチング除去されて形成された凹部に金属
材料を埋め込むと同時に、前記拡散層に通じる第２の凹
部内にも金属材料を埋め込む工程であることを特徴とす
る請求項１記載のＭＯＳトランジスタの製造方法。 - 【請求項３】 前記第５工程と第７工程との間に、シリ
コン基体表層部に不純物をドーピングする工程を有した
ことを特徴とする請求項１記載のＭＯＳトランジスタの
製造方法。 - 【請求項４】 シリコン基体上にＰＭＯＳ領域とＮＭＯ
Ｓ領域とを形成するとともに、これら各領域の表面にゲ
ート酸化膜を形成する第１工程と、 前記シリコン基体における前記各領域の、前記ゲート酸
化膜上にそれぞれ、該ゲート酸化膜側から不純物を含有
しないシリコン材料、シリコンに対してエッチングの選
択比がとれる材料、シリコン材料の順で積層されてなる
ゲート電極パターンを形成する第２工程と、前記ＮＭＯＳ領域をレジスト層で覆い 、該レジスト層と
前記ゲート電極パターンとをマスクにして前記シリコン
基体のＰＭＯＳ領域にＰ型の不純物をドーピングすると
ともに、前記ＰＭＯＳ領域をレジスト層で覆い、該レジ
スト層と前記ゲート電極パターンとをマスクにして前記
シリコン基体のＮＭＯＳ領域にＮ型の不純物をドーピン
グし、さらにドーピングした不純物を活性化させ、前記
シリコン基体における各領域の表層部にそれぞれ拡散層
を形成する第３工程と、 前記ゲート電極パターンを覆って層間絶縁膜を形成する
第４工程と、 前記層間絶縁膜の上部を除去して前記ゲート電極パター
ンの上部を露出させる第５工程と、 露出させたゲート電極パターンにおける上層のシリコン
材料を選択的にエッチング除去する第６工程と、 前記第６工程の後、前記ＰＭＯＳ領域のゲート電極パタ
ーンにおける下層のシリコン材料にＰ型の不純物をドー
ピングするとともに、前記ＮＭＯＳ領域のゲート電極パ
ターンにおける下層のシリコン材料にＮ型の不純物をド
ーピングし、さらにドーピングした不純物を活性化させ
る第７工程と、 前記ゲート電極パターンの上層のシリコン材料がエッチ
ング除去されて形成された凹部に金属材料を埋め込む第
８工程とを備え、 前記第６工程と第８工程との間に、前記ゲート電極パタ
ーンにおける、シリコンに対してエッチングの選択比が
とれる材料をエッチング除去する工程を有したことを特
徴とするＣＭＯＳトランジスタの製造方法。 - 【請求項５】 前記第６工程と第８工程との間に、シリ
コン基体のＰＭＯＳ領域の表層部にＮ型の不純物をドー
ピングするとともに、シリコン基体のＮＭＯＳ領域の表
層部にＰ型の不純物をドーピングする工程を有したこと
を特徴とする請求項４記載のＣＭＯＳトランジスタの製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10883896A JP3371189B2 (ja) | 1996-04-30 | 1996-04-30 | Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法 |
| US08/842,655 US6001698A (en) | 1996-04-30 | 1997-04-15 | MOS transistor and fabrication process for the same |
| KR1019970015804A KR100486130B1 (ko) | 1996-04-30 | 1997-04-28 | Mos트랜지스터의제조방법및cmos트랜지스터의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10883896A JP3371189B2 (ja) | 1996-04-30 | 1996-04-30 | Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293862A JPH09293862A (ja) | 1997-11-11 |
| JP3371189B2 true JP3371189B2 (ja) | 2003-01-27 |
Family
ID=14494857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10883896A Expired - Lifetime JP3371189B2 (ja) | 1996-04-30 | 1996-04-30 | Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6001698A (ja) |
| JP (1) | JP3371189B2 (ja) |
| KR (1) | KR100486130B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100325383B1 (ko) * | 1996-07-12 | 2002-04-17 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
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