KR100422342B1 - 반도체 소자의 게이트 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, PMOS 영역과 NMOS 영역을 구비하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 전체 표면상에 제1 게이트 절연막, 제1 금속막 및 마스크막을 차례로 증착하는 단계; 상기 마스크막, 제1 금속막 및 제1 게이트 절연막을 차례로 패터닝하여 상기 PMOS 및 NMOS 영역 상부 각각에 게이트 구조를 형성하는 단계; 상기 게이트 구조 양측벽에 스페이서를 형성하고, 게이트 구조 양측면의 반도체 기판에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역이 형성된 결과물상에 층간절연막을 증착하는 단계; 상기 층간절연막을 연마하여 제1 금속막을 노출시키는 단계; 상기 노출된 제1 금속막 상부에 PMOS 및 NMOS 영역중 어느 하나의 영역만을 선택하여 마스크막을 증착하는 단계; 상기 마스크막을 식각장벽으로 하여 상기 PMOS 및 NMOS 영역중 어느 하나의 영역상에 있는 제1 금속막 및 제1 게이트 절연막을 차례로 식각하여 반도체 기판 소정부분을 노출시키는 단계; 상기 노출된 반도체 기판, 층간절연막 및 마스크막상에 제2 게이트 절연막 및 제2 금속막을 차례로 증착하는 단계 및 상기 층간절연막이 노출되도록 제2 금속막, 제2 게이트 절연막 및 마스크막을 연마하는 단계를 포함하여 구성하는 것을 특징으로 한다. 이에의해 듀얼 금속게이트를 형성할 수 있다.
Description
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 보다 구체적으로는, 다마신 공정을 적용한 듀얼-금속게이트 제조방법에 관한 것이다.
최근 서브-0.10 마이크론(sub-0.10 micron) 소자의 개발이 본격화 되면서 종래의 게이트 전극으로서 사용되던 폴리실리콘 게이트전극이나 폴리사이드 게이트전극등은 다음과 같은 한계에 부딪치게 되었다. 즉, 폴리실리콘 게이트는 게이트 공핍화현상으로 인한 게이트절연막의 유효두께증가, p+ 또는 n+폴리실리콘 게이트로부터 기판으로의 도펀트 침투현상 및 도펀트분포 변동에 의한 문턱전압의 변화등의 문제점이 발생하게 된다.
또한, 종래의 폴리실리콘을 이용한 게이트로서는 더 이상 미세선폭상에서 요구되는 저저항값을 구현할 수 없다는 문제점이 존재한다.
따라서, 종래의 폴리실리콘을 이용한 게이트를 대체할 수 있는 신물질 및 신구조의 게이트 전극에 대한 개발이 요구되고 있다.
이러한 요구에 따라 금속게이트 전극에 대한 개발이 적극적으로 추진되고 있는데, 금속게이트전극의 경우는 근본적으로 도펀트를 사용하지 않으므로 종래의 폴리실리콘 게이트에서 발생되었던 문제점이 존재하지 않을 뿐만 아니라 금속게이트전극으로써 일함수가 실리콘의 중간 밴드갭에 위치하는 금속을 사용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터영역에서 대칭적으로 문턱전압을 형성할 수 있는 단일 금속게이트를 형성할 수 있다. 이때, 금속게이트 전극물질로는 W, WN, Ti, TiN,Mo, MoN, Ta, TaN, Ti3Al, 및 Ti3AlN 등이 사용되고 있다.
그러나, 단일금속게이트로 형성된 씨모스펫(CMOSFET) 소자를 제조하는 경우, NMOS 및 PMOS 영역에서 플랫밴드전압(Flat Band Voltage)이 감소하게 되어, 결과적으로 문턱전압이 증가하게 된다.
따라서, 상기 문턱전압을 낮추기 위하여 카운터 도핑을 통한 매몰채널(Buried Channel)을 형성하게 되는데, 이는 모스펫 소자의 쇼트채널이펙트 증가 및 누설전류의 증가등의 문제점을 초래하게 된다.
이에따라, 기존의 듀얼-폴리실리콘 게이트의 작동원리를 기본으로하여 서로 다른 일함수값(work function)을 갖는 이종의 금속게이트를 각각 NMOS 및 PMOS 영역에 분리하여 사용함으로써 최종적으로 듀얼-금속 게이트를 형성하고자 하는 시도가 활발히 이루어지고 있다.
이러한 관점에서, 종래기술에 따른 반도체 소자의 게이트 제조방법을 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 듀얼-금속 게이트의 형성방법을 설명하기 위한 단면도이다.
종래의 듀얼-금속 게이트의 형성방법은, 먼저, 도 1a를 참조하면, 반도체 기판(1)상에 필드산화막(2)을 형성시킨 다음, 공지된 기술인 마스크 및 이온주입공정을 통해 NMOS 및 PMOS 영역(3a, 3b)을 각각 형성한다.
그 다음, 상기 반도체 기판(1)상에 박막의 스크린 산화막(도시되지 않음)을형성한 후, 포토 마스크 공정을 이용하여 NMOS 및 PMOS 영역(3a, 3b)에 대하여 각각 문턱전압 조정 이온주입 공정을 분리하여 실시한다.
이어서, 도 1b에 도시된 바와같이, 상기 스크린 산화막을 제거한 후, 상기 반도체 기판(1) 전표면상에 게이트절연막(4), NMOS용 금속막(5) 및 배리어 메탈(6)을 순차적으로 형성한다.
이 때, 상기 NMOS용 금속막(5)은 그 페르미 에너지가 실리콘의 컨덕션 밴드 근처에 존재하는 금속물질을 의미한다.
그 다음, 도 1c에 도시된 바와같이, 도면에는 도시하지 않았지만, NMOS 영역(3a)상에 식각마스크(미도시)를 형성하고, 이를 마스크로 포토/식각 공정을 실시하여 상기 PMOS 영역(3b)상의 배리어메탈(6) 및 NMOS용 금속막(5)을 차례로 제거한다.
이어서, 도 1d에 도시된 바와같이, 상기 반도체 기판(1) 전 표면상에 PMOS용 금속막(7)을 증착한다.
그 다음 도 1e에 도시된 바와같이, 도면에는 도시하지 않았지만, 상기 PMOS용 금속막(7) 상에 식각마스크(미도시)를 형성하고, 이를 마스크로 포토/식각공정을 실시하여 NMOS 및 PMOS 영역(3a, 3b)상에 듀얼-금속 게이트(8a, 8b)를 각각 형성한다.
그 다음, 상기 반도체 기판(1) 전 표면상에 스페이서 질화막을 증착 및 전면식각(Blanket Etch)을 실시하여 듀얼-금속 게이트(7) 양측면에 스페이서(9)를 형성한다. 그리고나서, 상기 NMOS 및 PMOS 영역(3a, 3b)상에 소오스/드레인 이온주입을실시하여 소오스/드레인 영역(10a, 10b)을 형성함으로써 듀얼-금속게이트로 구성된 씨모스펫 소자를 완성한다.
그러나, 종래의 듀얼-금속게이트로 구성된 씨모스펫 소자는 다음과 같은 문제점이 발생한다.
상기 N, PMOS용 금속막을 패터닝하여 금속게이트를 형성할 때, 금속 게이트 식각의 레시피(Recipe) 설정의 어려움과, 식각 및 이온주입 공정에서의 플라즈마 데미지, 게이트 형성 이후 진행되는 후속 열공정에 의한 열적 데미지 등의 문제점이 발생하게 된다.
또한, NMOS 및 PMOS 영역에서의 금속게이트(8a, 8b) 형성시, 그 높이와 구성물질이 서로 상이하기 때문에 도 1c에서의 포토/식각공정시 반도체 기판(1)의 손실이 발생하지 않도록 식각공정을 설정한다는 것이 매우 어렵다.
이에, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, 단일 금속게이트 제조공정에 다마신 공정을 추가적으로 실시하여 우수한 소자 특성을 갖춘 듀얼-금속게이트를 형성할 수 있는 반도체 소자의 게이트 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호설명 *
11 : 반도체 기판 12 : 필드산화막
13a : PMOS 영역 13b : NMOS 영역
14 : 스크린 산화막 15 : 제1 게이트 절연막
16 : 제1 금속막 17 : 마스크막
18 : 스페이서 19a, 19b : 소오스/드레인 영역
20 : 층간 절연막 21: 마스크막
22 : 제2 게이트 절연막 23 : 제2 금속막
40 : 더미용 게이트 50 : 제1 금속게이트
60 : 다마신 구조 70 : 제2 금속게이트
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 제조방법은, PMOS 영역과 NMOS 영역을 구비하는 반도체 기판을 제공하는 단계; 상기 기판상에 제1 게이트 절연막, 페르미 에너지가 실리콘 컨덕션 밴드 근처에 존재하고 일함수값이 4.2eV 이하에 해당하는 금속으로 이루어진 NMOS용 금속막 및 마스크막을 차례로 증착하는 단계; 상기 마스크막, NMOS용 금속막 및 제1게이트 절연막을 선택적으로 제거하여 상기 PMOS영역에는 더미용 게이트를 형성하고 상기 NMOS영역에는 제 1금속게이트를 형성하는 단계; 상기 더미용 게이트 및 제 1금속게이트 양측벽에 스페이서를 형성하고, 상기 더미용 게이트 및 제 1금속게이트 양측벽 아래의 기판에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역이 형성된 기판상에 층간절연막을 형성하는 단계; 상기 더이용 게이트 및 제 1금속게이트의 NMOS용 금속막이 노출되도록 상기 층간절연막을 연마하는 단계; 상기 연마된 층간절연막 상의 NMOS 영역을 덮는 마스크막을 형성하는 단계; 상기 마스크막을 마스크로 하는 식각으로 상기 기판의 소정부분이 노출되도록 상기 PMOS영역에 잔류된 NMOS용 금속막 및 게이트 절연막을 제거하는 단계; 상기 결과물 상에 제 2게이트 절연막 및 페르미 에너지가 실리콘 밸런스 밴드 근처에 존재하고 일함수값이 4.8eV 이상에 해당되는 PMOS용 금속막을 차례로 형성하는 단계;및 상기 결과의 층간절연막이 노출되는 시점까지 PMOS용 금속막, 제2게이트 절연막 및 마스크막을 연마하여 제 2금속 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 게이트 제조방법을 첨부된 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2i는 본 발명의 게이트 제조방법으로 다마신 공정을 이용한 듀얼-금속게이트 제조방법을 설명하기 위한 제조공정 단면도이다.
먼저, 도 2a에 도시된 바와같이, 반도체 기판(11)의 소정 부분에 소자 형성 영역과 소자분리 영역을 한정하는 필드산화막(12)을 형성한다.
그 다음, 공지된 기술인 마스크 및 이온주입 공정을 실시하여 상기 반도체 기판(11) 내에 N-웰(13a, 이하: PMOS 영역) 및 P-웰(13b, 이하: NMOS영역)을 형성한다.
이어서, 도 2b에 도시된 바와같이, 상기 PMOS 및 NMOS 영역(13a, 13b)을 포함하는 상기 반도체 기판(11)의 전체 표면상에 스크린 산화막(14)을 바람직하게 50 ~100Å의 두께로 형성한다. 그 다음, 포토/마스크 공정을 이용하여 PMOS 및 NMOS 영역(13a, 13b)상에 각각 문턱전압 이온주입 공정을 수행하고, 상기 스크린 산화막(14)을 제거한다.
이 때, 상기 이온주입의 도펀트는 NMOS 영역(13b)에 대해서는 보론이나 이불화붕소(BF2)를 이용하고, PMOS 영역(13a)에 대해서는 비소나 인을 이용하여 이온주입을 실시한다.
이어서, 도 2c에 도시된 바와같이, 상기 PMOS 및 NMOS 영역(13a, 13b)을 포함하는 상기 반도체 기판(11)상 각각에 제1 게이트 절연막(15) 및 제1 금속막(16)을 차례로 증착한다.
이 때, 상기 제1 게이트 절연막(15)은 바람직하게 산화막, 옥시나이트라이드막 또는 고유전율막중 어느 하나를 선택하여 증착한다. 또한 상기 제1 금속막(16)은 NMOS용 금속막 또는 PMOS용 금속막으로 형성할 수 있는데, 본 발명의 실시예에서는 NMOS용 금속막을 사용하여 설명한다.
여기서, NMOS용 금속막은 페르미 에너지가 실리콘의 컨덕션(Conduction) 밴드 근처에 존재하는, 즉 일함수(work function) 값이 4.2eV 이하에 해당하는 금속막인 것을 특징으로 한다.
그 다음, 도 2d에 도시된 바와같이, 상기 PMOS 및 NMOS 영역(13a, 13b)상의제1 금속막(16) 상부에 마스크막(17)을 형성한다. 이 때, 상기 마스크막(17)은 바람직하게 800 ~ 1000Å의 두께로 형성한다.
이어서, 상기 마스크막(17) 상부에 식각마스크(미도시)를 형성하고, 상기 식각 마스크를 이용하여 마스크막(17)을 패터닝 한다.
그런다음, 상기 식각 마스크를 제거한 다음, 상기 마스크막(17)을 마스크로 하여 제1 금속막(16) 및 제1 게이트 절연막(15)을 차례로 패터닝하여 PMOS 영역(13a)상에는 더미용 게이트(40) 구조 및 NMOS 영역(13b)상에는 제1 금속게이트(50) 구조를 각각 형성한다.
그 다음, 도 2e에 도시된 바와같이, 상기 PMOS 및 NMOS 영역(13a, 13b)상에 형성된 각각의 게이트 구조(40, 50)를 포함한 전체 구조의 표면상에 공지된 후속 공정, 예를들어, 상기 게이트 구조(40, 50) 양측의 반도체 기판(11)상에 저농도 불순물 이온주입을 실시하고, 상기 게이트 구조(40, 50) 양측벽에 스페이서(18) 형성 및 상기 스페이서(18) 양측의 반도체 기판(11)상에 고농도 불순물 이온주입을 순차적으로 실시하여 PMOS 및 NMOS 영역(13a, 13b)상에 LDD(Lightly Doped Drain) 구조의 소오스/드레인(19a, 19b) 영역을 각각 형성한다.
이 때, 상기 스페이서(18)는 저농도 불순물 이온주입후의 전체구조 상면에 스페이서 질화막(미도시)을 증착하고, 이를 전면식각하므로써 형성된다.
이어서, 도 2f에 도시된 바와같이, 상기 더미용 게이트(40) 구조 및 제1 금속게이트(50) 구조가 형성된 반도체 기판(11)의 전체 표면상에 층간절연막(20)을 증착하고, 상기 더미용 게이트(40) 구조 및 제1 금속게이트(50) 구조가 각각 노출되도록 상기 층간절연막(20)을 연마한다. 이 때, 상기 층간절연막(20)은 바람직하게 4000 ~ 6000Å의 두께로 증착한다.
그 다음, 도 2g에 도시된 바와같이, 상기 PMOS 및 NMOS 영역(13a, 13b)중 어느하나, 예컨대, NMOS 영역(13b)상의 제1 금속게이트(50) 구조만을 덮는 마스크막(21)을 형성한다. 이 때, 상기 마스크막(21)은 바람직하게 두께 800 ~ 1000Å으로 증착된다.
이어서, 상기 마스크막(21)을 식각장벽으로 하여 상기 PMOS 영역(13a)상의 제1 금속막(16) 및 제1 게이트 절연막(15)을 건식 또는 습식식각 방법중 하나를 선택하여 상기 반도체 기판(11)의 PMOS 영역(13a)을 노출시키는 식각공정을 실시하므로써 다마신 구조(60)를 형성한다.
그 다음, 도 2h에 도시된 바와같이, 상기 층간절연막(20), 다마신 구조(60) 및 마스크막(21)을 포함하는 전체구조 상면에 제2 게이트 절연막(22) 및 제2 금속막(23)을 순차적으로 형성한다. 이 때, 상기 제2 게이트 절연막(22)은 산화막, 옥시 나이트라이드, 고유전율막중 어느 하나를 선택하여 증착한다.
또한, 상기 제2 금속막(23)은 바람직하게 PMOS용 금속막으로 증착하는데, 이러한 PMOS용 금속막은 페르미 에너지가 실리콘의 밸런스(Valence) 밴드 근처에 존재하는, 즉 일함수(work function) 값이 4.8eV 이상에 해당하는 금속막인 것을 특징으로 한다.
이어서, 도 2i에 도시된 바와같이, 상기 층간절연막(20)이 노출될때까지 상기 제2 금속막(23), 제2 게이트 절연막(22) 및 마스크막(21)을 차례로 제거하여제2 금속게이트(70)를 형성하므로써 반도체 소자의 듀얼 금속게이트를 형성한다.
상술한 실시예에서는, 상기 제1 금속막(16)을 NMOS용 금속막으로 증착하고, 제2 금속막(23)을 PMOS용 금속막으로 증착하였지만, 상기 제1 금속막(16)을 PMOS용 금속막으로 증착하고, 상기 제2 금속막(23)을 NMOS용 금속막으로 증착하여 반도체 소자의 듀얼 금속게이트를 형성할 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체 소자의 게이트 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명은 통상적인 단일 금속게이트 제조공정에 다마신 공정을 추가적으로 실시하므로써 듀얼 금속게이트로 구성된 모스펫 소자를 제조한다. 그 결과 전체 제조공정이 단순화 및 안정화되고, 또한, 금속 게이트에 가해지는 플라즈마 및 열적 데미지를 최소화하는 다마신 공정의 적용으로, 결과적으로 우수한 프로파일 및 소자특성을 갖는 듀얼 금속게이트를 제조할 수 있게 된다.
또한, 그 결과 종래의 식각방법을 이용하여 금속게이트를 패터닝하는 듀얼-금속게이트 제조공정상에서 발생하는 공정 및 소자특성상의 문제점들을 효율적으로 해결할 수 있는 기술적 기반을 제공함으로써 궁극적으로는 고집적 반도체 소자를 안정적으로 제조할 수 있는 효과가 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
Claims (12)
- PMOS 영역과 NMOS 영역을 구비하는 반도체 기판을 제공하는 단계;상기 기판상에 제1 게이트 절연막, 페르미 에너지가 실리콘 컨덕션 밴드 근처에 존재하고 일함수값이 4.2eV 이하에 해당하는 금속으로 이루어진 NMOS용 금속막 및 마스크막을 차례로 증착하는 단계;상기 마스크막, NMOS용 금속막 및 제1게이트 절연막을 선택적으로 제거하여 상기 PMOS영역에는 더미용 게이트를 형성하고 상기 NMOS영역에는 제 1금속게이트를 형성하는 단계;상기 더미용 게이트 및 제 1금속게이트 양측벽에 스페이서를 형성하고, 상기 더미용 게이트 및 제 1금속게이트 양측벽 아래의 기판에 소오스/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역이 형성된 기판상에 층간절연막을 형성하는 단계;상기 더이용 게이트 및 제 1금속게이트의 NMOS용 금속막이 노출되도록 상기 층간절연막을 연마하는 단계;상기 연마된 층간절연막 상의 NMOS 영역을 덮는 마스크막을 형성하는 단계;상기 마스크막을 마스크로 하는 식각으로 상기 기판의 소정부분이 노출되도록 상기 PMOS영역에 잔류된 NMOS용 금속막 및 게이트 절연막을 제거하는 단계;상기 결과물 상에 제 2게이트 절연막 및 페르미 에너지가 실리콘 밸런스 밴드 근처에 존재하고 일함수값이 4.8eV 이상에 해당되는 PMOS용 금속막을 차례로 형성하는 단계; 및상기 결과의 층간절연막이 노출되는 시점까지 PMOS용 금속막, 제2게이트 절연막 및 마스크막을 연마하여 제 2금속 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 삭제
- 제 1항에 있어서,상기 NMOS용 금속막은 두께 1000 ~ 3000Å으로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 삭제
- 삭제
- 제 1항에 있어서,상기 제1 및 제2 게이트 절연막은 산화막, 옥시나이트라이드막 및 고유전율막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 마스크막은 두께 800 ~ 1000Å으로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 층간절연막은 두께 4000 ~ 6000Å으로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
- 제 1항에 있어서,상기 NMOS용 금속막 및 제1 게이트 절연막의 식각은 건식 및 습식 식각 중 어느 하나에 의해 실행되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
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