KR100433492B1 - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
반도체 소자의 트랜지스터 형성 방법 Download PDFInfo
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 쇼트채널을 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관해 개시한 것으로서, 반도체기판 상에 게이트영역을 덮는 희생막 패턴을 형성하는 단계와, 희생막 패턴을 마스크로 하고 기판 전면에 엘디디 이온주입을 실시하는 단계와, 희생막 패턴 측면에 스페이서를 형성하는 단계와, 스페이서를 포함한 희생막 패턴을 마스크로 하고 기판 전면에 소오스/드레인 이온주입을 실시하는 단계와, 스페이서 및 희생막 패턴을 포함한 기판 전면에 제 1산화막을 형성하는 단계와, 희생막 패턴이 노출되는 시점까지 제 1산화막을 화학적-기계적 연마하는 단계와, 희생막 패턴을 제거하는 단계와, 결과물 전면에 화학기상증착 공정에 의해 게이트 절연막을 형성하는 단계와, 게이트 절연막 상에 게이트용 금속막을 형성하는 단계와, 제 1산화막이 노출되는 시점까지 게이트용 금속막 및 게이트 절연막을 식각하여 다마신 구조의 게이트를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 다마신(damascene) 구조의 게이트를 적용하여 쇼트채널을 방지하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
최근 서브-0.10 마이크론(sub-0.10 micron) 소자의 개발이 본격화 되면서 종래의 게이트 전극으로서 사용되던 다결정 실리콘 게이트 또는 폴리사이드 게이트 등은 다음과 같은 한계에 부딪치게 되었다. 즉, 다결정 실리콘 게이트는 게이트 공핍화 현상으로 인한 게이트 절연막의 유효두께증가, p+ 또는 n+다결정 실리콘 게이트로부터 기판으로의 도펀트 침투현상 및 도펀트분포 변동에 의한 문턱전압의 변화등의 문제점이 발생하게 된다.
또한, 종래의 다결정 실리콘을 이용한 게이트로서는 더 이상 미세선폭 상에서 요구되는 저저항값을 구현할 수 없다는 문제점이 존재한다.
따라서, 종래의 다결정 실리콘을 이용한 게이트를 대체할 수 있는 신물질 및 신구조의 게이트 전극에 대한 개발이 요구되고 있다.
이러한 요구에 따라 금속게이트 전극에 대한 개발이 적극적으로 추진되고 있는데, 금속 게이트의 경우는 근본적으로 도펀트를 사용하지 않으므로 종래의 다결정 실리콘 게이트에서 발생되었던 문제점이 존재하지 않는다. 이때, 금속게이트 재료로는 W, WN, Ti, TiN, Mo, MoN, Ta, TaN, Ti3Al, 및 Ti3AlN 등이 사용되고 있다.
그러나, 상기 금속 게이트로 형성된 씨모스펫(CMOSFET) 소자를 제조하는 경우, NMOS 및 PMOS 영역에서 플랫밴드전압(Flat Band Voltage)이 감소하게 되어, 결과적으로 문턱전압이 증가하게 된다.
따라서, 상기 문턱전압을 낮추기 위하여 카운터 도핑을 통한매몰채널(Buried Channel)을 형성하게 되는데, 이는 트랜지스터의 쇼트채널 효과 증가 및 누설전류의 증가 등의 문제점을 초래하게 되었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 쇼트 채널 효과를 개선시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 공정단면도.
* 도면의 주요 부분에 대한 부호설명 *
1. 반도체기판 2. 산화막
3. 희생막 3a. 희생막 패턴
5. 스페이서 6. 엘디디영역
7. 소오스/드레인영역 8. 제 2질화막
9. 제 2산화막 10. 제 2스페이서
11. 게이트 절연막 12. 게이트용 금속막
12a. 게이트 20. 감광막 패턴
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은, 반도체기판 상에 게이트영역을 덮는 희생막 패턴을 형성하는 단계와, 희생막 패턴을 마스크로 하고 기판 전면에 엘디디 이온주입을 실시하는 단계와, 희생막 패턴 측면에 스페이서를 형성하는 단계와, 스페이서를 포함한 희생막 패턴을 마스크로 하고 기판 전면에 소오스/드레인 이온주입을 실시하는 단계와, 스페이서 및 희생막 패턴을 포함한 기판 전면에 제 1산화막을 형성하는 단계와, 희생막 패턴이 노출되는 시점까지 제 1산화막을 화학적-기계적 연마하는 단계와, 희생막 패턴을 제거하는 단계와, 결과물 전면에 화학기상증착 공정에 의해 게이트 절연막을 형성하는 단계와, 게이트 절연막 상에 게이트용 금속막을 형성하는 단계와, 제 1산화막이 노출되는 시점까지 게이트용 금속막 및 게이트 절연막을 식각하여 다마신 구조의 게이트를 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 트랜지스터 형성 방법은, 도 1a에 도시된 바와 같이, 먼저, 반도체 기판(1)의 표면에 소자 형성 영역을 한정하는 필드산화막들(도시되지 않음)을 형성하고 나서, 상기 기판(1) 상에 제 1산화막(2) 및 희생막(3)을 차례로 형성한다. 이때, 상기 제 1산화막(2)은 다층의 산화막을 적층시킨 구조를 가진다.
이어, 상기 희생막(3) 상에 게이트영역을 덮는 감광막 패턴(20)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 상기 희생막을 건식 식각하여 상기 제 1산화막(2) 표면을 노출시킨다. 이때, 상기 건식 식각 공정에서 제 1산화막(2)은 식각 베리어로 사용된다. 이하에서, 상기 건식 식각 공정에 의해 잔류된 희생막을 희생막 패턴(3a)이라 칭한다.
이 후, 상기 감광막 패턴을 제거하고 나서, 상기 희생막 패턴(4)을 마스크로 하고 기판 전면에 엘디디용 이온 주입을 실시한다. 이어, 상기 희생막 패턴(4)을 포함한 기판 전면에 제 1질화막(미도시)을 형성한 후, 상기 제 1질화막을 에치백(etch back) 또는 화학적-기계적 연마(Chemical Mechnical Polishing) 공정을 진행하여 스페이서(spacer)(5)를 형성한다.
그런 다음, 상기 스페이서(5)를 포함한 희생막 패턴(4)을 마스크로 하고 소오스/드레인용 이온주입을 실시하여 엘디디영역(6) 및 소오스/드레인영역(7)을 형성한다.
이어, 도 1c에 도시된 바와 같이, 상기 스페이서(5) 및 희생막 패턴(4)을 포함한 기판 전면에 제 2질화막(8) 및 제 2산화막(9)을 차례로 형성한다.
그런 다음, 도 1d에 도시된 바와 같이, 상기 제 2산화막 및 제 2질화막을 화학적-기계적 연마(Chemical Mechnical Polishing)하여 상기 희생막 패턴 표면을 노출시킨다. 이때, 상기 화학적-기계적 연마 공정에서, 상기 제 2질화막은 연마 정지층으로 사용된다.
이 후, 상기 화학적-기계적 연마 공정의 결과로 노출된 희생막 패턴을 제거한다. 이때, 상기 희생막 패턴 제거는 습식 식각 공정에 의해 진행한다.
이어, 상기 희생막 패턴이 제거된 기판 전면에 제 3질화막(미도시)을 형성한 후, 상기 제 3질화막을 전면 식각하여 제 1스페이서(5) 측면에 제 2스페이서(10)를 형성한다.
그런 다음, 도 1e에 도시된 바와 같이, 상기 결과물 전면에 화학기상증착(Chemical Vapor Deposition) 공정에 의해 게이트 절연막(11)을 형성하고 나서, 상기 게이트 절연막(11) 위에 게이트용 금속막(11)을 형성한다. 이때, 상기 게이트 절연막(10) 재질로는 탄탈륨 옥사이드막 및 알루미늄 옥사이드막 중 어느 하나를 사용한다.
이 후, 도 1f에 도시된 바와 같이, 상기 제 2산화막(9) 표면이 노출되는 시점까지 게이트용 금속막 및 게이트 절연막을 화학적-기계적 연마하여 다마신 구조의 게이트(12a)를 형성한다.
본 발명에 따르면, 소오스/드레인영역을 형성한 후에, 다마신 구조의 게이트전극 형성 시, 게이트 전극 측면에 제 2스페이서를 형성함으로써, 상기 제 2스페이서에 의해 쇼트 채널 효과가 개선된 트랜지스터 제작이 가능하다.
또한, 본 발명은 게이트 절연막을 화학기상증착 공정에 의해 형성하고, 상기 게이트 절연막으로서 탄탈륨 옥사이드막 및 알루미늄 옥사이드막 중 어느 하나를 이용한다.
이상에서와 같이, 본 발명은 소오스/드레인영역 형성 공정과 다마신 구조의 게이트 전극을 형성하는 공정 사이에, 게이트 전극 측면에 제 2스페이서를 형성하는 공정이 추가됨으로써, 상기 제 2스페이서에 의해 쇼트 채널 효과가 개선된 트랜지스터 제작이 가능하다.
또한, 본 발명에서는 탄탈륨 옥사이드막 및 알루미늄 옥사이드막 중 어느 하나를 화학기상증착하여 게이트 절연막을 형성함으로서, 미세 고집적 소자에 적용가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 반도체기판 상에 게이트영역을 덮는 희생막 패턴을 형성하는 단계와,상기 희생막 패턴을 마스크로 하고 상기 기판 전면에 엘디디 이온주입을 실시하는 단계와,상기 희생막 패턴 측면에 스페이서를 형성하는 단계와,상기 스페이서를 포함한 상기 희생막 패턴을 마스크로 하고 상기 기판 전면에 소오스/드레인 이온주입을 실시하는 단계와,상기 스페이서 및 희생막 패턴을 포함한 기판 전면에 제 1산화막을 형성하는 단계와,상기 희생막 패턴이 노출되는 시점까지 상기 제 1산화막을 화학적-기계적 연마하는 단계와,상기 희생막 패턴을 제거하는 단계와,상기 결과물 전면에 화학기상증착 공정에 의해 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 상에 게이트용 금속막을 형성하는 단계와,상기 제 1산화막이 노출되는 시점까지 상기 게이트용 금속막 및 게이트 절연막을 식각하여 다마신 구조의 게이트를 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 반도체기판 상에 게이트영역을 덮는 희생막 패턴을 형성하는 단계에서, 상기 기판과 상기 희생막 패턴 사이에 제 2산화막을 개재시키어 이 후의 희생막 패턴 식각 공정에서 상기 제 2산화막을 식각 베리어로 사용하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 희생막 패턴은 습식 식각 공정에 의해 제거하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 제 1산화막은 다층 적층구조를 가진 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 스페이서 및 희생막 패턴을 포함한 기판 전면에 제 1산화막을 형성하는 단계와 상기 희생막 패턴이 노출되는 시점까지 상기 제 1산화막을 식각하는 단계에서,상기 스페이서 및 희생막 패턴을 포함한 기판 전면과 상기 제 1산화막 사이에 질화막을 개재시키어 상기 제 1산화막을 화학적-기계적 연마하는 공정에서 상기 질화막을 연마 정지층으로 사용하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 게이트 절연막의 재질은 탄탈륨 옥사이드막 및 알루미늄 옥사이드막 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 트랜지스터 제조 방법.
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