KR100529456B1 - 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법 - Google Patents
다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법 Download PDFInfo
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Abstract
본 발명은 다마신(damascene) 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법에 관한 것으로, 반도체 기판 상에 제 1 절연막을 증착하고 제 1 절연막을 완충막으로 이용하여 LDD(Light Dopped Drain) 이온 주입 공정을 수행하는 단계와, 제 1 절연막 상부에 제 1 포토레지스트 패턴을 형성하고 제 1 포토레지스트 패턴을 마스크로 하여 제 1 절연막과 반도체 기판을 건식 식각한 후 제 1 포토레지스트 패턴을 제거하는 단계와, 식각 처리된 패턴 상부에 제 2 절연막과 전도체를 순차 증착한 다음 제 1 절연막을 폴리싱 정지막으로 이용하여 평탄화하는 단계와, 평탄화 공정이 수행된 패턴 상부에 제 2 포토레지스트 패턴을 형성하고 제 1 절연막을 완충막으로 이용하여 소오스/드레인 이온 주입 공정을 수행하는 단계와, 제 2 포토레지스트 패턴을 제거한 다음 습식 식각에 의해 제 1 절연막을 제거하여 LDD 이온 주입 영역 및 소오스/드레인 이온 주입 영역을 형성하는 단계를 포함한다. 본 발명에 의하면, 게이트 전극 하부의 채널 폭이 감소되면서 채널영역과 LDD 영역간의 거리가 떨어지게 되어 소오스/드레인 영역의 저항 감소로 인한 소자의 동작 속도를 향상시킬 뿐만 아니라, 정확한 이온 주입 공정을 통한 단채널 효과를 방지할 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로서, 특히 소자의 미세화에 따른 단채널 효과(Short Channel Effect)를 극복할 수 있는 다마신(damascene) 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법에 관한 것이다.
현재 반도체 장치의 제조 기술의 발달과 그 응용분야가 확장되어감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다.
이에 반도체 소자의 미세화에 따라 모스 전계 효과 트랜지스터의 게이트 전극의 선폭 또한 축소하게 되었는데, 트랜지스터의 선폭이 축소되면 소오스/드레인 영역으로부터 측면 확산에 의해 채널폭이 줄어드는 단채널 효과가 발생하게 된다. 즉, 종래의 기술에 있어서는 게이트가 실리콘 기판에 비해 높이 솟아 있는 형태의 구조를 지니고 있어 소자 미세화에 따른 게이트 선폭을 정의(define)하는데 있어 한계점을 드러내고 있다.
현재 단채널 효과를 극복하기 위해서 접합 깊이를 얕게 형성한 LDD(Light Dopped Drain) 기술이 적용되고는 있지만, 소자의 속도 향상을 위해 소오스/드레인 저항을 낮추기 위한 추가적인 공정과 고집적 반도체 소자의 미세 채널폭을 갖는 트랜지스터를 구현하기 위한 또 다른 기술적 방안이 요구되고 있는 실정이다.
본 발명은 상술한 요구에 부응하여 구현한 것으로, LDD(Light Dopped Drain) 이온 주입된 제 1 절연막과 기판을 1차 건식 식각하고 그 상부에 제 2 절연막과 전도체를 채운 후 평탄화 및 소오스/드레인 이온 주입을 실시하며 제 1 절연막을 2차 습식 식각하여 LDD 이온 주입 영역과 소오스/드레인 이온 주입 영역을 형성함으로써 추가적인 공정 없이도 단채널 효과를 극복하고 소오스/드레인 영역의 저항을 감소시킬 수 있는 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법으로서, 반도체 기판 상에 제 1 절연막을 증착하고 상기 제 1 절연막을 완충막으로 이용하여 LDD 이온 주입 공정을 수행하는 단계와, 상기 제 1 절연막 상부에 제 1 포토레지스트 패턴을 형성하고 상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 제 1 절연막과 상기 반도체 기판을 건식 식각한 후 상기 제 1 포토레지스트 패턴을 제거하는 단계와, 상기 식각 처리된 패턴 상부에 제 2 절연막과 전도체를 순차 증착한 다음 상기 제 1 절연막을 폴리싱 정지막으로 이용하여 평탄화하는 단계와, 상기 평탄화 공정이 수행된 패턴 상부에 제 2 포토레지스트 패턴을 형성하고 상기 제 1 절연막을 완충막으로 이용하여 소오스/드레인 이온 주입 공정을 수행하는 단계와, 상기 제 2 포토레지스트 패턴을 제거한 다음 습식 식각에 의해 상기 제 1 절연막을 제거하여 LDD 이온 주입 영역 및 소오스/드레인 이온 주입 영역을 형성하는 단계를 포함하는 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 다마신을 이용한 모스 전계 효과 트랜지스터 제조 과정을 설명하기 위한 공정 순서도이다.
도면에 미도시되어 있지만, 반도체 기판으로서 실리콘 기판(10) 상부에 소자분리 공정 및 웰 공정을 진행하여 소자분리막 및 웰 영역을 형성한다.
그리고 도 1a에 도시된 바와 같이, 실리콘 기판(10) 상부에 다마신 공정으로 게이트 전극을 제조하기 위해 완충막(12)을 형성하는데, 본 실시예에서 완충막(12)은 식각 선택성이 있는 절연막을 증착한다.
여기서 완충막인 제 1 절연막(12)은 질화막을 예로 들 수 있으며, 이 제 1 절연막(12)은 탄탈륨계 옥사이드, 티타늄계 옥사이드, 질화늄계 옥사이드, 하프늄계 옥사이드 중 어느 하나가 이용될 수 있다.
이후 이온 주입 기법을 사용하여 제 1 절연막(12) 상부에 걸쳐 LDD 이온 주입 공정(13)을 실시한다. 이러한 LDD 이온 주입 공정시에 제 1 절연막(12)은 상술한 바와 같이 완충막으로 이용될 수 있으며, LDD 이온 주입 에너지는 30 내지 80keV가 적용되는 것을 특징으로 한다.
이어서 도 1b에 도시한 바와 같이, 상술한 제 1 절연막(12) 상부에 제 1 포토레지스트 패턴(14)을 형성한다.
그리고 도 1c에 도시한 바와 같이, 이 제 1 포토레지스트 패턴(14)을 마스크로 하여 제 1 절연막(12)과 실리콘 기판(10)을 건식 식각함으로써 실리콘 기판(10)이 노출되는 개구부를 형성한다.
이후 제 1 포토레지스트 패턴(14)을 제거함으로써 기판(10')과 제 1 절연막(12')을 형성한다.
이어서 도 1d에 도시된 바와 같이, 개구부에 드러난 기판 표면에 제 2 절연막(16), 즉 게이트 절연막을 얇게 형성하고 그 위에 게이트 전도체(18)를 개구부가 매립되도록 채운다. 여기서 전도체(18)는 텅스텐, 티타늄, 탄탈륨 계열의 도전 재료가 적용될 수 있다.
그런 다음 평탄화 공정으로서 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정으로 제 1 절연막(12') 표면에 게이트 도전 재료가 잔존하지 않도록 평탄화한다. 여기서 제 1 절연막(12')은 CMP 정지층(stop-layer)으로 이용될 수 있다.
한편, 도 1e에서는 상술한 도 1d의 공정이 수행된 패턴 상부에 제 2 포토레지스트 패턴(22)을 형성하고 소오스/드레인 이온 주입 공정(20)을 수행한다. 여기서 소오스/드레인 이온 주입 공정시의 이온 주입 에너지는 5 내지 60keV이며, 마찬가지로 제 1 절연막(12')은 소오스/드레인 이온 주입시에 완충막으로 사용될 수 있다.
이후 도 1f에서는 상술한 제 2 포토레지스트 패턴(22)을 제거한 다음 습식 식각에 의해 제 1 절연막(12')을 제거함으로써, LDD 이온 주입 영역(24)과 소오스/드레인 이온 주입 영역(26)을 형성한다. 이때, 도 1f에서의 습식 식각시에는 인산 용액이 사용될 수 있다.
본 발명에 의하면, 게이트 전극 하부의 채널 폭이 감소되면서 채널영역과 LDD 영역간의 거리가 떨어지게 되어 소오스/드레인 영역의 저항 감소로 인한 소자의 동작 속도를 향상시킬 뿐만 아니라, 정확한 이온 주입 공정을 통한 단채널 효과를 방지할 수 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
10, 10' : 반도체 기판 12, 12' : 제 1 절연막
14 : 제 1 포토레지스트 패턴 16 : 제 2 절연막
18 : 전도체 22 : 제 2 포토레지스트 패턴
24 : LDD 이온주입 영역 26 : 소오스/드레인 이온주입 영역
Claims (8)
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- 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법으로서,반도체 기판 상에 제 1 절연막을 증착하고 상기 제 1 절연막을 완충막으로 이용하여 LDD 이온 주입 공정을 수행하는 단계와,상기 제 1 절연막 상부에 제 1 포토레지스트 패턴을 형성하고 상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 제 1 절연막과 상기 반도체 기판을 건식 식각한 후 상기 제 1 포토레지스트 패턴을 제거하는 단계와,상기 식각 처리된 패턴 상부에 제 2 절연막과 전도체를 순차 증착한 다음 평탄화하는 단계와,상기 평탄화 공정이 수행된 패턴 상부에 제 2 포토레지스트 패턴을 형성하고 상기 제 1 절연막을 완충막으로 이용하여 소오스/드레인 이온 주입 공정을 수행하는 단계와,상기 제 2 포토레지스트 패턴을 제거한 다음 습식 식각에 의해 상기 제 1 절연막을 제거하여 LDD 이온 주입 영역 및 소오스/드레인 이온 주입 영역을 형성하는 단계를 포함하는 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법.
- 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법으로서,반도체 기판 상에 제 1 절연막을 증착하고 LDD 이온 주입 공정을 수행하는 단계와,상기 제 1 절연막 상부에 제 1 포토레지스트 패턴을 형성하고 상기 제 1 포토레지스트 패턴을 마스크로 하여 상기 제 1 절연막과 상기 반도체 기판을 건식 식각한 후 상기 제 1 포토레지스트 패턴을 제거하는 단계와,상기 식각 처리된 패턴 상부에 제 2 절연막과 전도체를 순차 증착한 다음 상기 제 1 절연막을 폴리싱 정지막으로 이용하여 평탄화하는 단계와,상기 평탄화 공정이 수행된 패턴 상부에 제 2 포토레지스트 패턴을 형성하고 소오스/드레인 이온 주입 공정을 수행하는 단계와,상기 제 2 포토레지스트 패턴을 제거한 다음 습식 식각에 의해 상기 제 1 절연막을 제거하여 LDD 이온 주입 영역 및 소오스/드레인 이온 주입 영역을 형성하는 단계를 포함하는 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제 1 절연막은 질화막인 것을 특징으로 하는 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제 1 절연막은 탄탈륨계 옥사이드, 티타늄계 옥사이드, 질화늄계 옥사이드, 하프늄계 옥사이드 중 어느 하나가 이용되는 것을 특징으로 하는 모스 전계 효과 트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 전도체는 텅스텐계, 티타늄계, 탄탈륨계 중 어느 하나가 이용되는 것을 특징으로 하는 모스 전계 효과 트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 습식 식각시에 식각용액으로 인산 용액을 사용하는 것을 특징으로 하는 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 LDD 이온 주입시의 에너지는 30 내지 80keV이며, 상기 소오스/드레인 이온 주입시의 에너지는 5 내지 60keV인 것을 특징으로 하는 다마신 공정을 이용한 모스 전계 효과 트랜지스터 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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