KR100322394B1 - 반도체장치제조방법 - Google Patents
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Abstract
반도체장치 제조방법에 있어서, 게이트 절연막 (2), 제 1 게이트전극 형성재료막 (4), 제 1 막 (10) 및 제 2 막 (11) 이 반도체기판 (1) 상에 형성되고, 상기 제 1 막 (10) 의 개구의 내부 에지에 형성되는 상기 제 2 막 (11) 내에 형성된 개구부를 통하여 기판 (1) 에 불순물을 도프함으로써 채널영역 (3) 이 형성되고, 상기 제 1 막상에 형성된 제 2 게이트전극 형성재료막 (9) 이 에치백을 통해 상기 제 2 막 (11) 의 상기 개구부내에 잔류하게 되고, 상기 잔존하는 막 (9) 과 제 1 막 (10) 을 에칭 마스크로서 사용하여 상기 제 2 막 (11) 을 제거함으로써, 그루브가 형성되고, 저농도 불순물 확산층 (12) 및 반대 도전형의 불순물층 (13) 이 기판 (1) 내에 형성되며, 상기 그루브의 저면에 노출된 상기 막 (4) 의 일부분이 제거된 후, 절연재료의 측벽 (14) 이 상기 그루브내에 형성되고, 그 후 상기 측벽 (14) 주위 막들 (10, 4) 이 제거되며, 잔존하는 막들 (4, 9) 및 측벽 (14) 을 마스크로서 사용하여 기판 (1) 에 불순물을 도핑하여 소스/드레인 확산층 (15) 이 형성된다.
Description
본 발명은 반도체장치 제조방법, 특히 기생용량이 감소된 MOS 트랜지스터를 구비하는 반도체장치를 제조하는 방법에 관한 것이다.
MOS 트랜지스터의 소스/드레인 고농도 불순물 확산영역과 기판간의 확산층 용량을 감소시키는 방법은 지금까지 반도체 장치내에서 CMOS 트랜지스터의 작동 속도를 증가시키기 위하여 사용되어 왔다. 상기 기술된 확산층 용량을 감소시키기 위해서는, 채널영역의 기판 불순물 농도를 감소시키는 것이 효과적인 수단이나, 트랜지스터의 미세구조(microstructure)가 향상될 수록 더욱 더 기판 불순물 농도가 증가하는 경향이 있다. 이런 상황에서, 포토리소그래피 기술에 의해 트랜지스터의 채널영역을 형성하는 공정시 불순물을 채널영역으로 도입하는 것을 제한하고 게이트 전극이 형성될 영역에만 채널이온을 도입하는 방법이 지금까지 확산층 용량을 감소시키는 방법으로 제안되어 왔다. 또한, 최근 MOS 트랜지스터에 있어서, 미세구조를 향상시키기 위하여, 장치 구조(이른바 포켓 구조) 가 제안되었는데, 이는 소스/드레인 확산층의 저농도 불순물층 또는 LDD 구조의 것과 반대 도전형을 갖는 불순물이 저농도 불순물층 바로 아래에 도입됨으로써, 상기 소스/드레인 확산층 주위의 공핍층의 확산을 방지하여, 쇼트 채널 효과를 억제한다. 이런 구조에서는, 상기 포켓에 대한 불순물의 존재가 또한 드레인 확산층의 용량을 증가시키므로, 게이트-드레인 (소스) 확산층들의 경계부근에만 상기 드레인 (소스) 확산층의 것과 반대 도전형을 갖는 불순물을 도입하는 수단이 사용된다.
상기 종래 기술에 대하여 첨부 도면을 참조하여 아래에 설명한다. 도 1a ∼ 1d 는 종래의 반도체장치 제조방법의 공정을 보여주는 개략도이다.
우선, 도 1a 와 같이, 소망의 웰 (도시되지 않음) 및 소자 분리 영역 (18) 이 반도체 기판 (1) 상에 형성된다.
다음으로, 도 1b 와 같이, 포토리소그래피 기술을 사용하여 마스크 (22) 가 형성되고, 상기 마스크를 사용하여, 반도체 기판 (1) 의 게이트전극 형성예정부분(게이트 전극이 형성될 반도체기판 (1) 상의 영역)에 대응하는 영역에 이온이 주입되고, 이에 의해 채널영역 (3) 이 형성된다.
다음으로는, 도 1c 와 같이, 게이트 절연막 (2) 이 형성되고, 게이트 전극재료가 게이트 절연막 (2) 상에 증착된다. 게이트전극 (4') 이 포토리소그래피 기술에 의해 채널영역 (3) 에 대응하는 위치에 형성된다. 게이트전극 (4') 을 형성하는 포토리소그래피 공정은 채널영역 (3) 의 포토리소그래피와 위치맞춤적으로 정합하기 위한 마진(제 1 마스크 위치맞춤마진)을 필요로 한다.
다음으로, 도 1d 와 같이, 마스크 (23) 가 포토리소그래피 기술을 사용하여 형성되고, 상기 마스크 (23) 와 게이트 전극 (4') 을 마스크로 사용하여 이온이 주입되어, 반도체 기판 (1) 상에 기판 내부로 공핍층이 확산되는 것을 억제하기 위한LDD 구조 저농도 불순물층 (12) 및 반대 도전형을 갖는 불순물(포켓 불순물)층 (13) 을 형성한다. 게이트 전극 (4') 을 형성할 때와 마찬가지로, 마스크 (23) 를 형성하기 위한 포토리소그래피 공정은 채널영역 (3) 을 형성하기 위하여 사용된 포토리소그래피와 위치맞춤적으로 정합하기 위한 마진(제 2 위치맞춤마진)을 필요로 한다.
다음으로, 도2a 와 같이, 절연막으로 형성되는 측벽 (14) 이 게이트전극 (4') 의 측면에 형성되고, 게이트전극 (4') 과 측벽 (14) 을 마스크로서 사용하여 이온주입법에 의해 반도체 기판 (1) 내로 고농도 불순물이 도핑되어 고농도 불순물층에 대응하는 소스 및 드레인 (15) 을 형성한다.
다음으로, 도 2b 에 나타낸 바와 같이, 절연막 (20') 이 상기 설명된 구조상에 형성되고, 컨택트 홀 (16) 이 절연막 (20') 내에 형성되어 절연막 (20') 상에 배선 (17) 을 형성한다.
상술한 바와 같이, MOS 트랜지스터를 갖는 반도체장치의 종래 방법에서는, 채널영역 (3) 의 형성공정, 게이트전극 (4') 의 형성공정 및 LDD 저농도 불순물 확산층을 형성하기 위하여 포켓 불순물을 도입하는 공정 간의 실제 제조공정에서는 상기 제 1 및 제 2 마스크 위치맞춤마진이 불가피하다.
이러한 상황에서는, 위치맞춤마진에 의해 소스/드레인 확산층 및 채널영역 간의 오버랩 영역이 증가되어, 소스/드레인 확산층과 채널영역 (3) 또는 반도체기판 (1) 간의 확산층 용량이 증가된다. 그 결과, 반도체장치의 전기회로의 작동속도가 감소된다. 상술과 같은 위치맞춤마진은 소자가 더욱 미세하게 설계되는 경우에도 요구되며, 따라서 장치의 미세화에 따라 작동속도를 증가시키는데 있어서도 커다란 장애이다.
따라서, 본 발명의 목적은 LDD 포켓 구조를 갖는 반도체 장치에서 소스/드레인 확산층 용량을 감소시키는 것이다.
또한, 본 발명은 LDD 포켓 구조를 갖는 반도체장치의 소자구조의 미세화를 향상시키며 또한 소스/드레인 확산층 용량을 감소시킬 수 있는 반도체장치 제조방법을 제공하는 것이다.
도 1a ∼ 1d 는 종래 반도체장치 제조방법을 보여주는 개략적인 단면도.
도 2a ∼ 2b 는 종래 반도체장치 제조방법을 보여주는 개략적인 단면도.
도 3a ∼ 3d 는 본 발명의 반도체장치 제조방법의 실시예를 보여주는 개략적인 단면도.
도 4a ∼ 4d 는 본 발명의 반도체장치 제조방법의 실시예를 보여주는 개략적인 단면도.
도 5a ∼ 5c 는 본 발명의 반도체장치 제조방법의 실시예를 보여주는 개략적인 단면도.
도 6a ∼ 6d 는 본 발명의 반도체장치 제조방법의 다른 실시예를 보여주는 개략적인 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 기판 2 : 게이트 절연막
3 : 채널영역 4 : 제 1 게이트전극 형성재료막
9 : 제 2 게이트전극 형성재료막
10 : 제 1 막 11 : 제 2 막
12 : 저농도 불순물 확산층 13 : 반대 도전형 불순물층
14 : 측벽 15 : 소스 및 드레인
16 : 컨택트 홀 17 : 배선
18 : 소자 분리 영역 20 : 제 2 절연막
상기 목적을 달성하기 위하여, 본 발명에서는,
반도체기판상에 게이트 절연막을 형성하고, 이 게이트 절연막상에 제 1 게이트전극 형성재료막을 형성하는 단계;
상기 제 1 게이트전극 형성재료막상에 제 1 막을 형성하고, 상기 제 1 막의 게이트 전극이 형성될 부분을 선택적으로 제거하여, 상기 제 1 막내에 개구부를 형성하는 단계;
상기 제 1 막의 상기 개구부의 내측 측면의 근방에서 상기 제 1 게이트 형성 재료막상에 제 2 막을 형성하고, 이 제 2 막의 내측에 상기 제 1 게이트전극 형성재료막의 영역을 노출시키는 단계;
상기 제 1 및 제 2 막을 마스크로서 사용하여 반도체기판내로 채널영역용 불순물을 도핑하여 채널영역을 형성하는 단계;
상기 제 2 막의 내측에 노출된 상기 제 1 게이트전극 형성재료막상에 제 2 게이트전극 형성재료막을 형성하는 단계;
상기 제 1 막 및 제 2 게이트전극 형성재료막을 마스크로 사용하여 상기 제 2 막을 제거하여 상기 제 1 막 및 제 2 게이트전극 형성재료막 사이에 그루브를 형성하고, 이 그루브에 대응하는 상기 제 1 게이트전극 형성재료막 영역을 노출시키는 단계;
상기 그루브를 통하여 반도체기판내로 불순물을 도핑하여 저농도 불순물 확산층을 형성하는 단계;
상기 반도체기판의 상기 저농도 불순물 확산층의 하방에 상기 저농도 불순물 확산층과 반대 도전형을 갖는 불순물들을 도핑하는 단계;
상기 그루브가 형성된 후에 잔존하고 있는 상기 제 1 막을 제거하고, 상기 제 2 게이트전극 형성재료막의 아래 이외의 영역에서 상기 제 1 게이트전극 형성재료막의 일부분을 제거하는 단계;
상기 제 2 게이트전극 형성재료막 아래에 잔존하는 상기 제 1 게이트전극 형성재료막과 상기 제 2 게이트전극 형성재료막의 측면을 덮도록 절연막으로 이루어진 측벽을 형성하는 단계; 및
상기 잔존하는 제 1 및 제 2 게이트전극 형성재료막과 상기 측벽을 마스크로 사용하여 상기 반도체기판에 고농도 불순물을 도입하여 소스 및 드레인을 형성하는 단계 등으로 이루어지는 것을 특징으로 하는 반도체장치 제조방법이 제공된다.
상기 기술된 반도체장치 제조방법에 있어서, 상기 제 1 막의 개구부의 내부측면 근방에서 상기 제 1 게이트전극 형성재료막상에 상기 제 2 막을 형성하고, 상기 제 2 막의 내부에 상기 제 1 게이트전극 형성재료막의 영역을 노출시키는 단계는, 상기 노출면상에 상기 제 2 막의 재료층을 형성하고, 상기 제 2 막의 재료층을 에치백하여 상기 제 1 막의 개구부의 내부 측면의 근방에서 상기 제 2 막을 잔존시키고, 이 잔존하는 제 2 막의 내부에 상기 제 1 게이트전극 형성재료막의 영역을 노출시킴으로써 이루어진다.
상기 기술된 반도체장치 제조방법에 있어서, 상기 제 2 게이트전극 형성재료막과 상기 제 2 게이트전극 형성재료막 아래에 잔존하는 상기 제 1 게이트전극 형성재료막의 측면을 덮도록 상기 절연막의 측벽을 형성하는 단계는, 상기 노출면상에 상기 절연막의 재료층을 형성하고 상기 절연막의 재료층을 에치백하여 상기 그루브에 대응하는 영역에만 상기 절연막을 남겨놓음으로써 수행되어진다.
상기 기술된 반도체장치 제조방법에 있어서, 상기 노출면상의 상기 절연막의 재료층은, 상기 그루브가 형성된 후 잔존하는 상기 제 1 막을 제거하는 단계 이전 또한 상기 제 2 게이트전극 형성재료막 아래의 영역이외의 상기 제 1 게이트전극 형성재료막 부분을 제거하는 단계 이전에 이루어진다.
상기 기술된 반도체장치 제조방법에 있어서, 상기 노출면상의 상기 절연막의 재료층은, 상기 그루브가 형성된 후 잔존하는 상기 제 1 막을 제거하는 단계 이후 및 상기 제 2 게이트전극 형성재료막 아래의 영역 이외의 상기 제 1 게이트전극 형성재료막 부분을 제거하는 단계 이후에 형성된다.
상기 기술된 반도제장치 제조방법에 있어서, 상기 반도체기판에 상기 그루브를 통하여 불순물들을 도입하여 저농도 불순물 확산층을 형성하는 단계와, 반도체 기판의 저농도 불순물 확산층의 하방측으로 저농도 불순물 확산층과 반대 도전형을 갖는 불순물들을 도입하는 단계는, 상기 제 1 게이트전극 형성재료막이 상기 그루브에 대응하는 영역에 존재하는 동안에 수행된다.
상기 기술된 반도체장치 제조방법에 있어서, 상기 반도체기판에 상기 불순물을 도입하여 저농도 불순물 확산층을 형성하는 단계와, 상기 반도체기판의 상기 저농도 불순물 확산층의 하방측으로 상기 저농도 불순물 확산층과 반대 도전형을 갖는 불순물을 도입하는 단계는, 상기 제 1 게이트전극 형성재료막이 상기 그루브에 대응하는 영역으로부터 제거된 후에 수행된다.
상기 기재된 바와 같이, 종래 기술에서와 같은 마스크 위치맞춤마진은 필요하지 않으며, 소스 및 드레인의 확산층은, 채널영역과 LDD 저농도 불순물 확산층의 저면에 도핑되는 LDD 저농도 불순물의 것과 반대 도전형을 갖는 불순물의 확산층과 필요 최소한으로 접촉하게 된다. 따라서, 소자구조를 미세화하는 경우에도, 접합(junction) 용량을 감소시킬 수 있으며, MOS 트랜지스터의 기생용량을 감소시킬 수 있다. 결과적으로, 고집적화 디자인의 미세소자구조를 갖는 반도체장치라 하더라도 작동속도를 충분히 증가시킬 수 있다. 또한, 소망 특성들을 갖는 2층 구조 게이트 전극을 용이하게 얻을 수 있다.
본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 3a ∼ 3d, 4a ∼ 4d 및 5a ∼ 5c 은 본 발명에 따른 반도체장치 제조방법의 실시예를 보여주는 개략적 단면도이다.
우선, 도 3a 에 도시한 바와 같이, 소망의 웰 (도시되지 않음) 과 소자 분리 영역 (18) 이 반도체 (예를 들면, 실리콘) 기판 (1) 에 형성된다.
다음으로, 도 3b 에 도시한 바와 같이, 게이트 절연막 (예를 들면, 산화실리콘막) (2) 이 반도체기판 (1) (그리고 소자분리영역 (18))의 표면상에 형성되고, 제 1 게이트전극 형성재료 (예를 들면, 인이 도핑된 폴리실리콘) 의 막 (4) 이 상기 게이트절연막 (2) 상에 약 500 ∼ 1500 Å의 두께로 성장되어 형성된다. 그 후, 제 1 막 (10) (예를 들면, 질화실리콘막) 이 상기 막 (4) 상에 약 2000 Å의 두께로 형성된다.
다음으로, 도 3c 에 도시된 바와 같이, 게이트전극이 형성될 게이트전극 형성예정영역(즉, 게이트전극 형성예정부분 및 주위부분) 에 대응하는 상기 제 1 막 (10) 영역이 선택적으로 포토리소그래피 기술에 의해 제거되어 그 내부에 개구부를 형성한다. 다음으로, 상기와 같이 형성된 구조상에 제 2 막 (11) (예를 들면, 산화실리콘막) 이 성장되어 약 1500 Å의 두께로 형성되고, 그리고 나서 상기 제 2 막 (11) 이 에치백된다. 그리하여, 도 3c 에 도시된 바와 같이, 상기 제 2 막 (11) 이 상기 제 1 막 (10) 의 상기 개구부의 내측면의 근방에 남아 측벽을 형성하고, 상기 제 2 막 (11) 의 내부에서 상기 제 1 게이트전극 형성재료막 (4) 영역을 외부에 노출시킨다. 이 때, 상기 개구부의 폭 W 는 게이트길이 및 상기 제 2 막 (11) 의 두께의 약 2 배로 설정되는 것이 바람직하다.
다음으로, 도 3d 에 도시된 바와 같이, 상기 제 1 막 (10) 과 상기 제 2 막 (11) 을 마스크로서 사용하여 이온주입에 의해 상기 반도체기판 (1) 에 제 2 도전형 채널영역용 불순물을 도입하고, 상기 기판이 어닐링되어 채널영역 (3) 을 형성한다. 상기 불순물은 MOS 트랜지스터의 문턱전압을 결정하고 쇼트채널효과를 억제하기 위해 도핑되며, 트랜지스터 구조에 따라 적절하게 선택된다.
다음으로, 도 4a 에 도시된 바와 같이, 제 2 게이트전극 형성재료 (예를 들면, 텅스텐 실리사이드: WSi) 가 성장되어, 상기 형성된 구조상에 약 5000 Å의 두께로 형성된다. 상기 제 2 게이트전극 형성재료막 (9) 의 바람직한 두께는 상기 개구부 및 상기 제 2 막 (11) 에 의해 결정되는 채널영역의 폭에 강하게 의존하며, 채널영역 (3) 폭의 약 1.5 배 이상으로 설정되는 것이 바람직하다. 그 결과, 상기 개구부는 상기 제 2 게이트전극 형성재료로 채워진다.
다음으로, 도 4b 에 도시된 바와 같이, 상기 제 2 게이트전극 형성재료막 (9) 이 상기 막 (10) 이 노출될 때까지 연마되고(예를 들면, 화학적 연마 또는 화학적 기계적 연마: CMP), 이에 의해 상기 제 2 게이트전극 형성재료막 (9) 이 상기 개구부의 내부 근방의 상기 제 2 막 (11) 의 내부에만 남아 있도록 부분적으로 제거된다.
다음으로, 도 4c 에 도시된 바와 같이, 상기 제 1 막 (10) 및 상기 제 2 게이트전극 형성재료막 (9) 을 마스크로서 사용하여 희석된 HF 로 상기 제 2 막 (11) 을 에칭하여, 상기 제 2 막 (11) 을 제거하고, 이에 의해 상기 제 1 막 (10) 과 상기 제 2 게이트전극 형성재료막 (9) 사이에 그루브를 형성하며, 상기 그루브에 대응하는 상기 제 1 게이트전극 형성재료막 (4) 영역을 노출시킨다. 상기 제 2 도전형 불순물이 상기 그루브를 통하여 반도체기판 (1) 에 도핑되어 LDD 저농도 불순물 확산층 (12) 을 형성한다. 다음으로, 상기 저농도 불순물 확산층 (12) 의 것과 반대인 제 1 도전형 불순물이 반도체기판 (1) 의 상기 저농도 불순물 확산층 (12) 아래에 도핑되어, 상기 저농도 불순물 확산층 (12) 과 접촉하게 되도록 반대 도전형 불순물층 (13) 이 형성된다.
다음으로, 도 4d 에 도시된 바와 같이, 상기 그루브에 대응하는 상기 제 1 게이트전극 형성재료막 (4) 영역이 에칭 처리에 의해 제거된다. 이 때, 상기 제 2 게이트전극 형성재료막 (9) 이 부분적으로 에칭 제거될 수도 있다.
다음으로, 도 5a 에 도시된 바와 같이, 제 1 절연막 (예를 들면, 산화 실리콘막) (14) 이 약 2000 Å의 두께로 형성된다.
다음으로, 상기 제 1 절연막 (14) 이 에치백되어, 도 5b 에 도시된 바와 같이, 상기 제 1 절연막 (14) 이 상기 저농도 불순물 확산층 (12) 에 대응하여 상기 제 1 및 제 2 게이트전극 형성재료막 (4, 9) 주위에 잔존하게 되어 측벽을 형성한다. 상기 잔존하는 제 1 막 (10) 은 에칭 기술에 의해 제거되고, 노출된 상기 제 1 게이트전극 형성재료막 (4) 도 상기 에칭 기술에 의해 제거된다. 고농도 제 1 도전형 불순물이 상기 잔존하는 제 1 및 제 2 게이트전극 형성재료막 (4, 9) 및 상기 잔존하는 제 1 절연막 (측벽) (14) 을 마스크로서 사용하여 반도체기판에 이온 주입 기술에 의해 도핑되고, 이에 의해 고농도 불순물 확산층으로서 소스 및 드레인 (15) 을 형성한다. 다음에는, 적절한 어닐링 처리(예를 들면, RTA 에 의해 약 1000 ℃ 및 10 초 동안)가 이루어지게 된다.
다음으로, 도 5c 에 도시된 바와 같이, 이상과 같이 형성된 구조상에 제 2절연막 (20) 이 통상적인 방법으로 형성되고, 컨택트 홀 (16) 이 상기 제 2 절연막 (20) 에 형성되며, 배선 (17) 이 상기 제 2 절연막 (20) 상에 형성된다. 상기 배선 (17) 은 상기 컨택트 홀 (16) 을 통하여 상기 소스 및 드레인 (15) 에 연결된다. 상기 공정을 통하여, LSI 반도체 장치가 얻어진다.
상술된 바와 같이, 본 실시예에서, 상기 저농도 불순물 확산층 (12), 상기 반대 도전형 불순물층 (13) 및 상기 측벽 (14) 등은 모두 위치적으로 정확하게 상기 그루브가 형성되는 영역에 형성되고, 상기 소스 및 드레인 (15) 은 상기 측벽 (14) 의 외부에 위치적으로 정확하게 형성된다. 따라서, 상기 소스 및 드레인 (15), 저농도 불순물 확산층 (12) 및 상기 반대 도전형 불순물층 (13) 그리고 채널영역 (3) 은 소망의 위치에서 인접하는 것들과 서로 필요 최소한으로 접촉을 하도록 배치된다. 따라서, LDD 포켓 구조를 갖는 반도체장치에서, 소자구조가 미세화되어도, MOS 트랜지스터의 소스/드레인 확산층의 용량은 충분히 감소될 수 있고, 따라서 반도체장치의 동작속도가 증가될 수 있다.
또한, 본 실시예에서는, 상기 제 1 게이트전극 형성재료막 (4) 과 상기 제 2 게이트전극 형성재료막 (9) 이 게이트전극을 형성하도록 사용되며, 상기 제 1 게이트전극 형성재료막 (4) 을 부분적으로 제거하는 단계에서 상기 제 2 게이트전극 형성재료막 (9) 이 게이트 형성영역에서 상기 제 1 게이트전극 형성재료막 (4) 을 보호하므로, 소망의 특성을 갖는 2층 구조의 게이트전극이 용이하게 얻어진다.
상기 공정에서, 도 4c 에 도시된 바와 같이, 저농도 불순물 확산층 (12) 과, 상기 저농도 불순물 확산층 (12) 의 것과 반대 도전형을 갖는 불순물층 (13) 을 형성하는 단계와 도 4d 에 도시된 바와 같이, 상기 제 1 게이트전극 형성재료막 (4) 을 에치하는 단계는 역순으로 수행될 수도 있다.
또한, 앞서의 설명에서, 폴리실리콘은 상기 제 1 게이트전극 형성재료로 사용되고, WSi 는 상기 제 2 게이트전극 형성재료로 사용되었다. 그러나, 이런 재료를 대신하여, Mo, W, Ta, Si 또는 다른 실리사이드 재료들이 상기 전극 재료로서 사용될 수도 있다. 상기 제 1 게이트전극 형성재료 및 상기 제 2 게이트전극 형성재료는 동일 재료 (예를 들면, 폴리실리콘) 일 수도 있다.
또한, 앞서 설명에서, 상기 제 1 막 및 상기 제 2 막은 절연막으로 형성되었다. 그러나, 이런 막은 W, TiN 또는 다른 금속막으로 형성될 수도 있다.
도 6a ∼ 6d 는 본 발명의 반도체장치 제조방법의 다른 실시예를 보여주는 개략적 단면도이다.
상기 실시예에서, 도 3a ∼ 3d 및 4a ∼ 4d 를 참조하여 설명된 것과 같은 단계들이 수행되며, 이에 의해 도 6a 에 나타난 구조가 얻어진다.
다음으로, 도 6b 에 도시된 바와 같이, 에칭 기술에 의해 잔존하는 제 1 막 (10) 이 제거되고, 노출된 상기 제 1 게이트전극 형성재료막 (4) 이 상기 에칭 기술에 의해 제거된다.
상기 단계를 대신하여, 도 3a ∼ 3d 및 4a ∼ 4c 를 참조하여 설명된 것과 같은 단계 후에, 상기 잔존하는 제 1 막 (10) 이 에칭 기술에 의해 제거되고 노출된 제 1 게이트전극 형성재료막 (4) 이 상기 에칭 기술에 의하여 제거된다.
다음으로, 제 1 절연막 (예를 들면, 산화실리콘막) 이 약 1000 Å의 두께로형성되고, 상기 제 1 절연막이 상기 저농도 불순물 확산층 (12) 과 대응하여 상기 제 1 및 제 2 게이트전극 형성재료막 (4, 9) 주위에 남아 측벽 (14) 을 형성하도록 에치백된다. 그 후에는, 고농도 제 1 도전형 불순물이, 상기 잔존하는 제 1 및 제 2 게이트전극 형성재료막 (4, 9) 과 상기 잔존하는 제 1 절연막 (측벽) (14) 을 마스크로 사용하여 이온주입에 의해 반도체기판 (1) 내에 도입되고, 이에 의해 고농도 불순물 확산층인 소스 및 드레인 (15) 을 형성한다. 그 후, 적절한 어닐링 처리(예를 들면, RTA 에 의한 1000 ℃ 10초동안의 어닐링 처리)가 행해진다.
다음으로, 이상과 같이 형성된 구조상에 도 6d 에 도시된 바와 같이 통상적인 방법에 의해 제 2 절연막 (20) 이 형성되고, 컨택트 홀 (16) 이 상기 제 2 절연막 (20) 에 형성되며, 배선이 상기 제 2 절연막 (20) 상에 형성된다. 상기 배선 (17) 은 상기 컨택트 홀 (16) 을 통하여 상기 소스 및 드레인 (15) 에 연결되고, 이에 의해 LSI 반도체 장치를 얻게된다.
본 실시예에서, 상기 저농도 불순물 확산층 (12) 과 상기 반대 도전형 불순물층 (13) 은 상기 그루브가 형성되는 영역에 정확하게 대응하여 형성되며, 상기 측벽 (14) 은 상기 그루브가 형성되는 영역에 정확하게 대응하여 형성되고, 상기 소스 및 드레인 (15) 은 상기 측벽 (14) 의 외부에 정확하게 대응하여 형성된다. 따라서, 상기 소스 및 드레인 (15), 저농도 불순물 확산층 (12) 및 상기 반대 도전형 불순물층 (13) 그리고 채널영역 (3) 등은 소망의 위치에서 인접하는 것들과 서로 필요 최소한으로 접촉하도록 배치된다. 따라서, LDD 포켓 구조를 갖는 반도체장치에서 소자구조가 미세화되어도, MOS 트랜지스터의 소스/드레인 확산층의 용량이 감소될 수 있고, 따라서 반도체장치의 동작속도가 증가될 수 있다.
또한, 본 실시예에서는, 상기 제 1 게이트전극 형성재료막 (4) 과 상기 제 2 게이트전극 형성재료막 (9) 이 게이트전극을 형성하도록 사용된다. 따라서, 상기 제 1 게이트전극 형성재료막 (4) 을 부분적으로 제거하는 단계에서 상기 제 2 게이트전극 형성재료막 (9) 이 게이트 형성영역에서 상기 제 1 게이트전극 형성재료막 (4) 을 보호하게 되고, 따라서 소망의 특성을 갖는 2층 구조의 게이트전극이 용이하게 얻어질 수 있다.
상술한 바와 같이, 본 발명에 의하면, 저농도 불순물 확산층과 반대 도전형 불순물층이 그루브가 형성되는 영역에 정확하게 대응하여 형성되고, 측벽이 그루브가 형성되는 영역에 정확하게 대응하여 형성되며, 그리고 소스 및 드레인이 측벽의 외부에 정확하게 대응하여 형성된다. 따라서, 소스 및 드레인, 저농도 불순물 확산층 및 반대 도전형 불순물층 그리고 채널영역 등은 소망의 위치에서 인접하는 것들과 서로 필요 최소한으로 접촉하도록 배치된다. 따라서, LDD 포켓 구조를 갖는 반도체 장치에서 소자 구조가 미세화되어도, MOS 트랜지스터의 소스/드레인 확산층의 용량이 감소되고, 따라서 반도체장치의 동작속도가 증가될 수 있다.
따라서, 채널영역 형성과 게이트전극 형성을 위한 위치맞춤마진과 반대 도전형 불순물층 형성과 게이트 전극 형성을 위한 위치맞춤마진 모두에 대해 고려할 필요가 없어, 제조수율을 감소시킴없이 LDD 포켓 구조를 갖는 반도체장치에 있어서 MOS 트랜지스터의 소스/드레인 확산층 용량의 감소와 컴팩트 디자인을 달성할 수있다.
또한, 본 발명에 의하면, 제 1 게이트전극 형성재료막과 제 2 게이트전극 형성재료막이 게이트 전극을 형성하는데 사용된다. 따라서, 제 2 게이트전극 형성재료막이 제 1 게이트전극 형성재료막을 부분적으로 제거하는 단계에서 제 1 게이트전극 형성재료막을 게이트 형성영역에서 보호하므로, 소망의 특성을 갖는 2층 구조를 갖는 게이트전극이 용이하게 얻어질 수 있다.
Claims (4)
- 반도체기판상에 게이트 절연막을 형성하고, 이 게이트 절연막상에 제 1 게이트전극 형성재료막을 형성하는 단계;상기 제 1 게이트전극 형성재료막상에 제 1 막을 형성하고, 상기 제 1 막의 게이트 전극이 형성될 부분을 선택적으로 제거함으로써, 상기 제 1 막내에 개구부를 형성하는 단계;상기 제 1 막의 상기 개구부의 내측면의 근방에서 상기 제 1 게이트 형성 재료막상에 제 2 막을 형성하여 이 제 2 막의 내측에 상기 제 1 게이트전극 형성재료막의 영역을 노출시키는 단계;상기 제 1 막 및 제 2 막을 마스크로서 사용하여 상기 반도체기판내로 채널영역용 불순물을 도핑하여 채널영역을 형성하는 단계;상기 제 2 막의 상기 내측에 노출된 상기 제 1 게이트전극 형성재료막상에 제 2 게이트전극 형성재료막을 형성하는 단계;상기 제 1 막 및 상기 제 2 게이트전극 형성재료막을 마스크로 사용하여 상기 제 2 막을 제거함으로써 상기 제 1 막과 제 2 게이트전극 형성재료막 사이에 그루브를 형성하고, 이 그루브에 대응하는 상기 제 1 게이트전극 형성재료막의 영역을 노출시키는 단계;상기 그루브를 통해 상기 반도체기판내로 불순물을 도핑하여 저농도 불순물 확산층을 형성하는 단계;상기 반도체기판내의 상기 저농도 불순물 확산층의 하부측에 상기 저농도 불순물 확산층과 반대 도전형을 갖는 불순물들을 도핑하는 단계;상기 그루브에 대응하는 상기 영역으로부터 상기 제 1 게이트전극 형성재료막을 제거하는 단계;상기 그루브가 형성된 후에 잔존하고 있는 상기 제 1 막을 제거하고, 상기 제 2 게이트전극 형성재료막의 아래 이외의 영역에서 상기 제 1 게이트전극 형성재료막의 일부분을 제거하는 단계;상기 제 2 게이트전극 형성재료막 아래에 잔존하는 상기 제 1 게이트전극 형성재료막과 상기 제 2 게이트전극 형성재료막의 측면을 덮도록 절연막으로 이루어진 측벽을 형성하는 단계; 및상기 잔존하는 제 1 및 제 2 게이트전극 형성재료막과 상기 측벽을 마스크로 사용하여 상기 반도체기판 내부에 고농도 불순물을 도핑하여 소스 및 드레인을 형성하는 단계를 구비하며,상기 제 2 게이트전극 형성재료막 아래에 잔존하는 상기 제 1 게이트전극 형성재료막과 상기 제 2 게이트전극 형성재료막의 측면을 덮도록 상기 절연막의 측벽을 형성하는 상기 단계는, 상기 노출면상에 상기 절연막의 재료층을 형성하고 상기 절연막의 재료층을 에치백하여 상기 그루브에 대응하는 영역에만 상기 절연막을 남김으로써 수행되고,상기 노출면상의 상기 절연막의 재료층은, 상기 그루브가 형성된 후 잔존하는 상기 제 1 막을 제거하는 상기 단계 이전에, 또한 상기 제 2 게이트전극 형성재료막 아래의 상기 영역 이외의 상기 제 1 게이트전극 형성재료막 부분을 제거하는 상기 단계 이전에, 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 제 1 막의 상기 개구부의 상기 내측면 근방에서 상기 제 1 게이트전극 형성재료막상에 상기 제 2 막을 형성하고, 상기 제 2 막의 내부에서 상기 제 1 게이트전극 형성재료막의 영역을 노출시키는 상기 단계는, 상기 노출면상에 상기 제 2 막의 재료층을 형성하고, 상기 제 2 막의 재료층을 에치백하여 상기 제 1 막의 개구부의 상기 내측면의 근방에 상기 제 2 막을 잔존시키고, 잔존하는 이 제 2 막의 내부에서 상기 제 1 게이트전극 형성재료막의 영역을 노출시킴으로써 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 반도체기판 내부에 상기 그루브를 통해 불순물들을 도핑하여 저농도 불순물 확산층을 형성하는 상기 단계, 및 상기 반도체기판내의 상기 저농도 불순물 확산층의 하부측 내부로 상기 저농도 불순물 확산층과 반대 도전형을 갖는 불순물을 도핑하는 상기 단계는, 상기 제 1 게이트전극 형성재료막이 상기 그루브에 대응하는 영역에 존재하는 동안에 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 반도체기판 내부에 상기 그루브를 통해 상기 불순물을 도핑하여 상기 저농도 불순물 확산층을 형성하는 상기 단계, 및 상기 반도체기판내의 상기 저농도 불순물 확산층의 하부측 내부에 상기 저농도 불순물 확산층과 반대 도전형을 갖는 불순물을 도핑하는 상기 단계는, 상기 제 1 게이트전극 형성재료막이 상기 그루브에 대응하는 영역으로부터 제거된 후에 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
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