KR20030004125A - 반도체 기억 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 230000002093 peripheral effect Effects 0.000 claims abstract description 85
- 239000000463 material Substances 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000001039 wet etching Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 60
- 238000002955 isolation Methods 0.000 claims description 25
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 230000003647 oxidation Effects 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 8
- 238000005121 nitriding Methods 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 47
- 229910052814 silicon oxide Inorganic materials 0.000 description 47
- 229920002120 photoresistant polymer Polymers 0.000 description 30
- 229910052581 Si3N4 Inorganic materials 0.000 description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 26
- 238000001020 plasma etching Methods 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
셀 영역 및 주변 영역의 반도체 기판 위에 형성된 게이트 산화막, 제1 게이트재 및 제1 절연막을 에칭함으로써, 셀 및 주변 영역에 제1 절연막, 제1 게이트재 및 게이트 산화막으로 이루어지는 복수의 게이트 구조가 형성된다. 주변 영역의 게이트 구조의 측면 위에 제2 절연막이 형성된다. 제1, 제2 절연막을 마스크로 하여 반도체 기판을 에칭함으로써, 셀 및 주변 영역의 반도체 기판 표면에 복수의 트렌치가 형성된다. 주변 영역의 게이트 구조의 측면 위의 제2 절연막을 제거함으로써, 트렌치의 양측에서 게이트 구조 근방의 반도체 기판 표면이 노출된다. 셀 영역의 트렌치 안과, 게이트 구조 근방의 반도체 기판 표면에 연장하도록 주변 영역의 상기 트렌치 안에 소자 분리 절연막이 형성된다. 주변 영역의 게이트 구조가 제거된다. 주변 영역의 소자 분리 절연막 사이에 주변 트랜지스터의 게이트 구조가 형성된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 자세하게는 소비 전류, 협채널 효과를 억제하는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 플래시 메모리는 칩 내부에 메모리 셀 외에, 그 동작에 필요한 각종 지연 회로, 기입/소거용 고전압 안정화 회로 등을 갖고 있다. 따라서, 이들 주변 회로를 구성하는 저항, 트랜지스터 등의 소자도 칩 내부에 형성되어 있다.
상기한 바와 같은 구성의 플래시 메모리를 제조할 때, 제조 비용을 저감하기 위해서, 제조 프로세스의 효율화가 요구된다. 이 때문에, 메모리 셀을 구성하는 셀 트랜지스터와, 주변 회로를 구성하는 트랜지스터를 거의 동일한 제조 프로세스를 이용하여 제조함으로써, 효율화가 도모되고 있다.
도 12 내지 도 17은 플래시 메모리의 종래의 제조 방법을 공정순으로 도시하고 있다. 도 12에 도시한 바와 같이, 이 플래시 메모리는 반도체 기판에 메모리 셀 어레이 영역(이하, 셀 영역으로 칭한다)과 주변 회로의 트랜지스터가 형성되는 영역(이하, 주변 영역이라고 칭한다)을 포함하고, 주변 영역 내에는 N 채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 P 채널 MOSFET가 형성되어 있다.
반도체 기판(21)의 표면에 P웰 영역(22)이 형성된 후, 주변 영역의 P 채널 MOS가 형성되는 부분의 P웰 영역(22) 내에 N 웰 영역(23)이 형성된다. 다음에, 반도체 기판(21)의 표면 위의 전면에 게이트 산화막(24)이 형성되고, 게이트 산화막(24) 위에 제1 게이트재(25)가 형성된다. 계속해서, 제1 게이트재(25) 위에 실리콘 질화막(26), 도시하지 않은 실리콘 산화막이 순차적으로 퇴적된다. 다음에 포토리소그래피 공정을 이용하여, 실리콘 산화막, 실리콘 질화막(26), 제1 게이트재(25), 게이트 산화막(24)이 에칭된다. 계속해서, 실리콘 산화막이 제거된다.
다음에, 도 13에 도시한 바와 같이, 실리콘 질화막(26)을 마스크로 하여 반도체 기판(21)의 표면을 에칭함으로써 복수의 트렌치(27)가 형성된다.
다음에, 도 14에 도시한 바와 같이, 트렌치(27)의 내벽을 산화한 후, 반도체 장치 전면에 소자 분리 절연막으로서의 실리콘 산화막(28)이 퇴적되고, 계속해서 실리콘 산화막(28)이 평탄화된다. 계속해서, 실리콘 질화막(26)이 웨트 에칭에 의해 제거된다. 그 결과, 실리콘 산화막(28)을 포함하는 소자 분리 영역이 형성된다.
다음에, 도 15에 도시한 바와 같이, 제2 게이트재(29)가 반도체 장치 전면에 퇴적된다. 이 제2 게이트재(29)는 제1 게이트재(25) 위에 직접 형성되고, 이들 제1 게이트재(25) 및 제2 게이트재(29)를 이용하여, 후속 공정에서 메모리 셀의 부유 게이트가 형성된다. 다음에, 포토리소그래피 공정을 이용하여 셀 영역의 실리콘 산화막(28) 위의 제2 게이트재(29)가 에칭된다. 그 결과, 실리콘 산화막(28) 위의 제2 게이트재(29)에 슬릿(30)이 형성되어, 부유 게이트가 메모리마다 분리된다. 이 후, 포토레지스트가 제거된다.
다음에, 도 16에 도시한 바와 같이, 반도체 장치 위의 전면에 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 ONO막(31)이 퇴적된다.
다음에, 도 17에 도시한 바와 같이, 포토리소그래피 공정을 이용하여, 셀 영역에만 도시하지 않은 포토레지스트가 형성된다. 다음에, 이 포토레지스트를 마스크로 하여, 주변 영역에서 ONO막(31), 제1 게이트재(25) 및 제2 게이트재(29)가 제거된다. 다음에, NH4F 등을 이용한 웨트 에칭에 의해 게이트 산화막(24)이 제거된다. 계속해서 셀 영역의 포토레지스트가 제거된다.
다음에, 공지된 방법에 의해, 주변 영역에서 MOSFET의 게이트 산화막이 형성되고, 반도체 장치 위의 전면에 예를 들면 폴리실리콘막이 퇴적된다. 계속해서, 이 폴리실리콘막이 포토리소그래피 공정 및 RIE법에 의한 이방성 에칭을 이용하여 에칭됨으로써, 셀 영역에서 제어 게이트 및 부유 게이트가 형성된다.
다음에, 주변 영역의 상기 폴리실리콘막에 포토리소그래피 공정, 및 RIE법에 의한 이방성 에칭을 행함으로써, MOSPET의 게이트 전극이 형성한다. 이 후, 후 산화가 행해진다.
다음에, 셀 영역 및 주변 영역에 불순물이 확산됨으로써, 소스·드레인 영역이 형성된다. 계속해서, 게이트 측벽이 형성된 후, 게이트 전극 위 및 확산층의 반도체 기판 위에 살리사이드가 형성된다. 이 후. 반도체 장치 전면에 실리콘 질화막, BPSG(Boron Doped Phospho-Silicate Glass)가 피복된다.
계속해서, 포토리소그래피 공정, RIE법을 이용함으로써, 컨택트홀이 적절하게 형성된 후, 예를 들면 스퍼터링법에 의해 Al 배선막이 퇴적된다. 포토리소그래피 공정, RIE법에 의해 배선 패턴이 형성된 후, Al 배선을 보호하기 위해서, PSC(Phospho-Sillcate Glass)가 퇴적된다. 다음에, 실리콘 질화막이 퇴적되고, 본딩용 패드 위의 보호재가 에칭에 의해 제거되어 웨이퍼로서 완성된다.
상기한 바와 같이, 주변 영역 위의 게이트 절연막(24)은 웨트 에칭에 의해 제거된다. 이 때문에, 도 17에 도시한 바와 같이 에칭 용액이 실리콘 산화막(28)과 반도체 기판(21) 사이에 들어감으로써, 실리콘 산화막(28)이 에칭되어, 단부가 깍여진다. 이 때문에, 실리콘 산화막(28)과 반도체 기판(21) 사이에 공극이 생긴다. 이 후의 공정에서 게이트 전극이 퇴적될 때, 게이트 전극재가 이 공극에 매립됨으로써, 게이트 전극재가 매립된 부분에서 전계 집중이 발생한다. 따라서, 서브 임계 특성에 Kink 특성이 생겨서, 이 게이트 전극을 포함하는 MOSFET의 소비 전류가 증대한다. 또한, 이 MOSFET의 협채널 효과가 악화되어 동작 속도가 늦어지는 문제가 생긴다.
도 1은 본 발명에 따른 반도체 기억 장치의 제조 방법을 도시하는 단면도.
도 2는 도 1에 후속하는 공정을 도시하는 도면.
도 3은 도 2에 후속하는 공정을 도시하는 도면.
도 4는 도 3에 후속하는 공정을 도시하는 도면.
도 5는 도 4에 후속하는 공정을 도시하는 도면.
도 6은 도 5에 후속하는 공정을 도시하는 도면.
도 7은 도 6에 후속하는 공정을 도시하는 도면.
도 8은 도 7에 후속하는 공정을 도시하는 도면.
도 9는 도 8의 단면 방향과 교차하는 방향을 단면 방향으로 하는 단면도로, 도 8에 후속하는 공정을 도시하는 도면.
도 10은 도 9를 위에서 본 평면도.
도 11에 본 발명에 따른 반도체 기억 장치의 다른 실시 형태를 도시하는 단면도.
도 12는 반도체 기억 장치의 종래의 제조 방법을 도시하는 단면도.
도 13은 도 12에 후속하는 공정을 도시하는 도면.
도 14는 도 13에 후속하는 공정을 도시하는 도면.
도 15는 도 14에 후속하는 공정을 도시하는 도면.
도 16은 도 15에 후속하는 공정을 도시하는 도면.
도 17은 도 16에 후속하는 공정을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 기판
22 : P웰 영역
23 : N 웰 영역
24 : 게이트 산화막
25 : 제1 게이트재
26 : 실리콘 질화막
27 : 트렌치
28 : 실리콘 산화막
29 : 제2 게이트재
30 : 슬릿
31 : ONO막
본 발명의 제1 시점에 따른, 셀 트랜지스터가 형성되는 셀 영역과 주변 회로의 주변 트랜지스터가 형성되는 주변 영역을 갖는 반도체 기억 장치의 제조 방법은, 상기 셀 영역 및 상기 주변 영역의 반도체 기판 위에 게이트 산화막, 제1 게이트재 및 제1 절연막을 순차적으로 형성하고, 상기 제1 절연막, 상기 제1 게이트재 및 상기 게이트 산화막의 일부를 에칭함으로써, 상기 셀 영역 및 상기 주변 영역에 상기 제1 절연막, 상기 제1 게이트재 및 상기 게이트 산화막으로 이루어지는 복수의 게이트 구조를 형성하고, 상기 주변 영역에 형성된 상기 게이트 구조의 측면 위에 제2 절연막을 형성하며, 상기 제1 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체 기판을 에칭함으로써, 상기 셀 영역 및 상기 주변 영역의 상기 반도체기판 표면에 복수의 트렌치를 형성하고, 상기 주변 영역에 형성된 상기 게이트 구조의 측면 위의 상기 제2 절연막을 제거함으로써, 상기 트렌치의 양측에서 상기 게이트 구조 근방의 상기 반도체 기판 표면을 노출시키고, 상기 셀 영역의 상기 트렌치 내와, 상기 게이트 구조 근방의 상기 반도체 기판 표면에 연장하도록 상기 주변 영역의 상기 트렌치 내에 소자 분리 절연막을 형성하고, 상기 주변 영역에 형성된 상기 게이트 구조를 제거하며, 상기 주변 영역의 상기 소자 분리 절연막 사이에 상기 주변 트랜지스터의 게이트 구조를 형성하는 공정을 포함한다.
본 발명의 제2 시점에 따른 반도체 장치는 셀 영역에 형성된 셀 트랜지스터와, 상기 셀 영역에서 반도체 기판 표면에 형성된 트렌치 내에 배치된 제1 소자 분리 절연막과, 주변 영역에 형성된 주변 트랜지스터와, 상기 주변 영역에서 상기 반도체 기판 표면에 형성된 트렌치 내에 배치된 제2 소자 분리 절연막을 포함하며, 상기 제2 소자 분리 절연막은 상기 반도체 기판과의 계면과 공극을 갖지 않으면서 접하고 또한 상기 반도체 기판으로부터 돌출되는 단부가 둥근 형상을 갖는다.
이하에 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다. 또, 이하의 설명에서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는, 동일 부호를 붙여, 그에 대한 중복 설명은 필요한 경우에만 행한다.
도 1 내지 도 9는 본 실시 형태에 따른 플래시 메모리의 제조 방법을 공정순으로 도시하는 단면도이다. 도 1에 도시한 바와 같이, 이 플래시 메모리는 셀 영역과 주변 영역을 갖는다. 주변 영역 내에는 N 채널 MOSFET와 P 채널 MOSFET가 형성된다.
반도체 기판(1)의 표면에 P웰 영역(2)이 형성된 후, 주변 영역의 P 채널 MOSFET가 형성되는 부분의 P웰 영역(2) 내에 N웰 영역(3)이 형성된다. 다음에, 예를 들면 열 산화에 의해 반도체 기판(1) 표면 위의 전면에 게이트 산화막(4)이 형성되고, CVD(Chemical Vapor Deposition)법에 의해, 게이트 산화막(4) 위에, 예를 들면 폴리실리콘 또는 비정질 실리콘 등에 의한 제1 게이트재(5)가 퇴적된다. 계속해서, 제1 게이트재(5) 위에, 예를 들면 CVD법에 의해 실리콘 질화막(6), 도시하지 않은 제1 실리콘 산화막이 순차적으로 퇴적된다.
다음에, 상기 실리콘 산화막 위에 도시하지 않은 포토레지스트가 퇴적되고, 포토리소그래피 공정을 이용하여 포토레지스트에 소자 영역의 패턴이 전사된다. 계속해서, 이 포토레지스트를 마스크로 하여, 상기 제1 실리콘 산화막, 실리콘 질화막(6)이, 예를 들면 RIE(Reactive Ion Etchings)법에 의해 에칭된다. 다음에, 실리콘 질화막(6)을 마스크로 하여, 제1 게이트재(5) 및 게이트 산화막(4)이, 예를 들면 RIE법에 의해 에칭된다. 그 결과, 상기 소자 영역의 패턴에 대응하여, 실리콘 질화막(6)과, 제1 게이트재(5)와, 게이트 산화막(4)에 개구부를 형성하여, 반도체 기판(1)의 표면 일부가 노출된다. 다음에, 포토레지스트 및 제1 실리콘 산화막이 제거된다.
다음에, 도 2에 도시한 바와 같이, 예를 들면 두께가 20∼35㎚, 바람직하게는 30㎚인 실리콘 산화막(7)이 반도체 장치 전면에, 예를 들면 CVD법에 의해 퇴적된다. 계속해서, 반도체 장치 위의 전면에 도시하지 않은 포토레지스트가 퇴적되고, 포토리소그래피 공정을 이용하여 셀 영역만 포토레지스트가 제거된다. 다음에, 이 포토레지스트를 마스크로 하여, 예를 들면 웨트 에칭에 의해 셀 영역의 실리콘 산화막(7)이 제거된다. 다음에, 주변 영역의 포토레지스트가 제거된다.
다음에, 도 3에 도시한 바와 같이, 반도체 장치 위의 전면에 포토레지스트(8)가 퇴적되고, 포토리소그래피 공정을 이용하여 주변 영역만 포토레지스트가 제거된다. 이 포토레지스트(8)를 마스크로 하여, 주변 영역의 반도체 기판(1) 위 및 실리콘 질화막(6) 위에 형성된 실리콘 산화막(7)이, 예를 들면 RIE법 등의 이방성 에칭에 의해 선택적으로 제거된다. 그 결과, 상기 실리콘 질화막(6), 제1 게이트재(5) 및 게이트 산화막(4)의 측면 위에 실리콘 산화막(7)이 잔존한다.
다음에, 도 4에 도시한 바와 같이, 셀 영역의 상기 포토레지스트(8)가 제거된다. 계속해서, 실리콘 질화막(6) 및 실리콘 산화막(7)을 마스크로 하여 반도체 기판(1)이, 예를 들면 RIE법에 의해 에칭됨으로써, 셀 영역 및 주변 영역의 반도체 기판(1) 표면에 각각 복수의 트렌치(9)가 형성된다. 다음에, 주변 영역의 실리콘 질화막(6), 제1 게이트재(5) 및 게이트 산화막(4)의 측면 위에 형성된 실리콘 산화막(7)이, 예를 들면 RIE법 등의 이방성 에칭을 이용하여 제거됨으로써, 주변 영역의 트렌치(9)에 인접하는 반도체 기판(1)의 표면이 노출된다.
다음에, 도 5에 도시한 바와 같이, 트렌치의 내벽을 산화한 후, 반도체 장치 위의 전면에 소자 분리 절연막으로서의, 예를 들면 실리콘 산화막(10)이 퇴적된다. 그 결과, 셀 영역의 트렌치 안이 실리콘 산화막(10)에 의해 매립된다. 또한 동시에, 주변 영역에서는, 트렌치 안부터 상기 트렌치에 인접하여 노출된 반도체 기판 표면까지 연장하도록 실리콘 산화막(10)이 매립된다. 다음에, 실리콘 산화막(10)이 실리콘 질화막(6)을 스토퍼로 하여, 예를 들면 CMP(Chemica1 Mechanical Polishing)법에 의해 평탄화된다. 다음에, 실리콘 질화막(6)이, 예를 들면 열 인산 등의 웨트 에칭에 의해 제거된다. 그 결과, 실리콘 산화막(10)으로 이루어지는 소자 분리 영역이 형성되어 소자 영역이 분리된다.
다음에, 도 6에 도시한 바와 같이, 예를 들면 불순물로서 인이 주입된 폴리실리콘 또는 비정질 실리콘 등에 의한 제2 게이트재(11)가, 예를 들면 CVD법에 의해 반도체 장치 전면에 퇴적된다. 이 제2 게이트재(11)는 상기 제1 게이트재(5) 위에 직접 퇴적되고, 이들 제1 게이트재(5) 및 제2 게이트재(11)를 이용하여, 후속 공정을 거쳐 메모리 셀의 2층 구조의 부유 게이트가 형성된다.
다음에, 반도체 장치 전면에 도시하지 않은 포토레지스트가 퇴적되고, 포토리소그래피 공정에 의해, 포토레지스트에 대하여 셀 영역에서의 실리콘 산화막(10) 위의 대략 중앙부에 홈을 갖는 형상의 패턴을 전사한다. 계속해서, 이 포토레지스트를 마스크로 하여 제2 게이트재(11)가, 예를 들면 RIE법 등의 이방성 에칭에 의해 에칭된다. 그 결과, 실리콘 산화막(10) 위의 상기 제2 게이트재(11)의 상기 패턴의 홈에 대응한 위치에 슬릿(12)이 형성되어, 제2 게이트재(11)가 개개의 메모리 셀마다 분리된다. 다음에, 포토레지스트가 제거된다.
다음에, 도 7에 도시한 바와 같이, 반도체 장치 위의 전면에, 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 ONO막(13)이 퇴적된다.
다음에, 도 8에 도시한 바와 같이, 반도체 장치 위의 전면에 도시하지 않은포토레지스트가 퇴적되고, 포토리소그래피 공정을 이용하여 주변 영역 위의 포토레지스트만이 제거된다. 계속해서, 이 포토레지스트를 마스크로 하여, 주변 영역의 ONO막(13)이 예를 들면 RIE법에 의해 제거되고, 제1 게이트재(5) 및 제2 게이트재(11)가 예를 들면 CDE(Chemical Dry Etching)법에 의해 제거된다. 다음에, 예를 들면 NH4F 등을 이용한 웨트 에칭에 의해 게이트 산화막(4)이 제거된다. 계속해서 셀 영역의 포토레지스트가 제거된다. 그 결과, 주변 영역의 소자 분리 절연막(10) 중, 반도체 기판(1) 위에 형성된 부분이 제거됨과 함께, 상면의 각부는 둥근 형상이 된다. 또한, 이 소자 분리 절연막(10)의 상면은 셀 영역의 소자 분리 절연막(10)의 상면보다 낮게 된다.
도 9는 도 8에 도시한 단면도의 단면 방향과 교차하는 방향을 단면 방향으로 하는 단면도로서, 도 8에 후속하는 공정을 도시하고 있다. 도 9에 도시한 바와 같이, 실리콘 산화막(10)의 반도체 기판(1)으로부터 돌출되는 단부가 둥근 형상을 갖고 있다. 주변 영역의 MOSFET가 형성되는 영역에 MOSFET의 게이트 산화막(22)이 형성된 후, 반도체 장치 위의 전면에, 예를 들면 폴리실리콘막이 퇴적된다. 계속해서, 이 폴리실리콘막 위에 도시하지 않은 포토레지스트가 퇴적되고, 이 포토레지스트에 포토리소그래피 공정을 이용하여, 셀 영역의 메모리 셀의 게이트 패턴이 전사된다. 이 포토레지스트를 마스크로 하여 RIE법에 의해 폴리실리콘, 제1 게이트재(5), 제2 게이트재(11), ONO막(13)이 에칭된다. 그 결과, 셀 영역에서 제1 게이트재(5) 및 제2 게이트재(11)로 이루어지는 부유 게이트 전극(11a)과 제어 게이트전극(18)이 형성된다. 이 후, 포토레지스트가 제거된다.
다음에, 주변 영역에서 폴리실리콘막 위에 도시하지 않은 포토레지스트가 퇴적된다. 이 포토레지스트에 포토리소그래피 공정을 이용하여 MOSFET의 게이트 패턴이 전사된다. 계속해서, 이 포토레지스트를 마스크로 하여 상기 폴리실리콘이 RIE법에 의해 에칭됨으로써, MOSFET의 게이트 전극(17)이 형성된다. 이 후, 포토레지스트가 제거되어, 후 산화가 행해진다.
다음에, 셀 영역 및 주변 영역의 반도체 기판(1)의 표면 위에, 제어 게이트 전극(18) 및 게이트 전극(17)을 마스크로 하여 불순물을 확산함으로써, 소스 영역(14), 드레인 영역(15)이 형성된다. 계속해서, 셀 영역의 게이트 절연막(4), 부유 게이트(11a), 제어 게이트 전극(18)의 측면 위와, 주변 영역의 MOSFET의 게이트 절연막(22), 게이트 전극(17)의 측면 위에 게이트 측벽(19)이 형성된다. 이 후, 셀 영역의 제어 게이트 전극(18) 위, 주변 영역의 MOSFET의 게이트 전극(17) 위, 소스 영역(14) 및 드레인 영역(15)의 반도체 기판 위에 각각 살리사이드(20)가 형성된다. 그 결과, 살리사이드가 형성된 부분이 저저항이 된다. 이 후, 반도체 장치 전면에 도시하지 않은 실리콘 질화막 및 BPSG가 퇴적된다.
계속해서, 포토리소그래피 공정 및 RIE법을 이용하여 컨택트홀을 적절하게 형성한 후, Al 배선막이, 예를 들면 스퍼터링법에 의해 퇴적된다. 이 때, 컨택트 홀이 Al막에 의해 충전되어, 컨택트(21)가 형성된다. 포토리소그래피 공정, RIE법을 이용하여 Al막을 가공하여 배선 패턴(23)이 형성된 후, Al 배선을 보호하기 위해서, 도시하지 않은 PSG가 퇴적된다. 다음에, PE-CVD(Plasma Enhanced ChemicalVapor Deposition)에 의해 도시하지 않은 실리콘 질화막이 퇴적되고, 본딩용 패드 위의 보호재가 에칭에 의해 가공되어 웨이퍼로서 완성된다.
도 10은 도 9에 도시한 단면도를 위에서 본 평면도이다. 도 10에서, 참조 부호 10은 실리콘 산화막, 참조 부호 14는 소스 영역, 참조 부호 15는 드레인 영역이고, 참조 부호 17은 MOSFET의 게이트 전극, 참조 부호 18은 메모리 셀의 제어 게이트이다.
상기 실시 형태에 따르면, 실리콘 질화막(6)을 퇴적한 후, 주변 영역의 실리콘 질화막(6), 제1 게이트재(5), 게이트 산화막(4)의 측면 위에만 실리콘 산화막(7)이 퇴적되고, 다음에 이 실리콘 산화막(7) 및 실리콘 질화막(6)를 마스크로 하여 트렌치(9)가 형성되고, 다음에 실리콘 산화막(7)이 제거된다. 이 때문에, 트렌치(9)에 인접하는 반도체 기판(1)의 표면이 일부 노출되고, 이 후 트렌치(9)가 실리콘 산화막(10)에 의해 매립될 때, 이 반도체 기판(1)의 표면이 노출되는 부분 위에도 실리콘 산화막(10)이 퇴적된다. 따라서, 주변 영역의 실리콘 질화막(6), 제1 게이트재(5), 게이트 산화막(4)이 웨트 에칭에 의해 제거될 때, 에칭 용액이 실리콘 산화막(10)과 반도체 기판(1) 사이에 들어가는 것을 막을 수 있다. 따라서, 실리콘 산화막(10)과 반도체 기판(1) 사이에 공극이 형성되는 것을 방지하고, 이 부분에 게이트 전극재가 매립되어 전계 집중이 발생하는 것을 회피할 수 있다. 따라서, 서브 임계 특성에 Kink 특성이 생겨, 이 게이트 전극을 포함하는 MOSFET의 소비 전류가 증대하거나, 협채널 효과가 악화되거나 하여 동작 속도가 늦어지는 문제를 회피할 수 있다.
또한, 상기 실시 형태에서는, 상기 트렌치(9)를 형성한 후, 실리콘 산화막(10)에 의해 트렌치(9)가 충전된다. 그러나, 도 11에 도시한 바와 같이, 상기 트렌치(9)를 형성한 후, 트렌치(9) 주변의 반도체 기판(1)의 각부를 에칭에 의해 둥근 형상으로 형성한 구성으로 할 수도 있다. 이 후의 공정에서, 실리콘 산화막(10)을 퇴적할 때, 이 둥근 형상을 갖는 부분에도 실리콘 산화막(10)이 형성된다. 이렇게 함으로써, 이 둥근 형상을 갖는 부분에서 전계 집중이 발생하는 것을 방지할 수 있다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
따라서, 본 발명에 따르면, 주변 영역의 실리콘 질화막, 제1 게이트재, 게이트 산화막이 웨트 에칭에 의해 제거될 때, 에칭 용액이 실리콘 산화막과 반도체 기판 사이에 들어가는 것을 막을 수 있어, 실리콘 산화막과 반도체 기판 사이에 공극이 형성되는 것을 방지하고, 이 부분에 게이트 전극재가 매립되어 전계 집중이 발생하는 것을 회피할 수 있다. 그로 인해, 서브 임계 특성에 Kink 특성이 생겨, 이 게이트 전극을 포함하는 MOSFET의 소비 전류가 증대하거나, 협채널 효과가 악화되거나 하여 동작 속도가 늦어지는 문제를 회피할 수 있다.
Claims (13)
- 셀 트랜지스터가 형성되는 셀 영역과 주변 회로의 주변 트랜지스터가 형성되는 주변 영역을 갖는 반도체 기억 장치의 제조 방법에 있어서,상기 셀 영역 및 상기 주변 영역의 반도체 기판 위에 게이트 산화막, 제1 게이트재 및 제1 절연막을 순차적으로 형성하는 공정과,상기 제1 절연막, 상기 제1 게이트재 및 상기 게이트 산화막의 일부를 에칭함으로써, 상기 셀 영역 및 상기 주변 영역에 상기 제1 절연막, 상기 제1 게이트재 및 상기 게이트 산화막으로 이루어지는 복수의 게이트 구조를 형성하는 공정과,상기 주변 영역에 형성된 상기 게이트 구조의 측면 위에 제2 절연막을 형성하는 공정과,상기 제1 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체 기판을 에칭함으로써, 상기 셀 영역 및 상기 주변 영역의 상기 반도체 기판 표면에 복수의 트렌치를 형성하는 공정과,상기 주변 영역에 형성된 상기 게이트 구조의 측면 위의 상기 제2 절연막을 제거함으로써, 상기 트렌치의 양측에서 상기 게이트 구조 근방의 상기 반도체 기판 표면을 노출시키는 공정과,상기 셀 영역의 상기 트렌치 안과, 상기 게이트 구조 근방의 상기 반도체 기판 표면에 연장하도록 상기 주변 영역의 상기 트렌치 안에 소자 분리 절연막을 형성하는 공정과,상기 주변 영역에 형성된 상기 게이트 구조를 제거하는 공정과,상기 주변 영역의 상기 소자 분리 절연막 사이에 상기 주변 트랜지스터의 게이트 구조를 형성하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
- 제1항에 있어서,상기 주변 영역에 형성된 상기 게이트 구조의 측면 위에 제2 절연막을 형성하는 공정은,상기 주변 영역의 상기 게이트 구조의 상면 및 측면 위와 상기 반도체 기판 위에 제2 절연막을 형성하는 공정과,상기 게이트 구조의 상면 및 상기 반도체 기판 위의 상기 제2 절연막을 제거하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
- 제1항에 있어서,상기 제2 절연막의 두께는 20 내지 35㎚인 반도체 기억 장치의 제조 방법.
- 제1항에 있어서,상기 소자 분리 절연막을 형성한 후, 상기 제1 절연막을 제거하는 공정과,상기 주변 트랜지스터의 게이트 구조를 형성한 후, 상기 셀 영역의 상기 제1 게이트재 위에 제3 절연막 및 제2 게이트재를 순차적으로 형성하는 공정과,상기 셀 영역에 형성된 상기 제2 게이트재, 상기 제3 절연막 및 상기 제1 게이트재의 일부를 에칭함으로써, 상기 셀 트랜지스터를 형성하는 공정을 더 포함하는 반도체 기억 장치의 제조 방법.
- 제1항에 있어서,상기 주변 영역의 상기 게이트 구조를 제거하는 공정은, 상기 게이트 산화막을 제거하는 공정을 포함하며, 상기 게이트 산화막은 웨트 에칭에 의해 제거되는 반도체 기억 장치의 제조 방법.
- 셀 트랜지스터가 형성되는 셀 영역과 주변 회로의 주변 트랜지스터가 형성되는 주변 영역을 갖는 반도체 기억 장치의 제조 방법에 있어서,상기 셀 영역 및 상기 주변 영역의 반도체 기판 위에 게이트 산화막, 제1 게이트재 및 제1 절연막을 순차적으로 형성하는 공정과,상기 제1 절연막, 상기 제1 게이트재 및 상기 게이트 산화막의 일부를 에칭함으로써, 상기 셀 영역 및 상기 주변 영역에 상기 제1 절연막, 상기 제1 게이트재 및 상기 게이트 산화막으로 이루어지는 복수의 게이트 구조를 형성하는 공정과,상기 주변 영역에 형성된 상기 게이트 구조의 측면 위에 제2 절연막을 형성하는 공정과,상기 제1 절연막 및 상기 제2 절연막을 마스크로 하여 상기 반도체 기판을 에칭함으로써, 상기 셀 영역 및 상기 주변 영역의 상기 반도체 기판 표면에 복수의트렌치를 형성하는 공정과,상기 주변 영역에 형성된 상기 게이트 구조의 측면 위의 상기 제2 절연막을 제거함으로써, 상기 트렌치의 양측에서 상기 게이트 구조 근방의 상기 반도체 기판 표면을 노출시키는 공정과,상기 주변 영역의 상기 트렌치의 상기 반도체 기판의 표면에서의 각부를 둥글게 형성하는 공정과,상기 셀 영역의 상기 트렌치 안과, 상기 게이트 구조 근방의 상기 반도체 기판 표면에 연장하도록 상기 주변 영역의 상기 트렌치 안에 소자 분리 절연막을 형성하는 공정과,상기 주변 영역에 형성된 상기 게이트 구조를 제거하는 공정과,상기 주변 영역의 상기 소자 분리 절연막 사이에 상기 주변 트랜지스터의 게이트 구조를 형성하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
- 제6항에 있어서,상기 주변 영역에 형성된 상기 게이트 구조의 측면 위에 제2 절연막을 형성하는 공정은,상기 주변 영역의 상기 게이트 구조의 상면 및 측면 위와, 상기 반도체 기판 위에 제2 절연막을 형성하는 공정과,상기 게이트 구조의 상면 및 상기 반도체 기판 위의 상기 제2 절연막을 제거하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
- 제6항에 있어서,상기 제2 절연막의 두께는 20 내지 35㎚인 반도체 기억 장치의 제조 방법.
- 제6항에 있어서,상기 소자 분리 절연막을 형성한 후, 상기 제1 절연막을 제거하는 공정과,상기 주변 트랜지스터의 게이트 구조를 형성한 후, 상기 셀 영역의 상기 제1 게이트재 위에 제3 절연막 및 제2 게이트재를 순차적으로 형성하는 공정과,상기 셀 영역에 형성된 상기 제2 게이트재, 상기 제3 절연막 및 상기 제1 게이트재의 일부를 에칭함으로써, 상기 셀 트랜지스터를 형성하는 공정을 더 구비하는 반도체 기억 장치의 제조 방법.
- 제6항에 있어서,상기 주변 영역의 상기 게이트 구조를 제거하는 공정은, 상기 게이트 산화막을 제거하는 공정을 포함하고, 상기 게이트 산화막은 웨트 에칭에 의해 제거되는 반도체 기억 장치의 제조 방법.
- 반도체 기억 장치에 있어서,셀 영역에 형성된 셀 트랜지스터와,상기 셀 영역에서, 반도체 기판 표면에 형성된 트렌치 내에 배치된 제1 소자 분리 절연막과,주변 영역에 형성된 주변 트랜지스터와,상기 주변 영역에서 상기 반도체 기판 표면에 형성된 트렌치 내에 배치된 제2 소자 분리 절연막을 포함하며,상기 제2 소자 분리 절연막은 상기 제1 소자 분리 절연막과는 다른 형상을 갖고, 또한 상기 반도체 기판으로부터 돌출되는 단부가 둥근 형상을 갖는 반도체 기억 장치.
- 제11항에 있어서,상기 제1 소자 분리 절연막의 상면은, 상기 제2 소자 분리 절연막의 상면보다 낮은 반도체 기억 장치.
- 제11항에 있어서,상기 주변 영역의 상기 트렌치 내에 형성된 상기 제2 소자 분리 절연막과 접하는 상기 반도체 기판 표면의 각부는 대략 볼록면 형상의 둥근 형상을 갖는 반도체 기억 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2001-00203649 | 2001-07-04 | ||
| JP2001203649A JP4672197B2 (ja) | 2001-07-04 | 2001-07-04 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030004125A true KR20030004125A (ko) | 2003-01-14 |
| KR100480408B1 KR100480408B1 (ko) | 2005-04-06 |
Family
ID=19040247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0038154A KR100480408B1 (ko) | 2001-07-04 | 2002-07-03 | 반도체 기억 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6593189B2 (ko) |
| JP (1) | JP4672197B2 (ko) |
| KR (1) | KR100480408B1 (ko) |
| CN (1) | CN1286163C (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3634995B2 (ja) | 1999-12-07 | 2005-03-30 | 株式会社マキタ | サンダ |
| JP2003017595A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体装置 |
| JP2005134333A (ja) * | 2003-10-31 | 2005-05-26 | Espec Corp | 気体流量測定装置、及び気体流量測定方法 |
| KR100655435B1 (ko) * | 2005-08-04 | 2006-12-08 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR100745399B1 (ko) * | 2006-07-14 | 2007-08-02 | 삼성전자주식회사 | 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법 |
| CN102651333B (zh) * | 2011-02-28 | 2013-12-25 | 华邦电子股份有限公司 | 沟槽隔离结构的制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342715B1 (en) * | 1997-06-27 | 2002-01-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR19990004607A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체소자의 소자분리절연막 형성방법 |
| US5801083A (en) * | 1997-10-20 | 1998-09-01 | Chartered Semiconductor Manufacturing, Ltd. | Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners |
| JPH11145274A (ja) * | 1997-11-10 | 1999-05-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH11260906A (ja) * | 1998-03-13 | 1999-09-24 | Nec Corp | 半導体装置及びその製造方法 |
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| JP4270633B2 (ja) * | 1999-03-15 | 2009-06-03 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
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-
2001
- 2001-07-04 JP JP2001203649A patent/JP4672197B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-02 US US10/186,704 patent/US6593189B2/en not_active Expired - Fee Related
- 2002-07-03 KR KR10-2002-0038154A patent/KR100480408B1/ko not_active IP Right Cessation
- 2002-07-04 CN CNB021411166A patent/CN1286163C/zh not_active Expired - Fee Related
-
2003
- 2003-06-13 US US10/460,411 patent/US6919611B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6593189B2 (en) | 2003-07-15 |
| KR100480408B1 (ko) | 2005-04-06 |
| CN1286163C (zh) | 2006-11-22 |
| JP2003017598A (ja) | 2003-01-17 |
| US20030209756A1 (en) | 2003-11-13 |
| JP4672197B2 (ja) | 2011-04-20 |
| US6919611B2 (en) | 2005-07-19 |
| CN1395306A (zh) | 2003-02-05 |
| US20030006445A1 (en) | 2003-01-09 |
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