KR100444016B1 - 반도체 소자 형성방법 - Google Patents
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Abstract
반도체 소자 제조시 야기되는 트랜지스터의 동작 특성 저하 현상을 방지하기 위한 반도체 소자 형성방법이 개시된다. STI(shallow trench isolatoin)에 의해 액티브 영역이 정의된 반도체 기판 상에 버퍼층을 형성하고, 상기 버퍼층 상으로 불순물을 이온주입하여, 액티브 영역의 상기 기판 내부에만 선택적으로 소오소/드레인 영역을 형성한 다음, 상기 버퍼층을 제거해 준다. 이어, 상기 소오스/드레인 영역 사이의 상기 기판 표면이 노출되도록, 상기 기판 상에 요홈부가 구비된 제 1 절연막을 형성하고, 상기 요홈부를 포함한 상기 제 1 절연막 상에 게이트 절연막을 형성한 후, 상기 요홈부 내의 상기 게이트 절연막 상에 게이트 전극을 형성시켜 준다. 그 결과, ILD인 제 1 절연막의 막질 신뢰성 향상 및 게이트 커패시턴스의 향상 효과를 동시에 얻을 수 있게 될 뿐 아니라 이온주입 공정에 의해 야기되는 기판 손상 및 게이트 전극 간에 발생되던 마이크로 브리찌 현상을 제거할 수 있게 된다.
Description
본 발명은 반도체 소자 형성방법에 관한 것으로, 보다 상세하게는 고집적화된 반도체 소자의 동작 특성을 향상시킬 수 있도록 한 반도체 소자 형성방법에 관한 것이다.
반도체 소자 제조시 이용되는 기본 공정 중의 하나로서, 트랜지스터 형성 공정은 주로, 기판 상에 폴리실리콘 재질의 게이트 전극을 형성한 후에, 그 전면에 고농도의 불순물을 이온주입하여 소오스/드레인 영역을 형성해 주는 방식으로 이루어져 왔다. 도 1에는 이와 관련된 반도체 소자의 구조를 도시한 단면도가 제시되어 있다. 상기 단면도를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 로커스(LOCOS) 공정을 이용하여 반도체 기판(예컨대, 실리콘 기판)(10) 상의 소자격리영역에 필드 산화막(12)을 성장시켜 액티브영역을 정의해 준 다음, 기판(10) 전면에 산화막 재질의 게이트 절연막(14)을 형성하고, 그 위에 폴리실리콘 재질의 도전성막을 형성한 후, 광식각 공정을 이용하여 상기 도전막성과 게이트 절연막(14)을 식각하여 폴리실리콘 재질의 게이트 전극(16)을 형성한다.
제 2 단계로서, 상기 게이트 전극(16)을 마스크로 이용하여 기판(10) 상으로 고농도의 불순물을 이온주입하여 게이트 전극(16) 좌.우측의 기판(10) 내부에 소오스/드레인 영역(18)을 형성한다.
제 3 단계로서, 상기 게이트 전극(16)을 포함한 기판(10) 전면에 ILD(inter layer dielectric)인 절연막(예컨대, BPSG,PSG,USG중 선택된 어느 하나)(20)을 형성하고, 이를 CMP(chemical mechanical polishing) 공정을 이용하여 평탄화시켜 준다.
제 4 단계로서, 광식각 공정을 이용하여 소오스/드레인 영역(18)이 형성된 부분의 기판(10) 표면이 소정 부분 노출되도록 상기 절연막(20)을 선택식각하여 콘택 홀을 형성하고, 상기 콘택 홀을 포함한 절연막(20) 상의 소정 부분에 금속 배선(22)을 형성해 주므로써, 공정 진행을 완료한다.
그러나, 상기와 같은 방식으로 트랜지스터를 형성해 줄 경우에는 다음에 제시된 네가지의 문제가 발생된다.
첫째, CMP 공정으로 절연막을 평탄화시켜 주는 과정에서 부산물인 미세 파티클이 발생되므로, 이로 인해 절연막이 손상(예컨대, 절연막 긁힘 등)되는 현상이 발생된다.
둘째, 반도체 소자 제조시에는 통상적으로 큰 게이트 커패시턴스(gate capacitance)를 얻기 위하여 유전체 역할을 하는 게이트 절연막(14)의 두께를 점점 얇게 가져가는 추세이나, 게이트 절연막(14)을 이루는 산화막의 경우에는 막질 자체의 유전상수가 작아 그 두께를 얇게 가져가는데 한계가 따르므로, 이를 이용해서는 게이트 커패시턴스를 어느 한도 이상으로 높일 수 없다는 단점이 발생된다.
셋째, 소오스/드레인 영역(18)을 형성하기 위한 이온주입 공정이 게이트 전극(16) 형성 이후에 이루어지므로, 이로 인해 이온주입 과정에서 실리콘 기판(10) 표면이 손상되는 현상이 발생된다.
넷째, 게이트 전극(16) 형성이 폴리실리콘 재질의 도전성막 증착 및 광식각 공정을 이용한 상기 도전성막의 식각 공정을 통해 이루어지므로, 이 과정에서 서로 인접된 게이트 전극(16) 사이의 기판(10) 표면에 폴리실리콘이 잔존하는 마이크로 브리지 현상이 발생하게 되어, 전기적인 쇼트 발생 가능성이 높아지는 단점이 발생된다.
이에 본 발명의 목적은, 트랜지스터 형성방법의 개선을 통하여 ILD인 제 1 절연막의 막질 신뢰성과 게이트 커패시턴스를 향상시켜 주므로써, 반도체 소자의 동작 특성을 향상시켜 줄 수 있도록 한 반도체 소자 형성방법을 제공함에 있다.
도 1은 종래의 반도체 소자 구조를 도시한 단면도,
도 2 내지 도 10은 본 발명에 의한 반도체 소자 형성방법을 도시한 공정수순도.
상기 목적을 달성하기 위하여 본 발명에서는, STI에 의해 액티브 영역이 정의된 반도체 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상으로 불순물을 이온주입하여, 액티브 영역의 상기 기판 내부에만 선택적으로 소오소/드레인 영역을 형성하는 단계와, 상기 버퍼층을 제거하는 단계와, 상기 소오스/드레인 영역 사이의 상기 기판 표면이 노출되도록, 상기 기판 상에 요홈부가 구비된 제 1 절연막을 형성하는 단계와, 상기 요홈부를 포함한 상기 제 1 절연막 상에 게이트 절연막을 형성하는 단계 및, 상기 요홈부 내의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계로 이루어진 반도체 소자 형성방법이 제공된다.
이때, 상기 게이트 전극은 상기 게이트 절연막 상에 도전성막을 형성한 후, 이를 전면 에치백하는 공정을 통해 제조된다.
상기 공정을 이용하여 반도체 소자를 제조할 경우, ILD인 제 1 절연막의 평탄화가 CMP 공정이 아닌 도전성막의 에치백 공정에 의해 이루어지므로, 절연막의 막질 신뢰성을 향상시킬 수 있게 된다. 또한, 게이트 절연막이 산화막에 비해 유전율이 2배 이상 큰 N이나 ON(oxy-nitride) 구조로 형성되므로, 절연막의 두께에 대한 한계에서 어느 정도 여유를 가질 수 있게 될 뿐 아니라 게이트 커패시턴스를 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2는 트랜지스터 형성 공정과 관련된 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 제 9 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 2에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(100) 내부의 소자격리영역에 소자간의 전류의 흐름을 막는 역할을 하는 STI(shallow trench isolation)(102)을 형성하여 트랜지스터의 활성화 영역인 액티브 영역을 정의해 준다. 이와 같이, STI(102)를 형성해 준 것은 로커스 공정을 이용하여 필드산화막을 형성할 경우 야기되는 단차 문제를 해결하기 위함이다.
제 2 단계로서, 도 3에 도시된 바와 같이 상기 기판(100) 전면에 산화막 재질의 버퍼층(103)을 형성한 다음, 소오스/드레인 영역이 형성될 부분의 버퍼층(103) 표면이 노출되도록 그 전면에 감광막 패턴(104)을 형성하고, 고농도의 불순물을 이온주입하여 기판(100) 내부의 액티브 영역에 소오스/드레인 영역(106)을 형성한 다음, 상기 감광막 패턴(104)과 버퍼층(103)을 제거한다.
제 3 단계로서, 도 4에 도시된 바와 같이 CVD(chemical vapour deposition)법을 이용하여 상기 기판(100) 전면에 2000 ~ 4000Å 두께의 제 1 절연막(108)(예컨대, 산화막)을 형성하고, 소오스/드레인 영역(106) 사이의 상기 기판 상측부의 제 1 절연막(108) 표면이 노출되도록, 그 위에 감광막 패턴(104)을 형성한다.
제 4 단계로서, 도 5에 도시된 바와 같이 상기 감광막 패턴(104)을 마스크로 이용하여 상기 기판(100) 표면이 소정 부분 노출되도록 제 1 절연막(108)을 건식식각한다. 그 결과, 게이트 전극이 형성될 부분에는 소정 폭의 요부홈(h)이 형성되고, 그 이외의 나머지 부분에는 제 1 절연막(108)이 증착된 구조의 패턴이 형성된다.
제 5 단계로서, 도 6에 도시된 바와 같이 상기 요홈부(h) 내의 기판(100) 상에 얇은 두께의 희생산화막(110)을 형성한 다음, 그 전면으로 저농도의 불순물을 이온주입하여 희생산화막(110) 하측의 기판(100) 표면쪽에 채널 영역(112)을 형성하고, 이후 앤티-펀치 쓰루(anti-punch through) 및 문턱전압 조절용 이온주입 공정을 실시한다. 이와 같이, 희생산화막(110)을 형성해 준 것은 채널 영역 형성용 이온주입 공정 진행시 그리고 문턱 전압 조절용 이온주입 공정 진행시 야기되는 기판(100)의 손상을 방지함과 동시에 이전 소오스/드레인(106) 형성시 야기된 기판(100)의 손상을 완화시켜 주기 위함이다.
제 6 단계로서, 도 7에 도시된 바와 같이 습식식각법을 이용하여 희생산화막(110)을 제거하고, 상기 요홈부(h)를 포함한 제 1 절연막(108) 전면에 N 또는 ON 구조의 게이트 절연막(114)을 80 ~ 150Å의 두께로 형성한 다음, CVD 공정을 이용하여 상기 게이트 절연막(114) 상에 폴리실리콘 재질의 도전성막(116)을 형성한다. 이와 같이, 산화막에 비해 유전율이 약 2배 가량 큰 N이나 ON을 이용하여 게이트 절연막(114)을 형성해 줄 경우, 종래에 비해 보다 큰 게이트 커패시턴스를 확보할 수 있게 될뿐 아니라 동시에 산화막이 가졌던 절연막 두께에 대한 한계에서 어느 정도 여유로와질 수 있게 되므로 공정 신뢰성 향상과 반도체 소자의 동작 특성 향상의 효과를 동시에 얻을 수 있게 된다.
제 7 단계로서, 도 8에 도시된 바와 같이 상기 도전성막(116)을 에치백하여 게이트 전극(116a)을 형성하고, 그 전면에 포클 도핑을 실시해 준다. 이와 같이 포클 도핑을 실시해 준 것은, 게이트 전극(116a)의 저항을 감소시켜 주기 위함이며, 상기 도전성막(116)의 에치백 과정에서 ILD인 제 1 절연막(108)의 평탄화가 이루어진다.
제 8 단계로서, 도 9에 도시된 바와 같이 상기 게이트 전극(116a)을 포함한 게이트 절연막(114) 상에 제 2 절연막(118)을 형성한다.
제 9 단계로서, 도 10에 도시된 바와 같이 소오스/드레인 영역(106)이 형성된 부분의 기판(100) 표면이 소정 부분 노출되도록, 제 2 절연막(118)과 게이트 절연막(114) 및 제 1 절연막(108)을 식각처리하여 콘택 홀을 형성하고, 상기 콘택 홀을 포함한 제 2 절연막(118) 상의 소정 부분에 도전성 재질의 금속 배선(120)을 형성해 주므로써, 공정 진행을 완료한다.
상술한 바와 같이 본 발명에 의하면, 1) ILD 역할을 하는 제 1 절연막의 평탄화가 CMP 공정이 아닌 도전성막의 에치백 공정에 의해 이루어지므로, CMP 공정 진행시 야기되던 절연막의 손상이 발생하지 않아 막질의 신뢰성을 향상시킬 수 있게 되고, 2) 산화막에 비해 유전율이 2배 이상 큰 N(또는 ON) 재질로 게이트 절연막이 형성되므로, 절연막의 두께 설정에 대한 공정상의 제약 조건없이도 게이트 커패시턴스를 향상시키는 것이 가능하게 되어 반도체 소자의 동작 특성을 향상시킬 수 있게 되며, 3) 소오스/드레인 영역을 형성하기 위한 이온주입 공정이 게이트 전극 형성전에 버퍼층을 매개체로하여 이루어질 뿐 아니라 이후 실시되는 앤티-펀치 쓰루 및 문턱전압 조절용 이온주입 공정 또한 희생산화막을 매개체로 하여 진행되므로, 이온주입 공정에 의해 야기되던 기판 손상을 방지할 수 있게 되고, 4) 도전성막 증착 및 에치백 공정에 의해 게이트 전극이 형성되므로, 게이트 전극 간에 야기되던 마이크로 브리지 현상을 제거할 수 있게 되어, 전기적인 쇼트 현상을 막을 수 있게 된다.
Claims (11)
- 셜로우 트랜치 아이솔레이션(STI)에 의해 액티브 영역이 정의된 반도체 기판 상에 버퍼층을 형성하는 단계와,상기 버퍼층 상으로 불순물을 이온주입하여, 액티브 영역의 상기 기판 내부에만 선택적으로 소오소/드레인 영역을 형성하는 단계와,상기 버퍼층을 제거하는 단계와,상기 소오스/드레인 영역 사이의 상기 기판 표면이 노출되도록, 상기 기판 상에 요홈부가 구비된 제 1 절연막을 형성하는 단계와,상기 요홈부를 포함한 상기 제 1 절연막 상에 게이트 절연막을 형성하는 단계 및,상기 요홈부 내의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 형성방법.
- 제 1항에 있어서, 상기 제 1 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 1항에 있어서, 상기 제 1 절연막은 2000 ~ 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 1항에 있어서, 상기 상기 게이트 절연막은 N이나 ON 구조로 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 1항에 있어서, 상기 게이트 절연막은 80 ~ 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
- 상기 요홈부 내의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계는, 상기 게이트 절연막 상에 도전성막을 형성하는 단계 및, 상기 도전성막을 에치백하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 형성방법.
- 제 6항에 있어서, 상기 도전성막은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 1항에 있어서, 상기 요홈부 내의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계 이후, 포클 도핑을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 1항에 있어서, 상기 기판 상에 요홈부가 구비된 제 1 절연막을 형성하는 단계 이후, 상기 요홈부 내의 상기 기판 표면 노출부에 희생산화막을 성장시키는 단계와, 상기 희생산화막을 매개체로 이용하여 문턱 전압 조절용 이온주입 및 엔티-펀치 쓰루 이온주입 공정을 실시하는 단계 및, 상기 희생산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 1항에 있어서, 상기 요홈부 내의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계 이후, 상기 게이트 전극을 포함한 상기 게이트 절연막 상에 제 2 절연막을 형성하는 단계와, 상기 소오스/드레인 영역이 형성된 부분의 상기 기판 표면이 소정 부분 노출되도록, 상기 제 2 절연막과 상기 게이트 절연막 및 상기 제 1 절연막을 식각하여 콘택 홀을 형성하는 단계 및, 상기 콘택 홀을 포함한 상기 제 2 절연막 상의 소정 부분에 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 10항에 있어서, 상기 제 2 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04123439A (ja) * | 1990-09-14 | 1992-04-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0684938A (ja) * | 1992-08-31 | 1994-03-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0794715A (ja) * | 1993-09-21 | 1995-04-07 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型トランジスタの製造方法 |
| KR970003613A (ko) * | 1995-06-02 | 1997-01-28 | 김주용 | 반도체소자의 트랜지스터 형성방법 |
-
1997
- 1997-12-01 KR KR1019970065051A patent/KR100444016B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04123439A (ja) * | 1990-09-14 | 1992-04-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0684938A (ja) * | 1992-08-31 | 1994-03-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0794715A (ja) * | 1993-09-21 | 1995-04-07 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型トランジスタの製造方法 |
| KR970003613A (ko) * | 1995-06-02 | 1997-01-28 | 김주용 | 반도체소자의 트랜지스터 형성방법 |
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| Publication number | Publication date |
|---|---|
| KR19990046894A (ko) | 1999-07-05 |
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