JPH04123439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04123439A JPH04123439A JP2242508A JP24250890A JPH04123439A JP H04123439 A JPH04123439 A JP H04123439A JP 2242508 A JP2242508 A JP 2242508A JP 24250890 A JP24250890 A JP 24250890A JP H04123439 A JPH04123439 A JP H04123439A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の製造方法に係り、特にＭＯＳ）
ランシスタのゲート電極形成方法に関する。
ランシスタのゲート電極形成方法に関する。
（従来の技術）
第８図は、従来例のゲート電極形成の工程断面図である
。
。
半導体基板１０１上に厚さ約ＩＱｎｍのゲート酸化膜１
０２を熱酸化によって形成する。次に厚さＦＦ ４００
ｎ ｍのポリシリコン１０３をＣＶＤ法ｇよって堆積
する。次にフォｈ ＩＪソゲラフイエ程によりゲート電
極のレジストパターン１０４ｉ形成する（第８図（ａ）
）。
０２を熱酸化によって形成する。次に厚さＦＦ ４００
ｎ ｍのポリシリコン１０３をＣＶＤ法ｇよって堆積
する。次にフォｈ ＩＪソゲラフイエ程によりゲート電
極のレジストパターン１０４ｉ形成する（第８図（ａ）
）。
次に、このレジストパターン１０４をマスクにリアクテ
ィブイオンエツチング（ＲＩＥ法）Ｋよりゲートポリシ
リコン１０３を異方的にエツチングする。この際ゲート
ポリシリコン１０３とゲート酸化膜１０２の厚さの比は
約４０あるので、ゲートポリシリコン１０３のエツチン
グｔ−１０％オーバに行なうと４０倍、２０チオーバに
行なうと８０倍のエツチング選択比がないとゲート酸化
膜１０２はエツチングされつくしてしまう。更に、ゲー
トポリシリコン１０３と半導体基板１０１のエツチング
選択比は、はぼ１に近いので瞬時にして半導体基板１０
１はエツチングされてしまう。
ィブイオンエツチング（ＲＩＥ法）Ｋよりゲートポリシ
リコン１０３を異方的にエツチングする。この際ゲート
ポリシリコン１０３とゲート酸化膜１０２の厚さの比は
約４０あるので、ゲートポリシリコン１０３のエツチン
グｔ−１０％オーバに行なうと４０倍、２０チオーバに
行なうと８０倍のエツチング選択比がないとゲート酸化
膜１０２はエツチングされつくしてしまう。更に、ゲー
トポリシリコン１０３と半導体基板１０１のエツチング
選択比は、はぼ１に近いので瞬時にして半導体基板１０
１はエツチングされてしまう。
この際、半導体基板１０１に入つ走ダメージにより、素
子がリークするなどの悪影響がある（第８図（ｂ））。
子がリークするなどの悪影響がある（第８図（ｂ））。
次に、この状態で酸化を行なうと酸化膜１０５形成時に
ゲートポリシリコン１０３端に酸化膜１０５がバースビ
ーク１０６の様にくい込み、ゲート趨でゲート酸化膜１
０２の厚さが厚くなるため、或値の変動など素子の特性
劣化を招来する（第８図（Ｃ））。
ゲートポリシリコン１０３端に酸化膜１０５がバースビ
ーク１０６の様にくい込み、ゲート趨でゲート酸化膜１
０２の厚さが厚くなるため、或値の変動など素子の特性
劣化を招来する（第８図（Ｃ））。
次に、ソース／ドレイン領域１０７を形成すると酸化膜
１０５のバーズビーク１０６の為、ゲートポリシリコン
１０３端とソース／ドレイン領域１０７端との重なりが
小さくなりすぎホットキャリアに対する信頼性が低下す
る（第８図（ｄ））。
１０５のバーズビーク１０６の為、ゲートポリシリコン
１０３端とソース／ドレイン領域１０７端との重なりが
小さくなりすぎホットキャリアに対する信頼性が低下す
る（第８図（ｄ））。
以上に示す様なゲート電極の形成方法においては、ゲー
トポリシリコン１０３のリアクティブイオンエツチング
時に、半導体基板１０１がエツチングされる為リークの
発生、素子特性の変動、劣化あるいは素子の信頼性の低
化等の問題点をひきおこす。しかしながら現状のエツチ
ング技術では、ポリシリコンと酸化膜のエツチング選択
比ｔ−４０倍以上に向上させることは難しい。従って、
厚さ約ＩＱｎｍ以下の薄いゲート酸化膜を持つＭＯＳ）
ランシスタを製造することは極めて困難である。
トポリシリコン１０３のリアクティブイオンエツチング
時に、半導体基板１０１がエツチングされる為リークの
発生、素子特性の変動、劣化あるいは素子の信頼性の低
化等の問題点をひきおこす。しかしながら現状のエツチ
ング技術では、ポリシリコンと酸化膜のエツチング選択
比ｔ−４０倍以上に向上させることは難しい。従って、
厚さ約ＩＱｎｍ以下の薄いゲート酸化膜を持つＭＯＳ）
ランシスタを製造することは極めて困難である。
第９図は従来技術のアルミゲートトランジスタ形状の工
程断面図である。
程断面図である。
半導体基板１０８上に酸化膜１０９を厚さ約２００ｎｍ
堆積しフォトリソグラフィ工程によりゲート電極のレジ
ストパターン１１０を形成し、これ金マスクに酸化膜１
０９をエツチングする（第９図（ａ））。
堆積しフォトリソグラフィ工程によりゲート電極のレジ
ストパターン１１０を形成し、これ金マスクに酸化膜１
０９をエツチングする（第９図（ａ））。
次に、レジストをはく離し、酸化膜１０９をマスクに不
純物を拡散させ、半導体基板１０ｇ中にソース／ドレイ
ン領域１１１を形成する（第９図（ｂ））。
純物を拡散させ、半導体基板１０ｇ中にソース／ドレイ
ン領域１１１を形成する（第９図（ｂ））。
次に、酸化ｇ１０９をエツチング除去後、厚さ約ＩＱＱ
ｎｍのゲート酸化膜１１２を熱酸化法によって形成する
。次に、厚さ約４ＱＱｎｍのアルミニウム合金をスパッ
タ法により堆積する。次にフォトリングラフィ工程によ
りゲート電極のレジストパターンを形成し、これをマス
クにアルミニウムゲート１１３をエツチングにより形成
する（第９図（Ｃ））。
ｎｍのゲート酸化膜１１２を熱酸化法によって形成する
。次に、厚さ約４ＱＱｎｍのアルミニウム合金をスパッ
タ法により堆積する。次にフォトリングラフィ工程によ
りゲート電極のレジストパターンを形成し、これをマス
クにアルミニウムゲート１１３をエツチングにより形成
する（第９図（Ｃ））。
以上に示す様なアルミニウムゲートトランジスタの形成
方法においては、ソース／ドレイン領域１１１とアルミ
ニウムゲート１１３の形成が異なるフォトリングラフィ
工程により行なわれている為ソース／ドレイン領域１１
１とアルミニウムゲ−１１１３との間の曾わせずれを見
込んで素子を形成する必要があり、素子の微細化には適
さない。
方法においては、ソース／ドレイン領域１１１とアルミ
ニウムゲート１１３の形成が異なるフォトリングラフィ
工程により行なわれている為ソース／ドレイン領域１１
１とアルミニウムゲ−１１１３との間の曾わせずれを見
込んで素子を形成する必要があり、素子の微細化には適
さない。
第１０図は、従来技術のポリシリコンゲートトランジス
タ形成の工程断面図である。
タ形成の工程断面図である。
ｎ型中導体基板１１４上に厚さ約２９ｎｍの酸化膜１１
５を熱酸化法によって形成する。次にチャネル不純物層
１１５を形成する為に、ボロ／を加速電圧２０ｔｃｅｖ
１ ドーズ量２Ｘ１０ ５１ の条件でイオン注入す
る。この際のチャネル不純物層１１４゜の深さは約０，
１μｍである（μｍ０図（ａ））。
５を熱酸化法によって形成する。次にチャネル不純物層
１１５を形成する為に、ボロ／を加速電圧２０ｔｃｅｖ
１ ドーズ量２Ｘ１０ ５１ の条件でイオン注入す
る。この際のチャネル不純物層１１４゜の深さは約０，
１μｍである（μｍ０図（ａ））。
次に、リンを拡散させたポリシリコンを半導体基板１１
４上に堆積後、フォトリングラフィ工程によりゲート電
極のレジストパターンを形成し、これをマスクにエツチ
ングを行ないポリシリコンゲート１１６を形成する。次
に、レジストパターンをはく離後、ポリシリコンゲーｚ
ｘ６ｔｌｊＡ酸化する。この熱酸化の際、チャネル不純
物層１１４１の深さは約０．１５μｍ５μｍ迄伸第１０
図（ｂ））。
４上に堆積後、フォトリングラフィ工程によりゲート電
極のレジストパターンを形成し、これをマスクにエツチ
ングを行ないポリシリコンゲート１１６を形成する。次
に、レジストパターンをはく離後、ポリシリコンゲーｚ
ｘ６ｔｌｊＡ酸化する。この熱酸化の際、チャネル不純
物層１１４１の深さは約０．１５μｍ５μｍ迄伸第１０
図（ｂ））。
次に、ソース／ドレイン領域１１７をボロンのイオン注
入と９００℃、３０分程度のアニールによって形成する
。このアニール処理の際、チャネル不純物層１１５の深
さは約０．２μｍ迄伸びる（第１０図（Ｃ））。
入と９００℃、３０分程度のアニールによって形成する
。このアニール処理の際、チャネル不純物層１１５の深
さは約０．２μｍ迄伸びる（第１０図（Ｃ））。
一般にｎゲートを用いた場合、ゲートボ＋１シリコンと
半導体基板の仕事関数の差から、半導体基板の表面を薄
いｐ型にする必要があるがこのｐ厘不純物層が浅ければ
浅い程ゲート電極によるチャネル領域の制御がしやすく
なり、いわゆるンヨートチャネル効果に有利である。
半導体基板の仕事関数の差から、半導体基板の表面を薄
いｐ型にする必要があるがこのｐ厘不純物層が浅ければ
浅い程ゲート電極によるチャネル領域の制御がしやすく
なり、いわゆるンヨートチャネル効果に有利である。
しかしながら、以上に示した様なポリシリコンゲートト
ランジスタの形成方法においては、チャネル不純物をイ
オン注入してからの熱処理工程が、数多く入る為、浅い
チャネル不純物層を形成できない。従って、素子を微細
化することも難しくなる。
ランジスタの形成方法においては、チャネル不純物をイ
オン注入してからの熱処理工程が、数多く入る為、浅い
チャネル不純物層を形成できない。従って、素子を微細
化することも難しくなる。
（発明が解決しようとする課題〉
以上の様に、従来のＭＯＢ）ランシスタの形成方法にお
いては、薄いゲート酸化膜を用いたＭＯＳトランジスタ
が形成できない金属をゲート材料とした場合、セルファ
ラインでソース／ドレイン領域が形成できない、浅いチ
ャネル領域の不純物拡散層が形成できず、従って０．５
μｍ以下のゲート長を持つ微細なＭＯＳトランジスタを
製造できないという問題点があった。
いては、薄いゲート酸化膜を用いたＭＯＳトランジスタ
が形成できない金属をゲート材料とした場合、セルファ
ラインでソース／ドレイン領域が形成できない、浅いチ
ャネル領域の不純物拡散層が形成できず、従って０．５
μｍ以下のゲート長を持つ微細なＭＯＳトランジスタを
製造できないという問題点があった。
本発明は、この様な課題を解決する半導体装置の製造方
法を提供することを目的とする。
法を提供することを目的とする。
（１ｍ題を解決するための手段）
本発明は上記事情に鑑みて為されたもので、半導体基板
上のゲート電極形成予定域にこのゲート電極と同一形状
のダミーゲートを形成する工程と、このダミーゲートを
マスクに不純物を導入しソース／ドレイン領域を形成す
る工程と、このソース／ドレイン領域上に前記ダミーゲ
ート以下の厚さに絶縁膜を形成する工程と、前記ダミー
ゲートをエツチング除去し溝を形成する工程と、このエ
ツチング除去された溝にゲート電極材料を埋め込む工程
とを具備したことを特徴とする半導体装置の製造方法を
提供する。
上のゲート電極形成予定域にこのゲート電極と同一形状
のダミーゲートを形成する工程と、このダミーゲートを
マスクに不純物を導入しソース／ドレイン領域を形成す
る工程と、このソース／ドレイン領域上に前記ダミーゲ
ート以下の厚さに絶縁膜を形成する工程と、前記ダミー
ゲートをエツチング除去し溝を形成する工程と、このエ
ツチング除去された溝にゲート電極材料を埋め込む工程
とを具備したことを特徴とする半導体装置の製造方法を
提供する。
（作用）
この様に本発明によればダミーゲートをマスクにして自
己整合的にソース／ドレイン領域を形成すると共に、ダ
ミーゲートを除去後更に自己整合的にゲート電極を形成
している為、ソース／ドレイン領域とゲート電極に合わ
せずれが生じず微細化された素子を形成することができ
る。
己整合的にソース／ドレイン領域を形成すると共に、ダ
ミーゲートを除去後更に自己整合的にゲート電極を形成
している為、ソース／ドレイン領域とゲート電極に合わ
せずれが生じず微細化された素子を形成することができ
る。
また、ゲート電極と周囲の絶縁膜の高さをそろえること
が可能であるので素子の平坦化をはかることができる。
が可能であるので素子の平坦化をはかることができる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は、本発明の第１の実施例の半導体装置の製造方
法の工程断面図である。
法の工程断面図である。
ｎ型シリコン基板１表面に熱酸化により酸化膜２を形成
する。次にフォトリソグラフィ工程により厚さ約１μｍ
のゲート電極のレジストパターンを形成する。このレジ
ストパターンがダミーゲート３となる。なお、この際レ
ジストとしては疎水性のものを用いる（第１図（ａ））
。
する。次にフォトリソグラフィ工程により厚さ約１μｍ
のゲート電極のレジストパターンを形成する。このレジ
ストパターンがダミーゲート３となる。なお、この際レ
ジストとしては疎水性のものを用いる（第１図（ａ））
。
次に、ダミーゲート３をマスクにボロンを加速電圧２０
ｋｅＶ、ドーズ量５ Ｘ １０１５ｅｘ ２ の条件
でイオン注入し、ソース／ドレイン領域４を形成する。
ｋｅＶ、ドーズ量５ Ｘ １０１５ｅｘ ２ の条件
でイオン注入し、ソース／ドレイン領域４を形成する。
この際、ソース／ドレイン領域４はダミーゲート３に対
して自己整合的に形成される（第１図（ｂ））。
して自己整合的に形成される（第１図（ｂ））。
次に、シリカを飽和させたケイフッ化水素酸水溶液にウ
ェーハを浸漬し、紅を添加すると、ｎ型シリコン基板１
上に５１０２膜５が形成される。この際、レジストから
成るダミーゲー）３Ｆｉ疎水性である為、ダミーゲート
３上には、５ｉｎ２膜５は形成されない。通常ポジ型レ
ジストは疎水性を示すが、フッ素を含むプラズマにさら
すことにより、より一層疎水性を示す様になる為、８
ｉ ０．膜５を形成する工程に先だってｎ型シリコン基
板１にプラズマ処理を施しておいてもよい。また、この
８ ｉ ０．膜５は、ダミーゲート３より薄く例えば厚
さ約０，８μｍとする。この際、８ｉ０を膜５は、ダミ
ーゲート３に対して自己整合的に形成される（第１図（
Ｃ））。
ェーハを浸漬し、紅を添加すると、ｎ型シリコン基板１
上に５１０２膜５が形成される。この際、レジストから
成るダミーゲー）３Ｆｉ疎水性である為、ダミーゲート
３上には、５ｉｎ２膜５は形成されない。通常ポジ型レ
ジストは疎水性を示すが、フッ素を含むプラズマにさら
すことにより、より一層疎水性を示す様になる為、８
ｉ ０．膜５を形成する工程に先だってｎ型シリコン基
板１にプラズマ処理を施しておいてもよい。また、この
８ ｉ ０．膜５は、ダミーゲート３より薄く例えば厚
さ約０，８μｍとする。この際、８ｉ０を膜５は、ダミ
ーゲート３に対して自己整合的に形成される（第１図（
Ｃ））。
次に、レジストから成るダミーゲート３を除去し、チャ
ネル不純物としてボロンを加速電圧２０ｋｅＶ 、
ドーズ量２Ｘｌ Ｏの条件でイオン注入する。
ネル不純物としてボロンを加速電圧２０ｋｅＶ 、
ドーズ量２Ｘｌ Ｏの条件でイオン注入する。
この際、既にソース／ドレイン領域４は形成されている
ので、チャネルイオン注入後の熱処理に従来に比べ短時
間で済む。従ってチャネル不純物層はシャープなチャネ
ルプロファイルを得ることができる（第１図（ｄ））。
ので、チャネルイオン注入後の熱処理に従来に比べ短時
間で済む。従ってチャネル不純物層はシャープなチャネ
ルプロファイルを得ることができる（第１図（ｄ））。
次に、フッ化アンモニウム溶液を用いてダミーゲート３
を除去することにより露出したＳｉＯ，ｇ２をエツチン
グ除去し、ゲート酸化を行って厚さ約５ｎｍのゲート酸
化膜６ｆ：形成する。ここでｓｔｏ、膜２ｔ−除去した
のは、Ｓｉｎ、膜２上にはレジストが形成されていたの
で、このＳｉｎ、膜２をそのままゲート酸化膜として用
いるとレジストによる汚染で素子特性を劣化させる為で
ある。次に、除去されたダミーゲート３０部分にポリシ
リコン７をＣＶＤ法により堆積する。ＣＶＤ法により形
成されたポリシリコン７は、カッくレージが良く、除去
さ扛たダミーゲートの溝部を埋め込むこと力；できる（
第１図（ｅ））。
を除去することにより露出したＳｉＯ，ｇ２をエツチン
グ除去し、ゲート酸化を行って厚さ約５ｎｍのゲート酸
化膜６ｆ：形成する。ここでｓｔｏ、膜２ｔ−除去した
のは、Ｓｉｎ、膜２上にはレジストが形成されていたの
で、このＳｉｎ、膜２をそのままゲート酸化膜として用
いるとレジストによる汚染で素子特性を劣化させる為で
ある。次に、除去されたダミーゲート３０部分にポリシ
リコン７をＣＶＤ法により堆積する。ＣＶＤ法により形
成されたポリシリコン７は、カッくレージが良く、除去
さ扛たダミーゲートの溝部を埋め込むこと力；できる（
第１図（ｅ））。
次に、このポリシリコン７にリンを拡散した後、リアク
ティブイオンエツチングを行なうことにより、除去され
たダミーゲートの部分にのみ、ボ１」シリコン７が埋め
込まれることになる。この際、ポリシリコン７から成る
ゲート電極は、ソース／ドレイン領域４に対して自己整
合的に形成される（第１図（ｆ））。
ティブイオンエツチングを行なうことにより、除去され
たダミーゲートの部分にのみ、ボ１」シリコン７が埋め
込まれることになる。この際、ポリシリコン７から成る
ゲート電極は、ソース／ドレイン領域４に対して自己整
合的に形成される（第１図（ｆ））。
以上に示した様な半導体装置の製造方法によれば、ダミ
ーゲートをマスクにして自己整合的にソース／ドレイン
領域を形成し、このダミーゲートを除去後、従来に比べ
比較的短時間の熱処理によりチャネル不純物層を形成し
、続いてゲート酸化膜を形成し、更にこのゲート酸化膜
上に自己整合的にポリシリコンゲート電極を形成してい
る為、以下の効果を奏する。即ち、ゲート酸化膜厚が５
ｎｍという極めて薄い場合でもシリコン基板に損傷を与
えることなくゲートの加工ができる。また、チャネル不
純物プロファイルをシャープに形成することができる。
ーゲートをマスクにして自己整合的にソース／ドレイン
領域を形成し、このダミーゲートを除去後、従来に比べ
比較的短時間の熱処理によりチャネル不純物層を形成し
、続いてゲート酸化膜を形成し、更にこのゲート酸化膜
上に自己整合的にポリシリコンゲート電極を形成してい
る為、以下の効果を奏する。即ち、ゲート酸化膜厚が５
ｎｍという極めて薄い場合でもシリコン基板に損傷を与
えることなくゲートの加工ができる。また、チャネル不
純物プロファイルをシャープに形成することができる。
また、ソース／ドレイン領域より後にゲート電極を形成
しているにもか〃・わらず両者に合わせずれが生じず、
微細化された素子を形成することができる。更に、ゲー
ト電極とその周囲の８ｉ０．膜の高さがほぼそろうので
、例えは、この後の工程において絶縁膜の堆積平坦化を
容易に行なうことが可能となる。
しているにもか〃・わらず両者に合わせずれが生じず、
微細化された素子を形成することができる。更に、ゲー
ト電極とその周囲の８ｉ０．膜の高さがほぼそろうので
、例えは、この後の工程において絶縁膜の堆積平坦化を
容易に行なうことが可能となる。
なお、ポリシリコンのかわりにアルミニウムをスパッタ
法又はＣＶＤ法によシ堆積後エツチノ（ツクすることに
よりアルミニウムゲート電極のＭＯＳトランジスタを形
成することができる。以上の様なアルミニウムゲート電
極のＭＯＳ）ランシスタの形成方法によれば上記に示し
た効果の他に以下に示す様な効果を得ることができる。
法又はＣＶＤ法によシ堆積後エツチノ（ツクすることに
よりアルミニウムゲート電極のＭＯＳトランジスタを形
成することができる。以上の様なアルミニウムゲート電
極のＭＯＳ）ランシスタの形成方法によれば上記に示し
た効果の他に以下に示す様な効果を得ることができる。
即ち、ソース／ドレイン領域形成後にゲート電極を形成
しているので熱処理が少なくてすみアルミニウムの様な
比較的融点の低い材料をゲート電極に用いることができ
る。
しているので熱処理が少なくてすみアルミニウムの様な
比較的融点の低い材料をゲート電極に用いることができ
る。
第２図は、本発明の第２の実施例の半導体装置の製造方
法の工程断面図である。
法の工程断面図である。
ｐ型シリコン基板８上に厚さ約２０ｎｍの熱酸化膜９を
形成する。次に厚さ約０．３μｍのポリシリコンｌＯを
ＣＶＤ法により堆積し、リンを拡散させ、更にこのポリ
シリコン１０上にシリコンチッ化膜１１をＣＶＤ法によ
り堆積する。次にフォトリングラフィ工程により、ゲー
ト電極のレジストパターンを形成し、このレジストパタ
ーンをマスクにリアクティブイオンエツチングによりシ
リコンチッ化膜１１、ポリシリコン１０をエツチング除
去する。この際残置したシリコンチツ化膜１１、ポリシ
リコン１０がダミーゲート１２となる。ダミーゲート１
２の材料としては、レジスト、絶縁物、タングステン等
の高融点金属、ポリシリコン、ポリシリコンとシリサイ
ド、高融点金属の積層膜等を用いることができる（第２
図（ａ））。
形成する。次に厚さ約０．３μｍのポリシリコンｌＯを
ＣＶＤ法により堆積し、リンを拡散させ、更にこのポリ
シリコン１０上にシリコンチッ化膜１１をＣＶＤ法によ
り堆積する。次にフォトリングラフィ工程により、ゲー
ト電極のレジストパターンを形成し、このレジストパタ
ーンをマスクにリアクティブイオンエツチングによりシ
リコンチッ化膜１１、ポリシリコン１０をエツチング除
去する。この際残置したシリコンチツ化膜１１、ポリシ
リコン１０がダミーゲート１２となる。ダミーゲート１
２の材料としては、レジスト、絶縁物、タングステン等
の高融点金属、ポリシリコン、ポリシリコンとシリサイ
ド、高融点金属の積層膜等を用いることができる（第２
図（ａ））。
次にレジストヲはく離し、ヒ素のイオン注入により、ｎ
型のソース／ドレイン領域１３を形成する（第２図（ｂ
））。
型のソース／ドレイン領域１３を形成する（第２図（ｂ
））。
次に絶縁膜例えばＳｉｎ、膜１４を厚さ約０．３５μｍ
異方性堆積させる。これは、例えばプラズマエレクトロ
ンサイクロトロンレゾナンス法（プラズマＥＣＲ法）に
よって実現することが可能である。このプラズマＥＣＲ
法によれば垂直方向にはＳ１０．膜１４は堆積するが、
横方向にはほとんど堆積しない（第２図（Ｃ））。
異方性堆積させる。これは、例えばプラズマエレクトロ
ンサイクロトロンレゾナンス法（プラズマＥＣＲ法）に
よって実現することが可能である。このプラズマＥＣＲ
法によれば垂直方向にはＳ１０．膜１４は堆積するが、
横方向にはほとんど堆積しない（第２図（Ｃ））。
次に、レジスト１４．を厚さ約１μｍ′Ｉｋ布し、その
まま現象し厚さ約０．２μ出残す様にする（第２図（ｄ
））。
まま現象し厚さ約０．２μ出残す様にする（第２図（ｄ
））。
次に、ＮＨ４ＯＨ溶液によってダミーゲート１２上の８
ｉ ０．膜１４のみをエツチング除去する。次にレジ
ストをはく離すると、Ｓ ｉＯｘ ＩＩＩ １４の残渣
１４ｇがシリコンチッ化膜１１上に残る。次にケミカル
ドライエツチング法によりシリコンチッ化膜１１を除去
する。この際、シリコンチッ化膜１１上の８ｉ０．膜１
４の残渣も同時に除くことができる。これがダミーゲー
ト１２を積層構造にする理由である（第２図（句）。
ｉ ０．膜１４のみをエツチング除去する。次にレジ
ストをはく離すると、Ｓ ｉＯｘ ＩＩＩ １４の残渣
１４ｇがシリコンチッ化膜１１上に残る。次にケミカル
ドライエツチング法によりシリコンチッ化膜１１を除去
する。この際、シリコンチッ化膜１１上の８ｉ０．膜１
４の残渣も同時に除くことができる。これがダミーゲー
ト１２を積層構造にする理由である（第２図（句）。
次に、ポリシリコン１０をエツチングにより取り除く。
次に、この除去され九ダミーゲート１２部及びＳｌＯ！
膜１４上にシリコンチッ化膜を形成し、全面リアクティ
ブイオンエツチングすることにニジ、ゲート領域１５の
内側に側壁１６を形成することができる。次に、チャネ
ル部へのイオン注入を行なう（第２図げ））。
膜１４上にシリコンチッ化膜を形成し、全面リアクティ
ブイオンエツチングすることにニジ、ゲート領域１５の
内側に側壁１６を形成することができる。次に、チャネ
ル部へのイオン注入を行なう（第２図げ））。
次に、ゲート領域１５に露出している熱酸化膜９をエツ
チング除去する。次に、第１の実施例で示した工程を用
いてゲート電極１７を形成する。
チング除去する。次に、第１の実施例で示した工程を用
いてゲート電極１７を形成する。
この後、絶縁膜を堆積して次の工程に進んでよい（第２
図（ｇ））。
図（ｇ））。
または、絶縁膜を堆積して次の工程に進むかわりにゲー
ト領域１５の内側に設けられた側壁１６をケミカルドラ
イエツチング法によシ除去し、この除去された部分にリ
ンをイオン注入するととくよりＬＤＤ構造の１値域１８
を形成することができる（第２図（ｈ））。
ト領域１５の内側に設けられた側壁１６をケミカルドラ
イエツチング法によシ除去し、この除去された部分にリ
ンをイオン注入するととくよりＬＤＤ構造の１値域１８
を形成することができる（第２図（ｈ））。
以上に示した様な半導体装置の製造方法によれば、ゲー
ト領域１５の内側にシリコンチッ化膜の側壁１６を設け
ることにより、リングラフィの限界より更に細いゲート
電極１７を形成することができる。また、熱酸化膜９の
エツチング時にゲート領域１５の側部のＳ ｉｏ２膜１
４の後退を防ぐことができる。また、従来の工程で形成
されたＬＤＤ構造のｎ領域に比べて熱処理工程が少ない
ので不純物濃度の制御がしやすい。
ト領域１５の内側にシリコンチッ化膜の側壁１６を設け
ることにより、リングラフィの限界より更に細いゲート
電極１７を形成することができる。また、熱酸化膜９の
エツチング時にゲート領域１５の側部のＳ ｉｏ２膜１
４の後退を防ぐことができる。また、従来の工程で形成
されたＬＤＤ構造のｎ領域に比べて熱処理工程が少ない
ので不純物濃度の制御がしやすい。
ここでダミーゲートの側部に形成される絶縁膜の形成方
法について説明する。
法について説明する。
ダミーゲートの下部が平坦な場合は通常の酸化膜堆積、
エッチバック法を用いて絶縁膜をダミーゲート以下の厚
さに形成することは可能であるが、通常の場合は、ダミ
ーゲートの下部には少なくともフィールド酸化膜の段差
があるので、このようにはできない。
エッチバック法を用いて絶縁膜をダミーゲート以下の厚
さに形成することは可能であるが、通常の場合は、ダミ
ーゲートの下部には少なくともフィールド酸化膜の段差
があるので、このようにはできない。
第３図の断面図に示し九ように通常のＭＯＳトランジス
タでは、シリコン基板１９上にフィールド酸化膜２０の
ある領域と、ゲート酸化膜２）のある領域で数百ｎｍの
段差がある。この上をダミーゲートとしてのポリシリコ
ン２２が数さ３００ｎｍで堆積され、さらに酸化［２３
を通常のＣＶＤ法によって堆積、エッチバックすると段
差上部（フィールド酸化膜２０上ンでは酸化膜２３がダ
ミーゲート以下の厚さになるが、段差下部（ゲート酸化
膜２）上）ではダミーゲートの方が絶縁膜より薄くなっ
てしまう。この状態ではダミーゲートをエツチング除去
できない。従って第１またＦｉ第２実施例で示したよう
に絶１７７＆膜の選択成長または異方性堆積を用いるこ
とが望ましい。
タでは、シリコン基板１９上にフィールド酸化膜２０の
ある領域と、ゲート酸化膜２）のある領域で数百ｎｍの
段差がある。この上をダミーゲートとしてのポリシリコ
ン２２が数さ３００ｎｍで堆積され、さらに酸化［２３
を通常のＣＶＤ法によって堆積、エッチバックすると段
差上部（フィールド酸化膜２０上ンでは酸化膜２３がダ
ミーゲート以下の厚さになるが、段差下部（ゲート酸化
膜２）上）ではダミーゲートの方が絶縁膜より薄くなっ
てしまう。この状態ではダミーゲートをエツチング除去
できない。従って第１またＦｉ第２実施例で示したよう
に絶１７７＆膜の選択成長または異方性堆積を用いるこ
とが望ましい。
第４図は、本発明の第３の実施例の半導体装置の製造方
法の工程断面図である。
法の工程断面図である。
ｎ型シリコン基板２４表面に熱酸化により酸化膜２５を
形成する。次にフォトリングラフィ工程により厚さ約１
μｍのゲート電極のレジストパターンを形成する。この
レジストパターンがダミー次に、ダミーゲート２６をマ
スクにポロンを加速電圧２０ｋｅＶ、 ドーズ量５×
１０ｃｒｎ の条件でイオン注入し、ソース／ドレイン
領域２７を形成する。この際、ソース／ドレイン領域２
７はダミーゲート２６に対して自己整合的に形成される
（第４）図（５））。
形成する。次にフォトリングラフィ工程により厚さ約１
μｍのゲート電極のレジストパターンを形成する。この
レジストパターンがダミー次に、ダミーゲート２６をマ
スクにポロンを加速電圧２０ｋｅＶ、 ドーズ量５×
１０ｃｒｎ の条件でイオン注入し、ソース／ドレイン
領域２７を形成する。この際、ソース／ドレイン領域２
７はダミーゲート２６に対して自己整合的に形成される
（第４）図（５））。
次に、シＩノーｈを飽和させたケイ７り化水素酸水溶液
にウェーハを浸漬し、Ａｔを添加すると、ｎ型シリコン
基板２４上に５１０２膜２８が形成さｆる。
にウェーハを浸漬し、Ａｔを添加すると、ｎ型シリコン
基板２４上に５１０２膜２８が形成さｆる。
この際、レジストからなるダミーゲート２６は疎水性で
ある為、ダミーゲート２６上には、ＳｉＯ２膜２８膜形
８されない。通前ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、Ｓ ｉ Ｏ，膜２８を形成する工
程に先だってｎ型シリコン基板２４にプラズマ処理を施
しておいてもよい。また、この８ｉ０．膜２８は、ダミ
ーゲート２６より薄く例えば厚さ約０．８μｍとする。
ある為、ダミーゲート２６上には、ＳｉＯ２膜２８膜形
８されない。通前ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、Ｓ ｉ Ｏ，膜２８を形成する工
程に先だってｎ型シリコン基板２４にプラズマ処理を施
しておいてもよい。また、この８ｉ０．膜２８は、ダミ
ーゲート２６より薄く例えば厚さ約０．８μｍとする。
この際、次に、レジストから成るダミーゲート２６を除
去し、チャネル不純物としてボロンを加速電圧２０ｋｅ
Ｖ、 ドーズ量２Ｘ１０ の条件でイオン注入する。
去し、チャネル不純物としてボロンを加速電圧２０ｋｅ
Ｖ、 ドーズ量２Ｘ１０ の条件でイオン注入する。
この際、既にソース／ドレイン領域２７は形成されてい
るので、チャネルイオン注入後の熱処理に従来に比べ短
時間で済む。従ってシャープなチャネルプロファイルを
得ることができる。ここまでは、第１の実施例と同様の
工程である（第一層（ｄ））。
るので、チャネルイオン注入後の熱処理に従来に比べ短
時間で済む。従ってシャープなチャネルプロファイルを
得ることができる。ここまでは、第１の実施例と同様の
工程である（第一層（ｄ））。
次に、チタンナイトライド膜２９をスパッタ又はＣＶＤ
法により厚さ約６０ＯＡ堆積する。続いて、ダミーゲー
ト２６を除去することにより生じ次に、チタンナイトラ
イド膜２９及びタングステン膜３１をリアクティブイオ
ンエツチングによりエツチングし溝部３０以外のタング
ステン膜３１及びチタンナイトライドｇ２９を除去する
（第４以上に示し九様な半導体装置の製造方法によれば
、第１の実施例と同様の効果を奏するのみならず低抵抗
で高熱の処理に耐え得るゲート電極を得ることができる
。
法により厚さ約６０ＯＡ堆積する。続いて、ダミーゲー
ト２６を除去することにより生じ次に、チタンナイトラ
イド膜２９及びタングステン膜３１をリアクティブイオ
ンエツチングによりエツチングし溝部３０以外のタング
ステン膜３１及びチタンナイトライドｇ２９を除去する
（第４以上に示し九様な半導体装置の製造方法によれば
、第１の実施例と同様の効果を奏するのみならず低抵抗
で高熱の処理に耐え得るゲート電極を得ることができる
。
第５図は、本発明の！！４の実施例の半導体装置の製造
方法の工椙断面図である。
方法の工椙断面図である。
ｎ型シリコン基板２４表面に熱酸化により酸化膜２５を
形成する。次にフォトリングラフイエ穆により厚さ約１
μｍのゲート電極のレジストパターンを形成する。この
レジストパターンがダミー次に、ダミーゲート２６をマ
スクにポロンを加ｉ１１電圧２０ ｋｅｙ、 ｌ’−
ス量５Ｘ１０１ｓａ＋ ” ｃＤ条件でイオン注入し、
ソース／ドレイン領域２７を形成する。この際、ソース
／ドレイン領域２７はダミーゲート２６に対して自己整
合的に形成される（第命図（ｂ））。
形成する。次にフォトリングラフイエ穆により厚さ約１
μｍのゲート電極のレジストパターンを形成する。この
レジストパターンがダミー次に、ダミーゲート２６をマ
スクにポロンを加ｉ１１電圧２０ ｋｅｙ、 ｌ’−
ス量５Ｘ１０１ｓａ＋ ” ｃＤ条件でイオン注入し、
ソース／ドレイン領域２７を形成する。この際、ソース
／ドレイン領域２７はダミーゲート２６に対して自己整
合的に形成される（第命図（ｂ））。
次に、シリカを飽和させたケイフッ化水素散水溶液にウ
エーノ・を浸漬し、紅を添加すると、ｎｆｌｌシリコン
基板２４上にＳｉｎｇ膜２８膜形８される。
エーノ・を浸漬し、紅を添加すると、ｎｆｌｌシリコン
基板２４上にＳｉｎｇ膜２８膜形８される。
この際、レジストから成るダミーゲート２６は疎水性で
ある為、ダミーゲート２６上には、８４０ｇ膜２８は形
成されない。通常ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、Ｓｉｎ、膜２８を形成する工１ｉ
Ｋ先だってｎ型シリコン基板２４にプラズマ処理を施し
ておいてもよい。また、このＳｔＯ，ｊ［２８は、ダミ
ーゲート２６より薄く例えば厚さ約α８μｍとする。こ
の際、次に、レジストから成るダミーゲート２６を除去
し、チャネル不純物としてボロンを加速電圧２０ｋｅＶ
、ドーズ量２Ｘ１０ の条件でイオン注入する。この
際、既にソース／ドレイン領域２７は形成されているの
で、チャネルイオン注入後の熱処理に従来に比べ短時間
で済む。従ってシャープなチャネルプロファイルを得る
ことができる。こΦ図（ｄ））。
ある為、ダミーゲート２６上には、８４０ｇ膜２８は形
成されない。通常ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、Ｓｉｎ、膜２８を形成する工１ｉ
Ｋ先だってｎ型シリコン基板２４にプラズマ処理を施し
ておいてもよい。また、このＳｔＯ，ｊ［２８は、ダミ
ーゲート２６より薄く例えば厚さ約α８μｍとする。こ
の際、次に、レジストから成るダミーゲート２６を除去
し、チャネル不純物としてボロンを加速電圧２０ｋｅＶ
、ドーズ量２Ｘ１０ の条件でイオン注入する。この
際、既にソース／ドレイン領域２７は形成されているの
で、チャネルイオン注入後の熱処理に従来に比べ短時間
で済む。従ってシャープなチャネルプロファイルを得る
ことができる。こΦ図（ｄ））。
＠１の実施例と同様の工程である（第
次に、
ダミーゲートを除去することにより生じ次に、リアクテ
ィブイオンエツチングによシボ次にチタンをスパッタ法
により厚さ約５０ｎｍ堆積し、８００℃チッ素雰囲気で
アニールするとポリシリコン３２上にのみチタンシリサ
イド層３３が形成される。アンモニア処理により未反応
のチタンを除去することでポリシリコン３２上にのみ以
上に示した様な半導体装置の製造方法によれば、第１の
実施例と同様の効果を奏するのみならず低抵抗のポリシ
リコンゲート電極を得ることができる。
ィブイオンエツチングによシボ次にチタンをスパッタ法
により厚さ約５０ｎｍ堆積し、８００℃チッ素雰囲気で
アニールするとポリシリコン３２上にのみチタンシリサ
イド層３３が形成される。アンモニア処理により未反応
のチタンを除去することでポリシリコン３２上にのみ以
上に示した様な半導体装置の製造方法によれば、第１の
実施例と同様の効果を奏するのみならず低抵抗のポリシ
リコンゲート電極を得ることができる。
第６図は、本発明の第５の実施例の半導体装置の製造方
法の工程断面図である。
法の工程断面図である。
ｎ型シリコン基板２４表面に熱酸化により酸化膜２５を
形成する。次にフォトリングラフィ工程により厚さ約１
μｍのゲート電極のレジストノくターンを形成する。こ
のレジストパターンがダミーゲート２６となる。なお、
この際レジストとしては疎水性のものを用いる（第一図
（ａ））。
形成する。次にフォトリングラフィ工程により厚さ約１
μｍのゲート電極のレジストノくターンを形成する。こ
のレジストパターンがダミーゲート２６となる。なお、
この際レジストとしては疎水性のものを用いる（第一図
（ａ））。
次に、ダミーゲート２６をマスクにポロンを加速電圧２
０ｋｅＶ、 ドーズ量５ｘｌｏ ｅｘ の条件でイ
オン注入し、ソース／ドレイン領域２７を形成する。こ
の際ソース／ドレイン領域２７けダミーゲート２６に対
して自己整合的に形成される（第二 暖国（ｂ））。
０ｋｅＶ、 ドーズ量５ｘｌｏ ｅｘ の条件でイ
オン注入し、ソース／ドレイン領域２７を形成する。こ
の際ソース／ドレイン領域２７けダミーゲート２６に対
して自己整合的に形成される（第二 暖国（ｂ））。
次に、シリカを飽和させたケイフッ化水素酸水溶液にウ
ェーノ・を浸漬し、Ｍを添加すると、ｎ型シリコン基板
２４上にＳｉｎ、膜２８が形成される。
ェーノ・を浸漬し、Ｍを添加すると、ｎ型シリコン基板
２４上にＳｉｎ、膜２８が形成される。
この際、レジストから成るダミーゲート２６は疎水性で
ある為、ダミーゲート２６上には、８ｉ０２膜２８は形
成されない。通常ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、Ｓｉｎ、膜２８を形成する工程に
先だってｎ型シリコン基板２４にプラズマ処理を施して
おいてもよい。また、このＳｉｎ、膜２８は、ダミーゲ
ート２６より薄く例えば厚さ約０．８μｍとする。この
際、ＳｉＯ，Ｊ［２８は、ダミーゲート２６に対して自
己整合。Ｋ、５．ゎ、（あψ９（。）、。
ある為、ダミーゲート２６上には、８ｉ０２膜２８は形
成されない。通常ポジ型レジストは疎水性を示すが、フ
ッ素を含むプラズマにさらすことにより、より一層疎水
性を示す様になる為、Ｓｉｎ、膜２８を形成する工程に
先だってｎ型シリコン基板２４にプラズマ処理を施して
おいてもよい。また、このＳｉｎ、膜２８は、ダミーゲ
ート２６より薄く例えば厚さ約０．８μｍとする。この
際、ＳｉＯ，Ｊ［２８は、ダミーゲート２６に対して自
己整合。Ｋ、５．ゎ、（あψ９（。）、。
次に、レジストから成るダミーゲート２６を除去し、チ
ャネル不純物としてボロンを加速電圧２ ｇ ｋｅＶ、
ドーズ量２Ｘ１０１３の条件でイオン注入する。この際
、既にソース／ドレイン領域２７は形成されているので
、チャネルイオン注入後の熱処理に従来に比べ短時間で
済む。従ってシャープなチャネルプ琶ファイルを得るこ
とができる。ここまでは、第１の実施例と同様の工程で
ある（第４）図（ｄ））。
ャネル不純物としてボロンを加速電圧２ ｇ ｋｅＶ、
ドーズ量２Ｘ１０１３の条件でイオン注入する。この際
、既にソース／ドレイン領域２７は形成されているので
、チャネルイオン注入後の熱処理に従来に比べ短時間で
済む。従ってシャープなチャネルプ琶ファイルを得るこ
とができる。ここまでは、第１の実施例と同様の工程で
ある（第４）図（ｄ））。
次ニ、パラジウム３４をスパッタ法にて厚さ約３９ｎｍ
堆積する。次にレジスト３５を塗布し、そのまま現偉を
行なってダミーゲートを除去することにより生じた溝部
３０のみに残置する様にする次に硝酸とフッ酸の混合液
により、レジスト３５で覆われた部分以外のパラジウム
３４をエラ次に硫酸鋼溶液にウェノ・−を浸漬すること
でパ以上に示した様な半導体装置の製造方法によれば、
第１の実施例と同様の効果を奏するのみならず、低抵抗
のゲート電極を得ることができる。
堆積する。次にレジスト３５を塗布し、そのまま現偉を
行なってダミーゲートを除去することにより生じた溝部
３０のみに残置する様にする次に硝酸とフッ酸の混合液
により、レジスト３５で覆われた部分以外のパラジウム
３４をエラ次に硫酸鋼溶液にウェノ・−を浸漬すること
でパ以上に示した様な半導体装置の製造方法によれば、
第１の実施例と同様の効果を奏するのみならず、低抵抗
のゲート電極を得ることができる。
第７図は本発明の第６の実施例の半導体装置の製造方法
の工程断面図である。
の工程断面図である。
ｐ型シリコン基板３６上に熱酸化膜３７を厚さ約２９ｎ
ｍ形成する。次に、シリコンチツ化膜３８をＣＶＤ法に
より厚さ約０．３μｍ堆積する。次にポリシリコン膜３
９をＣＶＤ法により厚さ約０．１μｍ堆積する。次にフ
ォトリングラフィ工程及びエツチング工程によシボリシ
リコン膜３９とシリコンチッ化膜３８との積層膜から成
るダミーヶート４０を形成する（第７図（ａ））。
ｍ形成する。次に、シリコンチツ化膜３８をＣＶＤ法に
より厚さ約０．３μｍ堆積する。次にポリシリコン膜３
９をＣＶＤ法により厚さ約０．１μｍ堆積する。次にフ
ォトリングラフィ工程及びエツチング工程によシボリシ
リコン膜３９とシリコンチッ化膜３８との積層膜から成
るダミーヶート４０を形成する（第７図（ａ））。
次に、ポリシリコンをＣＶＤ法により厚さ約０．１μｍ
堆積し、全面リアクティブイオンエツチングを行なうこ
とによシ、ポリシリコン膜３９がシリコンチッ化膜３８
をくるんだ形状のダミーゲート４０が形成される。次に
ヒ素をイオン注入し、ソース／ドレイン領域４１を形成
する（第７図（ｂ））。
堆積し、全面リアクティブイオンエツチングを行なうこ
とによシ、ポリシリコン膜３９がシリコンチッ化膜３８
をくるんだ形状のダミーゲート４０が形成される。次に
ヒ素をイオン注入し、ソース／ドレイン領域４１を形成
する（第７図（ｂ））。
次に、第１の実施例で示したプラズマＥＣＲ法を用いて
、熱酸化膜３７上のＳｉｎ、膜４２ｔ−選択的に成長さ
せる。次に８００℃、Ｎ！中でアニール処理を行なう（
第７図（Ｃ））。
、熱酸化膜３７上のＳｉｎ、膜４２ｔ−選択的に成長さ
せる。次に８００℃、Ｎ！中でアニール処理を行なう（
第７図（Ｃ））。
次に、シリコンチッ化！Ｉ３８の周囲に形成されたポリ
シリコンａ３９ｔ−ケミカルドライエツチングを用いて
除去し、このシリコンチッ化膜３８と８ｉ０を膜４２の
隙間にリンをイオン注入してｎ不純物層４３を形成する
Ｃ第７図（ｄ））。
シリコンａ３９ｔ−ケミカルドライエツチングを用いて
除去し、このシリコンチッ化膜３８と８ｉ０を膜４２の
隙間にリンをイオン注入してｎ不純物層４３を形成する
Ｃ第７図（ｄ））。
次に、シリコンチッ化膜３８を選択的にエツチング除去
し、第１の実施例に示した工程によシゲート電極４４を
形成する（第７図（ｅ））。
し、第１の実施例に示した工程によシゲート電極４４を
形成する（第７図（ｅ））。
以上に示した半導体装置の製造方法によれば、従来のＬ
ＤＤ構造の形成方法に比べ、ゲート電極とｎ不純物層の
オーバラップ部が大きくとれてＭＯＳ）ランシスタの信
頼性が向上する。
ＤＤ構造の形成方法に比べ、ゲート電極とｎ不純物層の
オーバラップ部が大きくとれてＭＯＳ）ランシスタの信
頼性が向上する。
以上述べた様に本発明によればソース／ドレイン領域と
ゲート電極が自己整合的に形成されているので両者のあ
わせずれが生じず、微細化された素子を形成することが
できる。
ゲート電極が自己整合的に形成されているので両者のあ
わせずれが生じず、微細化された素子を形成することが
できる。
また、ゲート電極と周囲の絶縁膜の高さをそろえること
が可能であるので素子の平坦化をはかることができる。
が可能であるので素子の平坦化をはかることができる。
第１図は、本発明の第１の実施例の半導体装置の製造方
法を示す工程断面図、第２図は、本発明の第２の実施例
の半導体装置の製造方法を示す工程断面図、第３図は、
従来例の半導体装置を示す断面図、第４図は、本発明の
第３の実施例の半導体装置の製造方法を示す工程断面図
、第５図は、本発明の第４の実施例の半導体装置の製造
方法を示す工程断面図、第６図は、本発明の第５の実施
例の半導体装置の製造方法を示す工程断面図、第７図は
、本発明の第６の実施例の半導体装置の製造方法を示す
工程断面図、第８図、第９図、ｆｓ１０図は、従来例の
半導体装置の製造方法の工程断面図である。 図において、 １・・・ｎｆｉシリコン基板、２・・・酸化膜、３・・
・ダミーゲート、４・・・ソース／ドレイン領域、５・
・・８ｉ０ｓ膜、６・・・ゲート酸化膜、７・・・ポリ
シリコン。 代理人 弁理士 則 近 憲 佑 （ａ） （ｂ） （Ｃ） （ｄ） 第 図 （ｅ） （ｆ） 第 図 （ａ） （ｂ） （Ｃ） （ｄ） 第 図 （ｅ） （ｆ） （ｈ） 第 図 第 図 （２Ｌ） （ｂ） 第 図 （ａ） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） （Ｃ） （ｄ） （ｅ） 第７図 （ａ） （ｂ） （Ｃ） （ｄ） 第 図 （ａ） （ｂ） 第 図 （ａ） （ｂ） 第１０ 図
法を示す工程断面図、第２図は、本発明の第２の実施例
の半導体装置の製造方法を示す工程断面図、第３図は、
従来例の半導体装置を示す断面図、第４図は、本発明の
第３の実施例の半導体装置の製造方法を示す工程断面図
、第５図は、本発明の第４の実施例の半導体装置の製造
方法を示す工程断面図、第６図は、本発明の第５の実施
例の半導体装置の製造方法を示す工程断面図、第７図は
、本発明の第６の実施例の半導体装置の製造方法を示す
工程断面図、第８図、第９図、ｆｓ１０図は、従来例の
半導体装置の製造方法の工程断面図である。 図において、 １・・・ｎｆｉシリコン基板、２・・・酸化膜、３・・
・ダミーゲート、４・・・ソース／ドレイン領域、５・
・・８ｉ０ｓ膜、６・・・ゲート酸化膜、７・・・ポリ
シリコン。 代理人 弁理士 則 近 憲 佑 （ａ） （ｂ） （Ｃ） （ｄ） 第 図 （ｅ） （ｆ） 第 図 （ａ） （ｂ） （Ｃ） （ｄ） 第 図 （ｅ） （ｆ） （ｈ） 第 図 第 図 （２Ｌ） （ｂ） 第 図 （ａ） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） （Ｃ） 第 図 （ａ） （ｂ） （Ｃ） （ｄ） （ｅ） 第７図 （ａ） （ｂ） （Ｃ） （ｄ） 第 図 （ａ） （ｂ） 第 図 （ａ） （ｂ） 第１０ 図
Claims (4)
- （１）半導体基板上のゲート電極形成予定域にこのゲー
ト電極と同一形状のダミーゲートを形成する工程と、こ
のダミーゲートをマスクに不純物を導入しソース／ドレ
イン領域を形成する工程と、このソース／ドレイン領域
上に前記ダミーゲート以下の厚さに絶縁膜を形成する工
程と、前記ダミーゲートをエッチング除去し溝を形成す
る工程と、このエッチング除去された溝にゲート電極材
料を埋め込む工程とを具備したことを特徴とする半導体
装置の製造方法。 - （２）前記絶縁膜を前記ダミーゲート以下の厚さにする
工程は、前記絶縁膜を前記ソース／ドレイン領域上にの
み選択的に成長させる工程であることを特徴とする請求
項（１）記載の半導体装置の製造方法。 - （３）前記絶縁膜を前記ダミーゲート以下の厚さにする
工程は、前記半導体基板上に前記絶縁膜を異方性成長さ
せる工程と、前記ソース／ドレイン領域上の前記絶縁膜
上にレジストを形成する工程と、前記ゲート電極形成予
定域上の前記絶縁膜を除去する工程と、前記レジストを
除去する工程とから成ることを特徴とする請求項（１）
記載の半導体装置の製造方法。 - （４）前記ダミーゲートをエッチング除去し溝を形成す
る工程の後に、この溝に露出した前記絶縁膜の側壁膜を
形成する工程と、この側壁膜の内側にゲート電極材料を
埋め込む工程と、前記側壁膜を除去する工程と、前記側
壁膜を除去することにより露出した前記半導体基板に不
純物を導入する工程とを具備したことを特徴とする請求
項（１）記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02242508A JP3029653B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
| KR1019910015980A KR960004469B1 (ko) | 1990-09-14 | 1991-09-13 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02242508A JP3029653B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202502A Division JP3142125B2 (ja) | 1999-07-16 | 1999-07-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123439A true JPH04123439A (ja) | 1992-04-23 |
| JP3029653B2 JP3029653B2 (ja) | 2000-04-04 |
Family
ID=17090150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02242508A Expired - Lifetime JP3029653B2 (ja) | 1990-09-14 | 1990-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3029653B2 (ja) |
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