JPH0475349A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にＭＯ８電界
効果トランジスタの製造方法に関する。

〔従来の技術〕

従来、高耐圧デバイスとしてＬ　Ｄ　Ｄ　（Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ　Ｄｒａｉｎ　）構造が提案されている
。これはドレインに低濃度領域を設け、ドレイン端の電
界を弱めることで耐ホツトキャリア特性を持たせたデバ
イスである。このようなデバイスは、通常ゲート電極を
用いて低濃度領域を形成し、その後ゲート電極の側面に
側壁を形成し、この側壁を利用して高濃度領域を形成す
る製造方法がとられている。

しかしながら、このデバイスでは、低濃度領域で生じる
インパクトイオニゼーションによりホットキャリアが発
生し、これが側壁酸化膜に注入。

捕獲されるために、デバイス特性が劣化されるという問
題を有していた。

そこで、この問題を解消する手段として、従来では第２
図に示すようにドレイン・ソース領域に、ゲート電極と
オーバーラツプさせた低濃度不純物を形成するＧ　ＯＬ
　Ｄ　（ｇａｔｅ−ｄｒａｉｎ　ｏｖｅｒｌａｐｐｅｄ
ＬＤＤ）構造が提案されている。

以下、このＧＯＬＤ構造の製造方法について、第２図を
参照して説明する。

先ず、第２図（ａ）に示すように、Ｐ型半導体基板２１
上にゲート酸化膜２２．５０ｎｍ程度の第１の多結晶シ
リコン膜２３．５〜１０人程度の自然酸化膜２４、第２
の多結晶シリコン膜２５を順次形成した後、ＣＶＤ法に
よる酸化膜２６を形成し、この酸化膜２６をゲート電極
位置においてパターンニングする。

次に、第２図（ｂ）に示すように、酸化膜２６をマスク
として第２の多結晶シリコン膜２５を選択的にエツチン
グする。この時、自然酸化膜２４がエツチングのストッ
パとなり、第１の多結晶シリコン膜２３がエツチングさ
れることが防止される。さらに、酸化膜２６をマスクと
して例えばリンを８０ＫｅＶ程度でイオン注入する。こ
れにより、第１の多結晶シリコン膜２３を通して半導体
基板２１に不純物イオンを注入し、基板と逆導伝型の低
濃度のｎ−不純物領域゛２７を形成する。

次に、第２図（Ｃ）に示すように、ＣＶＤ法による酸化
膜２８を全面に成長させた後、異方性エツチングを行う
ことで、前記第２の多結晶シリコン膜２５の側面に酸化
膜２８の側壁を形成する。

最後に、第２図（ｄ）に示すように、８００°Ｃ程度の
熱酸化を行い、第１の多結晶シリコン膜２３の端部と、
露出している半導体基板２１の表面を酸化させて熱酸化
膜２９を形成した後、例えばヒ素のイオン注入を行う。

このとき、ＣＶＤによる酸化膜２６．２８がマスクとな
り、ドレイン及びソース領域となる高濃度のｎ゛不純物
領域３０を形成する。

このＧＯＬＤ構造により、ドレイン−ゲート間の電界は
、ｎ−不純物領域２７で緩和され、耐ホツトキャリア特
性を得ることができる。さらに、ＬＤＤ構造で問題とさ
れたホットキャリアの側壁への注入、捕獲は、ｎ−不純
物領域２７上にゲート電極（第１および第２の多結晶シ
リコン膜２３゜２５）がオーバーラツプしているため、
生じることはない。このため、耐ホツトキャリアデバイ
スとして非常に有効なデバイスが構成される。

〔発明が解決しようとする課題］ この従来のＧＯＬＤ構造では、第２の多結晶シリコン膜
２５をエツチングする隙に、第１の多結晶シリコン膜２
３の表面に形成した自然酸化膜（熱酸化膜）２４で第１
の多結晶シリコン膜２３のエツチングを阻止しているが
、このためには酸化膜をエツチングしない高い選択比を
もつエツチングを行う必要があり、エツチング技術が難
しい。

また、第１の多結晶シリコン膜２３の表面に形成する自
然酸化膜２４は、第１の多結晶シリコンＭ！２３のエツ
チングを阻止させるマスクであると同時に、第１と第２
の各多結晶シリコン膜２３２５間の電気的な導通を妨げ
ない薄い酸化膜でなければならず、この自然酸化膜２４
を所要の厚さに形成するための技術が非常に難しく、か
つ制御性が悪い。

このため、従来方法では、ＧＯＬＤ構造を安定に製造す
ることが極めて難しいという問題がある。

また、高集積化を図るためには、ポリシリコン及び拡散
層の抵抗の低抵抗化が必要であり、その−手段としてシ
リサイド化による低抵抗処理があるが、従来の製造方法
では、低抵抗化処理の導入は以下に述べる理由により不
可能であった。

すなわち従来の製造方法では、第２の多結晶シリコン膜
２５をエツチングするマスクとして十分な厚さをもった
酸化膜２６を第２の多結晶シリコン膜２５上に形成して
いるため、第２の多結晶シリコン膜２５をシリサイド化
して低抵抗化を行うためには、この厚い酸化膜２６を除
去して、第２の多結晶シリコン膜２５を露出させるため
のエツチングバックを行わなければならない。しかしな
がら、このエツチングバックを行うと、フィールド酸化
膜およびドレイン、ソース拡散層上に対しては過大なオ
ーバーエツチングとなり、フィールド酸化膜の膜厚減少
による素子間の電気的分離能力の減少を引き起こし、さ
らにドレイン、ソース拡散層領域では、エツチング時の
ダメージによりシリコン結晶中に欠陥が発生し、ジャン
クションリークを引き起こす。

本発明の目的は、安定したＧＯＬＤ構造を製造でき、し
かも低抵抗化を実現する半導体装置の製造方法を提供す
ることにある。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板に設けた
絶縁膜上に第１のゲート電極を形成する工程と、この第
１のゲート電極を利用して前記半導体基板に低濃度不純
物領域を形成する工程と、前記第１のゲート電極の両側
に第２のゲート電極を形成する工程と、この第２のゲー
ト電極を利用して前記半導体基板に高濃度不純物領域を
形成する工程と、前記第１および第２のゲート電極の上
面と前記高濃度不純物領域の上面を露呈し、かつこれら
の上に高融点金属を形成する工程と、前記第１および第
２のゲート電極と前記高濃度不純物領域の上面に前記高
融点金属のシリサイドを形成する工程とを含んでいる。

〔作用］ 本発明方法によれば、自然酸化膜を必要とせずにＧＯＬ
Ｄ構造を形成でき、安定したＧＯＬＤ構造を製造するこ
とが可能となる。また、第１および第２のゲート電極等
を容易に露呈させることができ、これらの低抵抗化が可
能となる。

〔実施例］ 次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例を工程順に示す断面図である
。

先ず、第１図（ａ）に示すように、Ｐ型半導体基板１上
にゲート酸化膜２を形成した後、第１の多結晶シリコン
膜をＣＶＤ法により３０００人程度成長させ、パターン
ニングし第１のゲート電極３とする。この第１のゲート
電極３は、必要とされるゲート電極の長さよりも若干短
く形成しておく。

次に、第１図（ｂ）に示すように、熱酸化を行い露出し
ている第１のゲート電極３の表面に１００人程成長薄い
酸化膜４を形成する。その後、例えばリンを半導体基板
１にイオン注入し、低濃度のｎ−不純物領域５を形成す
る。

次に、第１図（Ｃ）に示すように、第２の多結晶シリコ
ン膜をＣＶＤ法により例えば２０００人程度０厚さに成
長させた後、異方性のエツチングを行ない、第１のゲー
ト電極３の両側部に第２のゲート電極６を形成する。

ここで、この第２のゲート電極６は、前記ｎ不純物領域
５上にオーバーラツプした状態に形成されるため、成長
させる多結晶シリコン膜の膜厚によってｎ−不純物領域
５の長さを決定することが可能である。一般には、ｎ−
不純物領域５の長さが１５００〜２０００人程度となる
よう成長結晶シリコン膜の膜厚を設定する。

次に、第１図（ｄ）に示すように、熱酸化を行い露出し
ている第２のゲート電極６の表面に１５０人程成長薄い
酸化膜７を形成する。その後、例えばヒ素を半導体基板
１にイオン注入し、高濃度のｎ゛不純物領域８を形成す
る。

次に、第１図（ｅ）に示すように、異方性エツチングを
行い、半導体基板１および第１，２の各ゲート電極３，
６の各表面の酸化膜２，４．７をエツチング除去し、こ
れら基板やゲート電極の上面を露出させる。このとき、
異方性エツチングのために、第２のゲート電極６の側部
に形成されている酸化膜７は側壁として第２のゲート電
極６の側部に残される。また、第１と第２のゲート電極
３．６の間に形成された酸化膜４は上側部分がエツチン
グされるため、第１と第２のゲート電極の間には１００
人程成長溝９が形成される。

次に、第１図（ｆ）に示すように、高融点金属、例えば
チタン１０を２００人程０の厚さで全面に形成する。

次に、第１図（ｇ）に示すように、６００″Ｃ程度のア
ニールを行うことにより、チタン１ｏをゲート電極およ
び半導体基板のそれぞれの多結晶シリコンおよび単結晶
シリコンと反応させ、チタンシリサイド１１を形成する
。この時、第２のゲート電極６の側部には酸化膜７が形
成されているため、この部分にはチタンシリサイドは形
成されない。

また第１と第２のゲート電極の間に形成された溝９内で
は、チタンシリサイド１１の反応に伴う体積膨張によっ
てチタンシリサイド１１が溝９内に完全に埋め込まれる
ため、第１のゲート電極３と第２のゲート電極６を電気
的に導通させることができる。

なお、前記溝の幅は、第１のゲート電極３の表面に形成
する酸化膜４の膜厚で決まることは明らかであり、１０
０〜２００人程度で任意成長定が可能である。また、こ
の溝をシリサイド１１により埋め込むためには、チタン
１０をこの溝の１７２〜２倍程度の厚さに形成し、シリ
サイド反応を行えば十分である。

この後、例えば過酸化水素によりシリサイド化されてい
ないチタン１０を除去する。最後に８５０°Ｃ程度の熱
処理を加えることで、チタンシリサイド１１の抵抗を２
Ω／口程度まで低抵抗化し、ＧＯＬＤ構造が完成される
。

したがって、この製造方法では、従来方法における自然
酸化膜を形成する必要がないため、この薄い酸化膜を高
精度に形成する工程が不要となり、この形成工程におけ
るバラツキが原因とされるＧＯＬＤ構造の不安定性を解
消し、安定したＧＯＬＤ構造を形成することが可能とな
る。

また、第１のゲート電極３と第２のゲート電極６の上面
と、ｎ゛不純物領域８の上面を容易に露呈させることが
できるため、これらの面に金属シリサイド１１を容易に
形成することができ、低抵抗化を実現することができる
。

〔発明の効果〕

以上説明したように本発明は、第１のゲート電極を用い
て低濃度不純物領域を形成した後、第１のゲート電極の
側面に第２のゲート電極を形成して高濃度不純物領域を
形成しているので、第１ゲート電極の上面に自然酸化膜
を形成する必要がなくなり、安定したＧＯＬＤ構造を容
易に形成することができる。

また、第１および第２のゲート電極の上面およびソース
・ドレインとしての高濃度不純物領域の上面をそれぞれ
容易に露呈させることができ、かつこれらの面に金属シ
リサイドを形成しているので、金属シリサイドによる低
抵抗化を容易に実現することができる。

【図面の簡単な説明】

第１図（ａ）ないしくｇ）は本発明の一実施例を工程順
に示す断面図、第２図（ａ）ないしくｃｌ）は従来の製
造方法を工程順に示す断面図である。 １・・・ｐ型半導体基板、２・・・ゲート酸化膜、３・
・・第１のゲート電極、４・・・酸化膜、訃・・低濃度
不純物領域、６・・・第２のゲート電極、７・・・酸化
膜、訃・・高濃度不純物領域、９・・・溝、１ｏ・・・
チタン、１１・・・チタンシリサイド、２１・・・ｐ型
半導体基板、２２・・・ゲート酸化膜、２３・・・第１
の多結晶シリコン膜、２４・・・自然酸化膜、２５・・
・第２の多結晶シリコン膜、２６・・・酸化膜、２７・
・・低濃度不純物領域、２８・・・酸化膜、２９・・・
熱酸化膜、３ｏ・・・高濃度不純物領域。 第 ■ 図

Claims (1)

【特許請求の範囲】
1. １、半導体基板に設けた絶縁膜上に第１のゲート電極を
   形成する工程と、この第１のゲート電極を利用して前記
   半導体基板に低濃度不純物領域を形成する工程と、前記
   第１のゲート電極の両側に第２のゲート電極を形成する
   工程と、この第２のゲート電極を利用して前記半導体基
   板に高濃度不純物領域を形成する工程と、前記第１およ
   び第２のゲート電極の上面と前記高濃度不純物領域の上
   面を露呈し、かつこれらの上に高融点金属を形成する工
   程と、前記第１および第２のゲート電極と前記高濃度不
   純物領域の上面に前記高融点金属のシリサイドを形成す
   る工程とを含むことを特徴とする半導体装置の製造方法
   。