JPH0298142A - 絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタの製造方法Info
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- JPH0298142A JPH0298142A JP25129288A JP25129288A JPH0298142A JP H0298142 A JPH0298142 A JP H0298142A JP 25129288 A JP25129288 A JP 25129288A JP 25129288 A JP25129288 A JP 25129288A JP H0298142 A JPH0298142 A JP H0298142A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高速・高周
波で動作する絶縁ゲート型電界効果トランジスタ（以下
ＭＯ８ＦＥＴと呼ぶ）において、ＬＤＤ（Ｌｉｇｈｔｌ
−ｙ Ｄｏ−ｐｅｄ Ｄｒａｉｎ）構造のＭＯＳＦＥＴ
の製造方法に関する。
波で動作する絶縁ゲート型電界効果トランジスタ（以下
ＭＯ８ＦＥＴと呼ぶ）において、ＬＤＤ（Ｌｉｇｈｔｌ
−ｙ Ｄｏ−ｐｅｄ Ｄｒａｉｎ）構造のＭＯＳＦＥＴ
の製造方法に関する。
従来ＭＯ８ＦＥＴの高性能化のためパターンの微細化が
すすめられて来たが、そｈと同時に短チヤネル効果やホ
ットキャリア効果という素子の信頼性を低下させる効果
を防止するためＬＤＤ（Ｌｉｇｈｔｌ−ｙ Ｄｏ−ｐｅ
ｄ Ｄｒａｉｎ）構造が知られている。第３図は従来の
ＬＤＤ構造の素子の縦断面図であり、第４図（ａ）〜（
ｃ）はその製造工程中の縦断面図を工程を追って示した
ものである。
すすめられて来たが、そｈと同時に短チヤネル効果やホ
ットキャリア効果という素子の信頼性を低下させる効果
を防止するためＬＤＤ（Ｌｉｇｈｔｌ−ｙ Ｄｏ−ｐｅ
ｄ Ｄｒａｉｎ）構造が知られている。第３図は従来の
ＬＤＤ構造の素子の縦断面図であり、第４図（ａ）〜（
ｃ）はその製造工程中の縦断面図を工程を追って示した
ものである。
第４図（ａ）においてゲート酸化膜４２上に設けたゲー
ト電極４３をマスクにイオン注入により低濃度ｎ型拡散
層４６を形成する。次に、第４図（ｂ）ニオイテ、気相
成長（ＣＶＤ）Ｓ ｉＯｘ薄膜４４を成長させ、ＲＩＥ
によってそのＳｉｇｈ膜４４をゲート電極の側壁４４を
残して（サイドウオールスペーサと呼ばれている）エツ
チングで除去する。
ト電極４３をマスクにイオン注入により低濃度ｎ型拡散
層４６を形成する。次に、第４図（ｂ）ニオイテ、気相
成長（ＣＶＤ）Ｓ ｉＯｘ薄膜４４を成長させ、ＲＩＥ
によってそのＳｉｇｈ膜４４をゲート電極の側壁４４を
残して（サイドウオールスペーサと呼ばれている）エツ
チングで除去する。
その後、第４図（Ｃ）においてゲー）ＩＥ極４３とすイ
ドウオールスペーサ４４をマスクに高濃度ｎ型拡散層４
７を形成してＬＤＤ構造を実現していた。
ドウオールスペーサ４４をマスクに高濃度ｎ型拡散層４
７を形成してＬＤＤ構造を実現していた。
上述した従来のＬＤＤ構造は高濃度ｎ型拡散層４７のマ
スクとして使用するゲート電極側壁のサイドウオールス
ペーサ４４を形成する際、気相成長（ＣＶＤ）Ｓ １０
２４４をドライエツチングしているため、次の様な欠点
があった。ＣＶＤ５ｉＯ２４４は、ウェハー面内でその
膜厚が均一にできないため、ドライエツチングで除去す
る際にエツチング量に過不足が生じる。すなわち、ＣＶ
Ｄ Ｓ ｉ Ｏ２４４が薄いところはオーバーエツチ
ングになり、下地のゲート酸化膜４２又はＳｉ基板４１
がエツチングされ、又ＣＶＤ Ｓ ｉ ０２４４が厚い
領域ではＣＶＤ Ｓ ｉ ０２４４が除去されるべき部
分も残ってしまうのである。従って、高濃度のｎ型拡散
層４７を形成する際に深さ、濃度がウェハー内の素子で
大きくばらつきが出来て素子としての品質が悪くなると
いう欠点があった。
スクとして使用するゲート電極側壁のサイドウオールス
ペーサ４４を形成する際、気相成長（ＣＶＤ）Ｓ １０
２４４をドライエツチングしているため、次の様な欠点
があった。ＣＶＤ５ｉＯ２４４は、ウェハー面内でその
膜厚が均一にできないため、ドライエツチングで除去す
る際にエツチング量に過不足が生じる。すなわち、ＣＶ
Ｄ Ｓ ｉ Ｏ２４４が薄いところはオーバーエツチ
ングになり、下地のゲート酸化膜４２又はＳｉ基板４１
がエツチングされ、又ＣＶＤ Ｓ ｉ ０２４４が厚い
領域ではＣＶＤ Ｓ ｉ ０２４４が除去されるべき部
分も残ってしまうのである。従って、高濃度のｎ型拡散
層４７を形成する際に深さ、濃度がウェハー内の素子で
大きくばらつきが出来て素子としての品質が悪くなると
いう欠点があった。
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト絶縁膜を介してゲート電極を形成する工程と、ゲート
電極上にこのゲート電極を含めて逆台形となる様にイオ
ン注入に対するマスク材を形成し、ゲート電極にオフセ
ットになる様に第１のソース・ドレイン領域をイオン注
入により形成する工程と、ゲート電極上のマスク材を除
去した後ゲート電極をマスクに第２のソースドレ・イン
領域を自己整合にイオン注入により形成する工程とを有
している、 〔実施例〕 次に、本発明について図面を参照して説明する。
ト絶縁膜を介してゲート電極を形成する工程と、ゲート
電極上にこのゲート電極を含めて逆台形となる様にイオ
ン注入に対するマスク材を形成し、ゲート電極にオフセ
ットになる様に第１のソース・ドレイン領域をイオン注
入により形成する工程と、ゲート電極上のマスク材を除
去した後ゲート電極をマスクに第２のソースドレ・イン
領域を自己整合にイオン注入により形成する工程とを有
している、 〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例により製造されたＬＤＤ構造
のＭ ＯＳ Ｆ Ｅ Ｔの縦断面図である６第２図（ａ
）〜（ｃ）はその製造工程を追って示した縦断面図であ
る。まず、第２図（ａ）において、Ｐ型シリコン基板２
１上に熱酸化でゲート酸化膜２２を形成し、その上層に
気相成長法でポリシリコン膜２３とシリコン窒化膜２４
とを順次成長させる。
のＭ ＯＳ Ｆ Ｅ Ｔの縦断面図である６第２図（ａ
）〜（ｃ）はその製造工程を追って示した縦断面図であ
る。まず、第２図（ａ）において、Ｐ型シリコン基板２
１上に熱酸化でゲート酸化膜２２を形成し、その上層に
気相成長法でポリシリコン膜２３とシリコン窒化膜２４
とを順次成長させる。
それぞれの厚さはゲート酸化膜２２が４００人、ポリシ
リコン２３が６０００人、シリコン窒化膜２４が１５０
０人程度シリる。次に、最上部にフォトレジスト２５で
ゲート電極パターンを形成する。この際のフォトレジス
ト２５のパターンの寸法は本来のゲート電極の設計値に
対して広めに作っておく。本実施例では、ゲート電極の
設計値を１６μｍにする場合、１．２μｍ程度広げてお
り、すなわち２．８μｍにしている。第２図（ｂ）にお
いてフォトレジスト２５のパターンと同じ寸法でその下
層のシリコン窒化膜２４をＲＩＥにてドライエツチング
する。次にその下層のポリシリコン層２３をドライエツ
チングするがこのときエツチング方式として円筒型エッ
チ、ングチャンバーを有するエツチング装置でＣＦ Ｊ
系ガスを用いると等方性エツチングが出来るのでポリシ
リコンのゲート電極２３の寸法はサイドエッチにより上
方のマスクより細くなる。本実施例では、エツチング時
間を制御してポリシリコン２３の膜厚分０．６μｍづつ
両側からサイドエッチされゲート電極の寸法は設計値の
１．６μｍを得るのである。こうし出来上った逆台形の
ゲート部分の上方よりリンのイオン注入を行ないフォト
レジスト２５．シリコン窒化膜２４をマスクに第１の高
濃度ｎ型拡散層２６を形成する。イオン注入条件は加速
電圧１２０ＫｅＶ、 ５Ｘ １０１４ｃｍ−２のドー
ス量である。次に、第２図（Ｃ）において、フォト１ノ
ジスト２５を除去し、シリコン窒化膜２４を熱リン酸に
よるウェットエツチングにより除去し、ポリシリコンゲ
ート電極２３をマスクにヒ素イオン注入により第２の低
濃度のｎ型拡散層２７をイオン注入により形成する。イ
オン注入条件は加速電圧７０ＫｅＶ、２Ｘ １０ ”ｃ
ｍ−２のドース量である。以上第１．第２のｎ型拡散層
２６．２７すなわちソース・ドレイン領域を形成してＬ
ＤＤ構造のＭＯＳＦＥＴの製造方法を得るのである。
リコン２３が６０００人、シリコン窒化膜２４が１５０
０人程度シリる。次に、最上部にフォトレジスト２５で
ゲート電極パターンを形成する。この際のフォトレジス
ト２５のパターンの寸法は本来のゲート電極の設計値に
対して広めに作っておく。本実施例では、ゲート電極の
設計値を１６μｍにする場合、１．２μｍ程度広げてお
り、すなわち２．８μｍにしている。第２図（ｂ）にお
いてフォトレジスト２５のパターンと同じ寸法でその下
層のシリコン窒化膜２４をＲＩＥにてドライエツチング
する。次にその下層のポリシリコン層２３をドライエツ
チングするがこのときエツチング方式として円筒型エッ
チ、ングチャンバーを有するエツチング装置でＣＦ Ｊ
系ガスを用いると等方性エツチングが出来るのでポリシ
リコンのゲート電極２３の寸法はサイドエッチにより上
方のマスクより細くなる。本実施例では、エツチング時
間を制御してポリシリコン２３の膜厚分０．６μｍづつ
両側からサイドエッチされゲート電極の寸法は設計値の
１．６μｍを得るのである。こうし出来上った逆台形の
ゲート部分の上方よりリンのイオン注入を行ないフォト
レジスト２５．シリコン窒化膜２４をマスクに第１の高
濃度ｎ型拡散層２６を形成する。イオン注入条件は加速
電圧１２０ＫｅＶ、 ５Ｘ １０１４ｃｍ−２のドー
ス量である。次に、第２図（Ｃ）において、フォト１ノ
ジスト２５を除去し、シリコン窒化膜２４を熱リン酸に
よるウェットエツチングにより除去し、ポリシリコンゲ
ート電極２３をマスクにヒ素イオン注入により第２の低
濃度のｎ型拡散層２７をイオン注入により形成する。イ
オン注入条件は加速電圧７０ＫｅＶ、２Ｘ １０ ”ｃ
ｍ−２のドース量である。以上第１．第２のｎ型拡散層
２６．２７すなわちソース・ドレイン領域を形成してＬ
ＤＤ構造のＭＯＳＦＥＴの製造方法を得るのである。
以上説明したように本発明のＬＤＤ構造のＭＯＳＦＥＴ
の製造方法によれば、ゲート電極の上層にゲート電極よ
り寸法の大きいマスク材を形成し、それをマスクにイオ
ン注入に４より第１のソース・ドレイン領域を形成し、
しかる後にマスク材を選択的に下地のゲート電極及びゲ
ート酸化膜を損傷することなく完全に除去した後ゲート
電極をマスクにイオン注入により第２のソース・ドレイ
ン領域を形成することによりウェハー面内でのソース・
ドレイン領域の不純物濃度のばらつきがなく高品質の素
子を提供できる効果がある。
の製造方法によれば、ゲート電極の上層にゲート電極よ
り寸法の大きいマスク材を形成し、それをマスクにイオ
ン注入に４より第１のソース・ドレイン領域を形成し、
しかる後にマスク材を選択的に下地のゲート電極及びゲ
ート酸化膜を損傷することなく完全に除去した後ゲート
電極をマスクにイオン注入により第２のソース・ドレイ
ン領域を形成することによりウェハー面内でのソース・
ドレイン領域の不純物濃度のばらつきがなく高品質の素
子を提供できる効果がある。
本発明は、ゲート電極としてポリシリコンの代りに高融
点金属であるＭｏを使っても全く同様に製造できる。但
し、この場合第２図（ｂ）においてフォトレジスト２５
及びシリコン窒化膜２４をマスクにＭｏをドライエツチ
ングする場合、ＣＣρ４系ガス又はＣ１２ガスを用いた
ＲＩＥでもエツチング条件を適当に選ぶとサイドエッチ
が起こるので、これにより逆台形を形成することができ
る。
点金属であるＭｏを使っても全く同様に製造できる。但
し、この場合第２図（ｂ）においてフォトレジスト２５
及びシリコン窒化膜２４をマスクにＭｏをドライエツチ
ングする場合、ＣＣρ４系ガス又はＣ１２ガスを用いた
ＲＩＥでもエツチング条件を適当に選ぶとサイドエッチ
が起こるので、これにより逆台形を形成することができ
る。
例による製造工程を工程順に示す縦断面図、第３図は従
来の製造方法によるＬＤＤＭＯＳＦＥＴの縦断面図、第
４図（ａ）〜（ｃ）は従来の製造工程を工程順に示す縦
断面図である。
来の製造方法によるＬＤＤＭＯＳＦＥＴの縦断面図、第
４図（ａ）〜（ｃ）は従来の製造工程を工程順に示す縦
断面図である。
１１．２１，３１．４１・・・・・・Ｐ型シリコン基板
、１２、２２．３２．４２・・・・・・ゲート酸化膜、
１３゜２３．３３．４３・・・・・・ポリシリコン、２
４・・・・・・シリコン窒化膜、２５・・・・・・フォ
トレジスト、１６゜２６．３７．４７・・・・・・高濃
度ｎ型拡散層、１７゜２７．３６，４６・・・・・・低
濃度ｎ型拡散層、３４゜４４・・・・・・シリコン酸化
膜。
、１２、２２．３２．４２・・・・・・ゲート酸化膜、
１３゜２３．３３．４３・・・・・・ポリシリコン、２
４・・・・・・シリコン窒化膜、２５・・・・・・フォ
トレジスト、１６゜２６．３７．４７・・・・・・高濃
度ｎ型拡散層、１７゜２７．３６，４６・・・・・・低
濃度ｎ型拡散層、３４゜４４・・・・・・シリコン酸化
膜。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例による製造方法によって得ら
れたＬＤＤ構造ＭＯ８ＦＥＴの例を示す縦断面図、第２
図（ａ）〜（ｃ）は本発明の−実施ｇ一致眉
れたＬＤＤ構造ＭＯ８ＦＥＴの例を示す縦断面図、第２
図（ａ）〜（ｃ）は本発明の−実施ｇ一致眉
Claims (1)
- 半導体基板上にゲート絶縁膜を介してゲート電極を形成
する工程と、該ゲート電極上に該ゲート電極よりチャネ
ル方向に広いイオン注入に対するマスク材を形成して不
純物をイオン注入し、もって第１のソース・ドレイン領
域を形成する工程と、前記ゲート電極上の前記マスク材
を除去して、前記ゲート電極自身をマスクに第２のソー
ス・ドレイン領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25129288A JPH0298142A (ja) | 1988-10-04 | 1988-10-04 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25129288A JPH0298142A (ja) | 1988-10-04 | 1988-10-04 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298142A true JPH0298142A (ja) | 1990-04-10 |
Family
ID=17220638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25129288A Pending JPH0298142A (ja) | 1988-10-04 | 1988-10-04 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298142A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994015357A1 (en) * | 1992-12-18 | 1994-07-07 | Vlsi Technology, Inc. | BiCMOS-COMPATIBLE METHOD FOR CREATING A BIPOLAR TRANSISTOR WITH LATERALLY GRADED EMITTER STRUCTURE |
| US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
| US5668019A (en) * | 1992-01-30 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating thin film transistor |
| US5741736A (en) * | 1995-05-04 | 1998-04-21 | Motorola Inc. | Process for forming a transistor with a nonuniformly doped channel |
| JP2008227292A (ja) * | 2007-03-14 | 2008-09-25 | Sumitomo Electric Ind Ltd | イオン注入マスク、イオン注入方法および半導体装置の製造方法 |
-
1988
- 1988-10-04 JP JP25129288A patent/JPH0298142A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668019A (en) * | 1992-01-30 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating thin film transistor |
| WO1994015357A1 (en) * | 1992-12-18 | 1994-07-07 | Vlsi Technology, Inc. | BiCMOS-COMPATIBLE METHOD FOR CREATING A BIPOLAR TRANSISTOR WITH LATERALLY GRADED EMITTER STRUCTURE |
| US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
| US5741736A (en) * | 1995-05-04 | 1998-04-21 | Motorola Inc. | Process for forming a transistor with a nonuniformly doped channel |
| JP2008227292A (ja) * | 2007-03-14 | 2008-09-25 | Sumitomo Electric Ind Ltd | イオン注入マスク、イオン注入方法および半導体装置の製造方法 |
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