JPH04368133A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、特にＭＯＳ型ＦＥＴとその製法に関す
るものである。

【０００２】

【従来の技術】近年、半導体装置の高集積化が進み、装
置の回路パターン寸法もますます細くなってきている。 これにより、トランジスタ（以下、Ｔｒと称す）のゲー
ト長も短くなり、Ｔｒに非常に高い電界がかかるように
なってきた。この高電界の影響によりＴｒの劣化が加速
されてしまう。これを改善する方法としてＬＤＤ（Ｌｉ
ｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造が考えられ
た。これは高濃度なソース・ドレイン領域の近傍に低濃
度な領域を設ける構造である。しかし、この構造では、
低濃度領域が高抵抗となり、電流駆動能力の低下，ホッ
トキャリアの注入などの問題があった。これを改善する
ため、低濃度領域とゲート電極をオーバラップさせた構
造が考えられた。これをゲートオーバラップＬＤＤ構造
という。

【０００３】以下、半導体装置におけるゲートオーバラ
ップＬＤＤ構造の形成を例にとって説明する。

【０００４】図３は従来のゲートオーバラップ構造のＭ
ＯＳ型Ｔｒの形成方法を工程別に示す断面図である。図
において、１は単結晶からなる半導体基板（以下、基板
と称す）、２は基板１の一主面上に形成された酸化膜、
２ａはゲート酸化膜であり、酸化膜２を加工することに
よって得られる。３は酸化膜２上に形成された導電体膜
、３ｂはゲート電極であり、導電体膜３の一部を等方性
エッチングによって取り除いたもので、その断面は略台
形である。４は導電体膜３の上に写真製版技術によって
形成されたレジストパターン、６はソースまたはドレイ
ンとなる低濃度の不純物領域であり、ゲート電極３ｂと
オーバラップしている。８はソースまたはドレインとな
る高濃度の不純物領域であり、ゲート電極３ｂの両側で
、基板１の一主面上から基板１内部へと広がっている。 なお、この高濃度の不純物領域８と低濃度の不純物領域
６はリンイオンを注入して形成されたもので相互に繋が
っている。

【０００５】上記のように構成されているゲートオーバ
ラップＬＤＤ構造のＭＯＳ型Ｔｒについてその形成方法
を図３を用いて説明する。

【０００６】まず、図３（ａ）　に示すように、Ｐ型の
単結晶シリコンからなる基板１上に２０ｎｍ程度のシリ
コン酸化膜２を形成し、その酸化膜２上に３００ｎｍ程
度の多結晶シリコンを導電体膜３として形成し、その導
電体膜３上に写真製版によってパターニングされた０．
８μｍ程度の幅のレジストパターン４を形成する。次に
、レジストパターン４をマスクとして等方性エッチング
により導電体膜３を加工する。

【０００７】これにより、図３（ｂ）　に示すような断
面略台形形状のゲート電極３ｂが得られる。次にレジス
トパターン４をマスクにして、基板１上に形成されたシ
リコン酸化膜２をＣＨＦ３　とＯ２　の混合雰囲気中で
プラズマ法により加工すると、図３（ｃ）　に示すよう
なゲート酸化膜２ａが得られる。

【０００８】次いで、レジストパターン４を酸素プラズ
マ法で除去する。次に、ソース及びドレイン領域を形成
するため、不純物イオンであるリンイオンを６×１０１
５／ｃｍ程度注入する。このときの注入のエネルギーは
、ゲート電極３ｂの両端ではリンイオンが貫通し、かつ
ゲート電極３ｂ中央部では、リンイオンが貫通しない程
度にしておく。これにより、ゲート電極３ｂの両端部下
の基板１には深さ０．１μｍで濃度１０１８〜１０１９
ｃｍ−３程度の不純物濃度の低い領域６が形成され、ゲ
ート電極３ｂの両横の近接した領域の基板１には、深さ
０．３μｍ、濃度１〜２×１０２０ｃｍ−３程度の不純
物濃度の高い領域８が形成される。以上のような工程に
より、図３（ｄ）　に示すようなゲートオーバラップＬ
ＤＤ構造のＭＯＳ型Ｔｒが得られる。

【０００９】図４は従来の他のゲートオーバラップＬＤ
Ｄ構造のＭＯＳ型Ｔｒの形成方法を示す断面図である。 図において、図３と同一符号は、同一または相当部分を
示し、３ａはゲート電極であり、導電体膜３を加工して
得られ、その断面形状は長方形である。５，７は不純物
イオンであり、不純物イオン５は基板１の一主面に対し
斜めに、不純物イオン７は基板１の一主面に対して垂直
方向に、それぞれ加速されて、基板１に打ち込まれる。 ９は高温酸化膜であり、ゲート電極３ａ及び不純物濃度
の低い領域６を覆いかくすように堆積される。１０はサ
イドウォールであり、高温酸化膜９を異方性エッチング
することによって得られる。

【００１０】上記のように構成されているオーバラップ
ＬＤＤ構造のＭＯＳ型Ｔｒについて、その形成方法を図
４を用いて説明する。

【００１１】まず、基板１上に２０ｎｍ程度のシリコン
酸化膜２を形成し、その酸化膜２上に３００ｎｍ程度の
多結晶シリコンを導電体膜３として形成し、その導電体
膜３上に写真製版によってパターニングされた０．８μ
ｍ程度の幅のレジストパターン４を形成する（図４（ａ
））。

【００１２】次に、レジストパターン４をマスクとして
導電体膜３を異方性エッチングすると、断面が長方形の
ゲート電極３ａが得られる。次にレジストパターン４を
マスクとして基板１上に形成されたシリコン酸化膜２を
ＣＨＦ３　とＯ２　の混合の雰囲気中でプラズマ法によ
り加工すると、ゲート酸化膜２ａが得られる。次いで、
レジストパターン４を酸素プラズマ法で除去する。次に
不純物領域形成のためにイオン注入を行う。ここで、不
純物イオン５は基板１の一主面に対し斜めの角度で１×
１０１３／ｃｍ　程度注入されるため、ゲート電極３ａ
下にも不純物イオン５が注入され、不純物濃度の低い領
域６が形成される。（図４（ｂ））。

【００１３】次に、基板１上に形成されたゲート電極３
ａを覆いかくすように、３００ｎｍ程度の高温酸化膜９
を堆積する（図４（ｃ））。

【００１４】次に、高温酸化膜９を異方性エッチングに
よって加工すると幅０．３μｍ程度のサイドウォール１
０が得られる。次に、基板１の一主面から垂直な方向よ
り不純物イオン７を６×１０１５／ｃｍ　程度注入する
と、サイドウォール１０があるため、サイドウォール１
０下は不純物濃度の低い領域６のままで、サイドウォー
ル１０とゲート電極で覆っていない領域では不純物濃度
の高い領域８が形成される。ここで、不純物濃度の低い
領域６は深さ０．１μｍ，濃度１０１８〜１０１９ｃｍ
−３程度で、不純物濃度の高い領域８は深さ０．３μｍ
，濃度２×１０２０ｃｍ−３程度である（図４（ｄ））
。

【００１５】以上のような工程により、図４（ｅ）　に
示すようなゲートオーバラップＬＤＤ構造のＭＯＳ型Ｔ
ｒが得られる。

【００１６】

【発明が解決しようとする課題】従来の半導体装置の製
造方法は、以上のように構成されているので、ゲート電
極を等方性エッチングによりテーパーを付ける図３の場
合は、エッチング制御が困難であり、形状のウェハ面内
均一性に問題があり、また、ゲート電極を微細化してい
くと、テーパー付けが難しくなるため微細化に向かず、
さらに、ゲート電極の一部を取り除いているため、ゲー
ト電極の抵抗値が上がってしまうという問題点があった
。

【００１７】また、サイドウォールを形成する図４の場
合は、高温酸化膜を使用するため、熱処理によりゲート
電極にゲートバーズビークを生じ、かつ、図６に示すよ
うに、片側に０．３μｍで形成されたサイドウォールが
あるため、その分微細化に向かないなどの問題点があっ
た。なお、上記ゲートバーズビークとは図５に示すよう
に、ゲート電極を覆いかくすように形成された高温酸化
膜の平坦化のためにＯ２　またはＮ２　などの雰囲気中
で熱処理したとき、酸化剤の拡散によりゲート電極３ａ
が酸化され、一部の形状が変化してできるものである。

【００１８】この発明は、上記のような問題点を解消す
るためになされたもので、ゲート電極の形状の制御性を
良くするとともに、微細化に向いた半導体装置及びその
製造方法を得ることを目的とする。

【００１９】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の掘り込みを上部のゲート電極と自己
整合的に形成し、半導体基板に対して垂直に掘り込まれ
た基板の側面に不純物濃度の低い拡散層、掘り込まれた
基板の底面に不純物濃度の高い拡散層を有するものであ
る。

【００２０】また、この発明に係る半導体装置の製造方
法は、レジストパターンをマスクにして、導電体膜，酸
化膜及び半導体基板をエッチングし、パターニングした
上記半導体基板の一主面に対して斜めに不純物イオンを
注入し、その後、半導体基板の一主面に対して垂直に不
純物イオンを注入するものである。

【００２１】

【作用】この発明における半導体装置は、ゲート電極を
異方性エッチングで形成したので、ゲート電極の形状の
制御性を良くでき、微細化が可能になる。

【００２２】また、この発明における半導体装置の製造
方法は、ゲート電極を等方性エッチングではなく、異方
性エッチングで形成しているので、形状の制御性が良く
、しかもゲート電極にテーパーを付けていないため、抵
抗が増加しない。また、サイドウォールを形成しないた
め、工程の短縮及び、ゲート電極の微細化が可能である
。

【００２３】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるゲートオーバラ
ップＬＤＤ構造のＭＯＳ型Ｔｒを示す図である。図にお
いて、１は半導体基板、２ａはゲート酸化膜、３ａはゲ
ート電極、１１は不純物の低濃度拡散層であり、ゲート
酸化膜２ａを介してゲート電極３ａと重なり、基板一主
面に対して垂直方向に広がっている。１２は不純物の高
濃度拡散層で、不純物濃度の低い領域１１とチャネル領
域の反対側に接し、かつ不純物濃度の低い領域よりも深
い。

【００２４】図２はこの発明の一実施例によるゲートオ
ーバラップＬＤＤ構造のＭＯＳ型Ｔｒの製造方法を示す
断面図であり、図３，４と同一符号は同一または相当部
分を示し、１１は低濃度の拡散層、１２は高濃度の拡散
層である。

【００２５】このように構成されるゲートオーバラップ
ＬＤＤ構造のＭＯＳ型Ｔｒについて、その形成方法を図
２を用いて説明する。

【００２６】まずはじめに、Ｐ型の単結晶シリコンから
なる半導体基板１上に２０ｎｍ程度のシリコン酸化膜２
を形成し、その酸化膜２上に３００ｎｍ程度の多結晶シ
リコンを堆積して導電体膜３を形成し、その導電体膜３
上に写真製版によってパターニングされた０．８μｍ程
度の幅のレジストパターン４を形成する（図２（ａ））
。

【００２７】次に、多結晶シリコン上に形成されている
レジストパターン４をマスクとして、導電体膜３を異方
性エッチングし、断面が長方形のゲート電極３ａを得る
。次に、レジストパターン４をマスクとして基板１上に
形成されたシリコン酸化膜２をＣＨＦ３　とＯ２　の混
合雰囲気中でプラズマ法により加工して、ゲート酸化膜
２ａを得る。次いで、レジストパターン４をマスクとし
て等方性エッチングにより基板１をエッチングすると、
０．２μｍ程度掘り込まれた凸状のシリコン基板１が得
られる。次に、基板１の一主面に対し斜めに、不純物イ
オン５としてリンイオンを１×１０１３／ｃｍ　程度注
入する。これにより、掘り込まれた基板１の側壁及び底
辺より基板１の内側に深さ０．１μｍ程度で濃度１０１
８〜１０１９ｃｍ−３程度の不純物濃度の低い領域６が
形成される（図２（ｂ））。

【００２８】次に、基板１の一主面上に向かって垂直な
方向で不純物イオン７としてリンイオンを６×１０１５
／ｃｍ　程度打ち込む。これにより掘り込まれた基板１
の底辺より基板内側に深さ０．３μｍで濃度が１〜２×
１０２０ｃｍ−３程度の不純物濃度の高い領域８が形成
される（図２（ｃ））。

【００２９】最後に、酸素プラズマ法よりレジストパタ
ーン４を除去してゲートオーバーラップＬＤＤ構造のＭ
ＯＳ型Ｔｒを得る（図２（ｄ））。

【００３０】このように、この実施例によれば、ゲート
電極を異方性エッチングで加工したので、等方性エッチ
ングの場合に比べて加工形状の制御性が良く、しかもゲ
ート電極にテーパーを付けていないため、ゲート電極の
抵抗が増加することはない。また、従来、片側に０．３
μｍで形成されていたサイドウォールを形成せず、直接
不純物拡散層８を形成しているため、ゲート電極の微細
化が可能である。さらに、高温酸化膜に関する熱処理が
ないため、ゲートバーズビークが発生せず、工程の短縮
が可能である。

【００３１】なお、上記実施例では、不純物イオンがリ
ンの場合について説明したが、Ａｓなど半導体への注入
や拡散によってｎ型半導体になるものであればよい。

【００３２】また、上記実施例では、ｎチャネル型の場
合について説明をしたが、ｐチャネル型でも同様の効果
が得られ、ｐチャネル型の場合の不純物イオンは、ｐ型
半導体を形成するものであればよい。

【００３３】

【発明の効果】以上のように、この発明に係る半導体装
置及びその製造方法によれば、ゲート電極及びゲート絶
縁膜を異方性エッチングで形成し、ゲート電極及びゲー
ト絶縁膜と自己整合的に形成された半導体基板の凸部の
側壁に不純物濃度の低い拡散層を、凸部を除く半導体の
底面に不純物濃度の高い拡散層をそれぞれ形成したので
、ゲート電極の形状の制御性が良く、しかもゲート電極
の抵抗値は増加しない。また、サイドウォールを形成し
ないので、工程を短縮でき、ゲート電極の微細化が可能
になるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるゲートオーバラップ
ＬＤＤ構造のＭＯＳ型Ｔｒを示す図である。

【図２】この発明の一実施例によるゲートオーバラップ
ＬＤＤ構造のＭＯＳ型Ｔｒの製造方法を示す断面図であ
る。

【図３】従来のゲートオーバラップＬＤＤ構造のＭＯＳ
型Ｔｒの製造方法を示す断面図である。

【図４】従来の他のゲートオーバラップＬＤＤ構造のＭ
ＯＳ型Ｔｒの製造方法を示す断面図である。

【図５】ゲートバーズビークの形状を示す図である。

【図６】図４のサイドウォールの寸法を示す図である。

【符号の説明】

１　　　　半導体基板 ２　　　　酸化膜 ２ａ　　ゲート酸化膜 ３　　　　導電体膜 ３ａ　　ゲート電極 ３ｂ　　ゲート電極 ４　　　　レジストパターン ５　　　　不純物イオン ６　　　　低濃度の拡散領域 ７　　　　不純物イオン ８　　　　高濃度の拡散領域 ９　　　　高温酸化膜 １０　　サイドウォール １１　　低濃度の拡散層 １２　　高濃度の拡散層 １３　　ゲートバーズビーク

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　不純物濃度の低い拡散層とゲート電極
   をオーバーラップさせたゲートオーバーラップＬＤＤ構
   造の半導体装置において、異方性エッチングで形成され
   たゲート電極及びゲート絶縁膜と、該ゲート電極及びゲ
   ート絶縁膜と自己整合的に形成された、半導体基板の凸
   部の側壁に形成された不純物濃度の低い拡散層と、凸部
   を除く半導体基板の底面に形成された不純物濃度の高い
   拡散層とを備えたことを特徴とする半導体装置。
2. 【請求項２】　　半導体基板上に絶縁膜を形成する工程
   と、上記絶縁膜上に導電体膜を形成する工程と、上記導
   電体膜上にレジストパターンを形成する工程と、上記レ
   ジストパターンをマスクとして導電体膜及び絶縁膜に異
   方性エッチングを行い、ゲート電極及びゲート絶縁膜を
   形成する工程と、上記レジストパターン，ゲート電極及
   びゲート絶縁膜をマスクとして断面凸状の半導体基板を
   形成する工程と、上記半導体基板の底面に対して斜めに
   不純物イオンを注入し、該半導体基板の凸部の側壁に不
   純物濃度の低い拡散層を形成する工程と、上記半導体基
   板の底面に対して垂直に不純物イオンを注入し、上記凸
   部を除く半導体基板の底面に不純物濃度の高い拡散層を
   形成する工程とを含むことを特徴とする半導体装置の製
   造方法。