JPH03104125A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH03104125A JPH03104125A JP24128389A JP24128389A JPH03104125A JP H03104125 A JPH03104125 A JP H03104125A JP 24128389 A JP24128389 A JP 24128389A JP 24128389 A JP24128389 A JP 24128389A JP H03104125 A JPH03104125 A JP H03104125A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ型半導体装置の製造方法に関するもの
である。
である。
従来の技術
近年、半導体の高集積化に伴い、素子寸法が微細化され
てきた。通常のＬＤＤ構造のＭＯＳトランジスタでは、
ゲート長が短くなるとドレイン近傍の電界強度が増加し
て側壁酸化膜やゲート酸化膜に注入されるホットキャリ
アの発生が増大し、トランジスタの特性劣化という信頼
性の低下をもたらすことが知られている。このホットキ
ャリア効果を抑えるために、ドレイン近傍の電界強度を
減少させるとともに側壁酸化膜へのホットキャリアの注
入を低減する方法として、ゲートとドレインが十分オー
バーラップしたＬＤＤ構造を持つＭＯＳ型半導体装置の
製造方法が提案されている。
てきた。通常のＬＤＤ構造のＭＯＳトランジスタでは、
ゲート長が短くなるとドレイン近傍の電界強度が増加し
て側壁酸化膜やゲート酸化膜に注入されるホットキャリ
アの発生が増大し、トランジスタの特性劣化という信頼
性の低下をもたらすことが知られている。このホットキ
ャリア効果を抑えるために、ドレイン近傍の電界強度を
減少させるとともに側壁酸化膜へのホットキャリアの注
入を低減する方法として、ゲートとドレインが十分オー
バーラップしたＬＤＤ構造を持つＭＯＳ型半導体装置の
製造方法が提案されている。
以下に従来のＭＯＳ型半導体装置の製造方法について第
２図および第３図を用いて説明する。
２図および第３図を用いて説明する。
第１の従来例を第２図に示す。第２図（ａ）〜（ｂ）に
おいて、２１はｐ型シリコン基板、２２はゲート酸化膜
、２３はポリシリコン膜、２４はリンイオン、２５はｎ
型低濃度拡散層、２６は側壁酸化膜、２７はヒ素イオン
、２８はｎ型高濃度拡散層である。
おいて、２１はｐ型シリコン基板、２２はゲート酸化膜
、２３はポリシリコン膜、２４はリンイオン、２５はｎ
型低濃度拡散層、２６は側壁酸化膜、２７はヒ素イオン
、２８はｎ型高濃度拡散層である。
第２図（ａ）に示すように、まず、ｐ型シリコン基板２
１にゲート酸化膜２２を成長させ、その上に所望のパタ
ーンのポリシリコン膜２３を形成した後、高加速で入射
角の大きなヒ素イオン２４を、たとえば１００ｋｅＶ、
入射角４５度の条件で、少なくとも２方向より注入し、
低濃度拡散層２５を形成する。次に第２図ｂに示すよう
に、側壁酸化膜２６を形成した後、ヒ素イオン２７を注
入しｎ型高濃度拡散層２８を形成し、ゲートとドレイン
が十分オーバーラップしたＬＤＤ構造のＭＯＳ型半導体
装置を形戒する。
１にゲート酸化膜２２を成長させ、その上に所望のパタ
ーンのポリシリコン膜２３を形成した後、高加速で入射
角の大きなヒ素イオン２４を、たとえば１００ｋｅＶ、
入射角４５度の条件で、少なくとも２方向より注入し、
低濃度拡散層２５を形成する。次に第２図ｂに示すよう
に、側壁酸化膜２６を形成した後、ヒ素イオン２７を注
入しｎ型高濃度拡散層２８を形成し、ゲートとドレイン
が十分オーバーラップしたＬＤＤ構造のＭＯＳ型半導体
装置を形戒する。
第２の従来例を第３図に示す。第３図（ａ）〜（ｂ）に
おいて、３１はｐ型シリコン基板、３２はゲート酸化膜
、３３はポリシリコン膜、３４は堆積酸化膜、３５はリ
ンイオン、３６はｎ型低濃度拡散層、３７は側壁酸化膜
、３８はヒ素イオン、３９はｎ型高濃度拡散層である。
おいて、３１はｐ型シリコン基板、３２はゲート酸化膜
、３３はポリシリコン膜、３４は堆積酸化膜、３５はリ
ンイオン、３６はｎ型低濃度拡散層、３７は側壁酸化膜
、３８はヒ素イオン、３９はｎ型高濃度拡散層である。
第３図（ａ）に示すような、まず、ｐ型シリコン基板３
１にゲート酸化膜３２を成長させ、その上にポリシリコ
ン膜３３を４００ｎｍ成長した後、堆積酸化膜３４をマ
スクとして、ポリシリコン膜３３を一定時間ドライエッ
チングし、約５０ｎｍの膜厚のポリシリコン膜３３を形
成する。その後、ポリシリコン膜３３を突き抜けるに十
分な加速エネルギ、例えば８０ｋｅＶのリンイオン３５
を注入し、ｎ型低濃度拡散層３６を形或する。
１にゲート酸化膜３２を成長させ、その上にポリシリコ
ン膜３３を４００ｎｍ成長した後、堆積酸化膜３４をマ
スクとして、ポリシリコン膜３３を一定時間ドライエッ
チングし、約５０ｎｍの膜厚のポリシリコン膜３３を形
成する。その後、ポリシリコン膜３３を突き抜けるに十
分な加速エネルギ、例えば８０ｋｅＶのリンイオン３５
を注入し、ｎ型低濃度拡散層３６を形或する。
次に、第３図（ｂ）に示すように、側壁酸化膜３７を形
威した後、側壁酸化Ｉ１！１１３７をマスクとして、ド
ライエッチングによりポリシリコン膜３３を選択除去し
た後、ヒ素イオン３８を注入しｎ型高濃度拡散層３つを
形威し、ゲートとドレインが十分オーバーラップしたＬ
ＤＤ構造のＭＯＳ型半導体装置を形成する。
威した後、側壁酸化Ｉ１！１１３７をマスクとして、ド
ライエッチングによりポリシリコン膜３３を選択除去し
た後、ヒ素イオン３８を注入しｎ型高濃度拡散層３つを
形威し、ゲートとドレインが十分オーバーラップしたＬ
ＤＤ構造のＭＯＳ型半導体装置を形成する。
発明が解決しようとする課題
しかしながら、上記の第１の従来法では、入射角の大き
な注入により、ｎ型低濃度拡散層を形成するため、ゲー
ト電極の間隔が狭くなると、ゲート電極の陰の発生で、
ｎ型拡散層の形戒ができなくなるという課題を有してい
た。また、入射角の大きな注入のために、高価な専用の
注入装置が必要であるという課題も有していた。
な注入により、ｎ型低濃度拡散層を形成するため、ゲー
ト電極の間隔が狭くなると、ゲート電極の陰の発生で、
ｎ型拡散層の形戒ができなくなるという課題を有してい
た。また、入射角の大きな注入のために、高価な専用の
注入装置が必要であるという課題も有していた。
上記の第２の従来法では、エッチング速度の変化により
、エッチング後のポリシリコン膜厚を一定にすることが
難しく、ｎ型低濃度拡散層を再現性よく形成することが
困難であるという課題を有していた。また、エッチング
速度のウェハ面内ばらつきにより、ｎ型低濃度拡散層が
不均一になり、トランジスタ特性のばらつきが増大する
という課題も有していた。
、エッチング後のポリシリコン膜厚を一定にすることが
難しく、ｎ型低濃度拡散層を再現性よく形成することが
困難であるという課題を有していた。また、エッチング
速度のウェハ面内ばらつきにより、ｎ型低濃度拡散層が
不均一になり、トランジスタ特性のばらつきが増大する
という課題も有していた。
本発明は、上記した従来の課題を解決するもので、ｎ型
低濃度拡散層を再現性よく形威しトランジスタ特性の安
定性を向上できるゲートとドレインが十分オーバーラッ
プしたＬＤＤ構造のＭＯＳ型半導体装置の製造方法を提
供することを目的とするものである。
低濃度拡散層を再現性よく形威しトランジスタ特性の安
定性を向上できるゲートとドレインが十分オーバーラッ
プしたＬＤＤ構造のＭＯＳ型半導体装置の製造方法を提
供することを目的とするものである。
課題を解決するための手段
本発明のＭＯＳ型半導体装置の製造方法は、前述した課
題を生ずることなく、微細かつ高信頼性のＭＯＳ型半導
体装置を形戒するため、半導体基板の素子を形成すべき
表面位置にポリシリコン膜の仮のゲート部材を形威しか
つ低濃度の拡散層を形戒する工程と、半導体基板表面に
酸化膜を形成しかつ前記仮のゲート部材上の酸化膜を選
択的に除去する工程と、前記仮のゲート部材を選択除去
しかつ仮のゲート部材の除去により生じる酸化膜の溝を
等方性エッチングする工程と、ゲート酸化膜を形成した
のち前記溝内にポリシリコンのゲート電極を形成する工
程と、前記溝を構成する酸化膜を除去する工程と、ゲー
ト電極に側壁酸化膜を形成しかつ高濃度拡散層を形成す
る工程とを備えている。
題を生ずることなく、微細かつ高信頼性のＭＯＳ型半導
体装置を形戒するため、半導体基板の素子を形成すべき
表面位置にポリシリコン膜の仮のゲート部材を形威しか
つ低濃度の拡散層を形戒する工程と、半導体基板表面に
酸化膜を形成しかつ前記仮のゲート部材上の酸化膜を選
択的に除去する工程と、前記仮のゲート部材を選択除去
しかつ仮のゲート部材の除去により生じる酸化膜の溝を
等方性エッチングする工程と、ゲート酸化膜を形成した
のち前記溝内にポリシリコンのゲート電極を形成する工
程と、前記溝を構成する酸化膜を除去する工程と、ゲー
ト電極に側壁酸化膜を形成しかつ高濃度拡散層を形成す
る工程とを備えている。
作用
本発明の方法によれば、仮のゲート部材を注入のマスク
としてｎ型低濃度拡散層を形成するため、再現性よくし
かも均一なｎ型低濃度拡散層を形威することができる。
としてｎ型低濃度拡散層を形成するため、再現性よくし
かも均一なｎ型低濃度拡散層を形威することができる。
また、仮のゲート部材を選択除去により形成される酸化
膜の溝を等方性エッチングする量によりゲートとドレイ
ンのオーバーラップ量を制御することができるため、半
導体装置の特性の制御が容易である。さらに、高価な専
用装置を使うことなく、ゲートとドレインが十分オーバ
ーラップしたＬＤＤ構造のＭＯＳ型半導体装置を実現で
きる。
膜の溝を等方性エッチングする量によりゲートとドレイ
ンのオーバーラップ量を制御することができるため、半
導体装置の特性の制御が容易である。さらに、高価な専
用装置を使うことなく、ゲートとドレインが十分オーバ
ーラップしたＬＤＤ構造のＭＯＳ型半導体装置を実現で
きる。
実施例
以下に、本発明によるＭＯＳ型半導体装置の製造方法を
第１図を参照しながら説明する。
第１図を参照しながら説明する。
第１図（ａ）〜（ｅ）において、１はｐ型シリコン基板
、２は酸化膜、３は仮のゲートとなるポリシリコン膜、
４はリンイオン、５はｎ型低濃度拡散層、６は堆積酸化
膜、７は酸化膜の溝、８はゲート酸化膜、９はポリシリ
コン膜、１０は側壁酸化膜、１ｌはヒ素イオン、ｌ２は
ｎ型高濃度拡散層である。
、２は酸化膜、３は仮のゲートとなるポリシリコン膜、
４はリンイオン、５はｎ型低濃度拡散層、６は堆積酸化
膜、７は酸化膜の溝、８はゲート酸化膜、９はポリシリ
コン膜、１０は側壁酸化膜、１ｌはヒ素イオン、ｌ２は
ｎ型高濃度拡散層である。
まず、ｐ型シリコン基板１に酸化膜２を２０ｎｍ成長さ
せ、その上に所望のパターンの仮のゲートとなるポリシ
リコン膜３を５００ｎｍ形成した後、リンイオン４を５
０ｋｅＶの条件で注入し、ｎ型低濃度拡散層５を形成す
る。この時の状態を第１図（ａ）に示す。
せ、その上に所望のパターンの仮のゲートとなるポリシ
リコン膜３を５００ｎｍ形成した後、リンイオン４を５
０ｋｅＶの条件で注入し、ｎ型低濃度拡散層５を形成す
る。この時の状態を第１図（ａ）に示す。
次に第１図（ｂ）に示すように、堆積酸化膜６を５００
ｎｍ形成した後、レジストによる平坦化法とエッチバッ
ク法を用いて、仮のゲートとなるポリシリコン膜３の上
の堆積酸化膜を選択的に除去し、４５０ｎｍの堆積酸化
膜６を形成する。
ｎｍ形成した後、レジストによる平坦化法とエッチバッ
ク法を用いて、仮のゲートとなるポリシリコン膜３の上
の堆積酸化膜を選択的に除去し、４５０ｎｍの堆積酸化
膜６を形成する。
次に、第１図（Ｃ）に示すように、仮のゲートとなるポ
リシリコン膜３をドライエッチングにより除去した後、
酸化膜２および堆積酸化膜６を等方的にエッチングし、
酸化膜の溝７を形成する。エッチングは、フッ酸系を用
いることで、エッチング時間により、溝の幅の広がりの
制御が可能である。
リシリコン膜３をドライエッチングにより除去した後、
酸化膜２および堆積酸化膜６を等方的にエッチングし、
酸化膜の溝７を形成する。エッチングは、フッ酸系を用
いることで、エッチング時間により、溝の幅の広がりの
制御が可能である。
次に、第１図（ｄ）に示すように、１０ｎｍのゲート酸
化膜８を成長した後、４００ｎｍのポリシリコン膜を形
成し、レジストによる平坦化法とエッチバック法を用い
て、ゲートとなる３００ｎｍのポリシリコン膜９を形成
する。
化膜８を成長した後、４００ｎｍのポリシリコン膜を形
成し、レジストによる平坦化法とエッチバック法を用い
て、ゲートとなる３００ｎｍのポリシリコン膜９を形成
する。
そして、第１図（ｅ）に示すように、側壁酸化膜１０を
形戒した後、ヒ素イオン１１を４０ｋｅＶで注入し、ｎ
型高濃度拡散層１２を形成し、ゲートとドレインが十分
オーバーラップしたＬＤＤ構造のＭＯＳ型半導体装置を
形威する。
形戒した後、ヒ素イオン１１を４０ｋｅＶで注入し、ｎ
型高濃度拡散層１２を形成し、ゲートとドレインが十分
オーバーラップしたＬＤＤ構造のＭＯＳ型半導体装置を
形威する。
発明の効果
以上説明したように本発明のＭＯＳ型半導体装置の製造
方法によれば高価な専用装置を使うことなく微細な低濃
度拡散層を再現性よく均一に形成可能であり、酸化膜の
溝の幅を等方性のエッチングで制御することでゲートと
ドレインのオーバーラップ量を制御できるため、微細で
再現性のよいゲートとドレインが十分オーバーラップた
ＬＤＤ構造のＭＯＳ型半導体装置を安価かつ安定に実現
する優れた製造方法を提供することができる。
方法によれば高価な専用装置を使うことなく微細な低濃
度拡散層を再現性よく均一に形成可能であり、酸化膜の
溝の幅を等方性のエッチングで制御することでゲートと
ドレインのオーバーラップ量を制御できるため、微細で
再現性のよいゲートとドレインが十分オーバーラップた
ＬＤＤ構造のＭＯＳ型半導体装置を安価かつ安定に実現
する優れた製造方法を提供することができる。
第１図は本発明の一実施例におけるＭＯＳ型半導体装置
の工程断面図、第２図および第３図は従来のＭＯＳ型半
導体装置の工程断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・酸化
膜、３・・・・・・仮のゲートとなるポリシリコン膜、
４・・・・・・リンイオン、５・・・・・・ｎ型低濃度
拡散層、６・・・・・・堆積酸化膜、７・・・・・・酸
化膜の溝、８・・・・・・ゲート酸化膜、９・・・・・
・ゲートとなるポリシリコン膜、１０・・・・・・側壁
酸化膜、１１・・・・・・ヒ素イオン、１２・・・・・
・ｎ型高濃度拡散層。
の工程断面図、第２図および第３図は従来のＭＯＳ型半
導体装置の工程断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・酸化
膜、３・・・・・・仮のゲートとなるポリシリコン膜、
４・・・・・・リンイオン、５・・・・・・ｎ型低濃度
拡散層、６・・・・・・堆積酸化膜、７・・・・・・酸
化膜の溝、８・・・・・・ゲート酸化膜、９・・・・・
・ゲートとなるポリシリコン膜、１０・・・・・・側壁
酸化膜、１１・・・・・・ヒ素イオン、１２・・・・・
・ｎ型高濃度拡散層。
Claims (1)
- 半導体基板の素子を形成すべき表面位置にポリシリコン
膜の仮のゲート部材を形成しかつ低濃度の拡散層を形成
する工程と、半導体基板表面に酸化膜を形成しかつ前記
仮のゲート部材上の酸化膜を選択的に除去する工程と、
前記仮のゲート部材を除去しかつ仮のゲート部材の除去
により生じる酸化膜の溝を等方性エッチングする工程と
、ゲート酸化膜を形成したのち前記溝内にポリシリコン
のゲート電極を形成する工程と、前記溝を構成する酸化
膜を除去する工程と、ゲート電極に側壁酸化膜を形成し
かつ高濃度拡散層を形成する工程を備えることを特徴と
するＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24128389A JPH03104125A (ja) | 1989-09-18 | 1989-09-18 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24128389A JPH03104125A (ja) | 1989-09-18 | 1989-09-18 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104125A true JPH03104125A (ja) | 1991-05-01 |
Family
ID=17071960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24128389A Pending JPH03104125A (ja) | 1989-09-18 | 1989-09-18 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104125A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266508A (en) * | 1991-08-26 | 1993-11-30 | Sharp Kabushiki Kaisha | Process for manufacturing semiconductor device |
| US6171938B1 (en) | 1998-06-30 | 2001-01-09 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device capable of minimizing damage of lower layer using insulating layer resided in opening |
| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-09-18 JP JP24128389A patent/JPH03104125A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266508A (en) * | 1991-08-26 | 1993-11-30 | Sharp Kabushiki Kaisha | Process for manufacturing semiconductor device |
| US6171938B1 (en) | 1998-06-30 | 2001-01-09 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device capable of minimizing damage of lower layer using insulating layer resided in opening |
| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
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