JPH04155932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04155932A JPH04155932A JP28270290A JP28270290A JPH04155932A JP H04155932 A JPH04155932 A JP H04155932A JP 28270290 A JP28270290 A JP 28270290A JP 28270290 A JP28270290 A JP 28270290A JP H04155932 A JPH04155932 A JP H04155932A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＤＤ （Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有するＭＯ３電界効果トランジスタ（以下
、ＭＯ５ＦＥＴという。）からなる半導体装置の製造方
法に利用する。
ｉｎ）構造を有するＭＯ３電界効果トランジスタ（以下
、ＭＯ５ＦＥＴという。）からなる半導体装置の製造方
法に利用する。
本発明は、特に、ゲート電極と低濃度ソースドレイン拡
散層とをオーバーラツプさせた構造のＭＯＳＦＥＴから
なる半導体装置の製造方法に利用する。
散層とをオーバーラツプさせた構造のＭＯＳＦＥＴから
なる半導体装置の製造方法に利用する。
本発明は、ＬＤＤ構造を有するＭＯＳＦＥＴからなる半
導体装置の製造方法において、始めに、ゲート電極をチ
ャネル長方向に対して逆台形状に形成しておき、シリコ
ン基板表面に対して斜めに不純物を注入して、低濃度の
第一のソースドレイン拡散層を形成し、その後、ゲート
電極を四角形状に形成し、あるいはさらに絶縁物からな
る側壁を形成し、シリコン基板表面に対して垂直に不純
物を注入し、高濃度の第二のソ・−ストレイン拡散層を
形成することにより、 ゲート電極のチャネル長寸法を安定に制御できるように
したものである。
導体装置の製造方法において、始めに、ゲート電極をチ
ャネル長方向に対して逆台形状に形成しておき、シリコ
ン基板表面に対して斜めに不純物を注入して、低濃度の
第一のソースドレイン拡散層を形成し、その後、ゲート
電極を四角形状に形成し、あるいはさらに絶縁物からな
る側壁を形成し、シリコン基板表面に対して垂直に不純
物を注入し、高濃度の第二のソ・−ストレイン拡散層を
形成することにより、 ゲート電極のチャネル長寸法を安定に制御できるように
したものである。
従来、この種の半導体装置の製造方法としては、例えば
、次のような製造方法がある（アイ・イー・デイ・エム
・テクニカル・ダイジェスト７４２〜７４５頁、１９８
６ （ＩＩＥＤＭ Ｔｅｃｈ Ｄｉｇｅｓｔ、Ｐ７４２
〜７４５参照）。
、次のような製造方法がある（アイ・イー・デイ・エム
・テクニカル・ダイジェスト７４２〜７４５頁、１９８
６ （ＩＩＥＤＭ Ｔｅｃｈ Ｄｉｇｅｓｔ、Ｐ７４２
〜７４５参照）。
まず、第３図（ａ）に示すように、Ｐ型シリコン基板１
にゲート酸化膜２、ゲート電極形成用の多結晶シリコン
膜３ａｓシリコン酸化膜４が順次形成される。次に、フ
ォトレジストパターン１１をマスクにして、シリコン酸
化膜４をエツチングした後、続いて多結晶シリコン膜３
ａをエツチングするが、多結晶シリコン膜３ａはすべて
エツチングせずに一定の膜厚分だけ残しておく。
にゲート酸化膜２、ゲート電極形成用の多結晶シリコン
膜３ａｓシリコン酸化膜４が順次形成される。次に、フ
ォトレジストパターン１１をマスクにして、シリコン酸
化膜４をエツチングした後、続いて多結晶シリコン膜３
ａをエツチングするが、多結晶シリコン膜３ａはすべて
エツチングせずに一定の膜厚分だけ残しておく。
次に、この残した多結晶シリコン膜３ａを通して、リン
のイオン注入を行い、低濃度Ｎ型不純物拡散層５が形成
される。
のイオン注入を行い、低濃度Ｎ型不純物拡散層５が形成
される。
続いて、第３図（ｂ）および（Ｃ）に示すように、全面
にシリコン酸化膜９を堆積して、異方性エツチングによ
りエッチバックを行い、側壁１０を形成する。
にシリコン酸化膜９を堆積して、異方性エツチングによ
りエッチバックを行い、側壁１０を形成する。
次に、シリコン酸化膜４および側壁１０をマスクとして
多結晶シリコン膜３ａをエツチングし、ゲート電極３を
形成した後、ゲート電極３および側壁１０をマスクとし
ヒ素のイオン注入を行い、高濃度Ｎ型不純物拡散層８が
形成される。
多結晶シリコン膜３ａをエツチングし、ゲート電極３を
形成した後、ゲート電極３および側壁１０をマスクとし
ヒ素のイオン注入を行い、高濃度Ｎ型不純物拡散層８が
形成される。
この製造方法で、側壁１００幅をかえることにより、ゲ
ート電極３と低濃度ソースドレイン拡散層である低濃度
Ｎ型不純物拡散層５とのオーバーラツプ寸法が制御され
る。
ート電極３と低濃度ソースドレイン拡散層である低濃度
Ｎ型不純物拡散層５とのオーバーラツプ寸法が制御され
る。
この従来の半導体装置の製造方法では、第３図（ａ）に
示すように、多結晶シリコン膜３ａが一定の膜厚分だけ
残されるようにエツチングが行われるが、このエツチン
グ後の膜厚は、ウェーハ面内、あるいはウェーハ間でば
らつきが生じ制御することが困難であり、次に行われる
イオン注入の注入深さに直接影響をおよぼし、低濃度ソ
ースドレイン拡散層の濃度プロファイルのばらつきを引
き起こすため、トランジスタ特性がばらついてしまう欠
点がある。
示すように、多結晶シリコン膜３ａが一定の膜厚分だけ
残されるようにエツチングが行われるが、このエツチン
グ後の膜厚は、ウェーハ面内、あるいはウェーハ間でば
らつきが生じ制御することが困難であり、次に行われる
イオン注入の注入深さに直接影響をおよぼし、低濃度ソ
ースドレイン拡散層の濃度プロファイルのばらつきを引
き起こすため、トランジスタ特性がばらついてしまう欠
点がある。
また、ゲート電極のしく長さ）寸法がマスク寸法（ＰＲ
寸法）ではなくマスク寸法に側壁幅をたした値で決まる
ため、側壁幅のばらつきなどによりゲート電極のＬ寸法
を制御しにくいことや、ゲート電極と低濃度ソースドレ
イン拡散層とのオーバーラツプ寸法を側壁幅によって変
えるとゲート電極のし寸法も同時に変わってしまう欠点
があった。
寸法）ではなくマスク寸法に側壁幅をたした値で決まる
ため、側壁幅のばらつきなどによりゲート電極のＬ寸法
を制御しにくいことや、ゲート電極と低濃度ソースドレ
イン拡散層とのオーバーラツプ寸法を側壁幅によって変
えるとゲート電極のし寸法も同時に変わってしまう欠点
があった。
本発明の目的は、前記の欠点を除去することにより、低
濃度ソースドレイン拡散層の濃度プロファイルのばらつ
きをなくし、かつゲートＬ寸法をし安定に制御できる、
ＬＤＤＭＯ３ＦＥＴからなる半導体装置の製造方法を提
供することにある。
濃度ソースドレイン拡散層の濃度プロファイルのばらつ
きをなくし、かつゲートＬ寸法をし安定に制御できる、
ＬＤＤＭＯ３ＦＥＴからなる半導体装置の製造方法を提
供することにある。
本発明は、シリコン基板上にゲート酸化膜およびゲート
電極となる導電性膜を順次形成する工程を含む半導体装
置の製造方法において、前記導電性膜上にエツチングお
よびイオン注入のマスクとなるマスクパターンを形成す
る工程と、前記マスクパターンを使い前記導電性膜の第
一の電極形状を、ゲート絶縁膜と接するゲート電極下部
のチャネル長方向の寸法がゲート電極上部のチャネル長
方向の寸法より短くなるように形成する工程と、前記シ
リコン基板表面に対して斜めに不純物を注入し第一のソ
ースドレイン拡散層を形成する工程と、前記シリコン基
板上に前記導電性膜を堆積し異方性エツチングにより前
記ゲート電極の側壁に第二のゲート電極を形成する工程
と、前記シリコン基板表面に対し垂直に不純物を注入し
第二のソースドレイン拡散層を形成する工程とを含むこ
とを特徴とする。
電極となる導電性膜を順次形成する工程を含む半導体装
置の製造方法において、前記導電性膜上にエツチングお
よびイオン注入のマスクとなるマスクパターンを形成す
る工程と、前記マスクパターンを使い前記導電性膜の第
一の電極形状を、ゲート絶縁膜と接するゲート電極下部
のチャネル長方向の寸法がゲート電極上部のチャネル長
方向の寸法より短くなるように形成する工程と、前記シ
リコン基板表面に対して斜めに不純物を注入し第一のソ
ースドレイン拡散層を形成する工程と、前記シリコン基
板上に前記導電性膜を堆積し異方性エツチングにより前
記ゲート電極の側壁に第二のゲート電極を形成する工程
と、前記シリコン基板表面に対し垂直に不純物を注入し
第二のソースドレイン拡散層を形成する工程とを含むこ
とを特徴とする。
また、本発明は、請求項１に記載の半導体装置の請求項
１記載の方法において、前記第二のゲート電極を形成す
る工程と、前記第二のソースドレイン拡散層を形成する
工程との間に、前記第二のゲート電極を形成した後さら
に絶縁膜を堆積し、異方性エツチングにより前記第二の
ゲート電極側面に前記絶縁物からなる側壁を形成する工
程を設けたことができる。
１記載の方法において、前記第二のゲート電極を形成す
る工程と、前記第二のソースドレイン拡散層を形成する
工程との間に、前記第二のゲート電極を形成した後さら
に絶縁膜を堆積し、異方性エツチングにより前記第二の
ゲート電極側面に前記絶縁物からなる側壁を形成する工
程を設けたことができる。
低濃度の第一のソースドレイン拡散層は、逆台形状に形
成されたゲート電極をマスクとし、シリコン基板表面に
対して斜約に不純物を注入することで形成される。そし
て、これらはそれぞれ安定に精度よく形成することがで
きる。また、高濃度の第二のソースドレイン拡散層は、
逆台形のゲート電極を四角形状に形成し、またはさらに
絶縁物の側壁を形成した後で、シリコン基板表面に対し
て不純物を垂直に注入することで得られるので、第一の
ソースドレイン拡散層とのオーバーラツプを安定に精度
よく制御できる。
成されたゲート電極をマスクとし、シリコン基板表面に
対して斜約に不純物を注入することで形成される。そし
て、これらはそれぞれ安定に精度よく形成することがで
きる。また、高濃度の第二のソースドレイン拡散層は、
逆台形のゲート電極を四角形状に形成し、またはさらに
絶縁物の側壁を形成した後で、シリコン基板表面に対し
て不純物を垂直に注入することで得られるので、第一の
ソースドレイン拡散層とのオーバーラツプを安定に精度
よく制御できる。
従って、ゲート電極のし寸法を安定に精度よく制御する
ことが可能となる。
ことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第一実施例の主要製造
工程における半導体チップの模式的断面図である。
工程における半導体チップの模式的断面図である。
はじめに、第１図（ａ）に示すように、Ｐ型シリコン基
板１にゲート酸化膜２、多結晶シリコン膜３ａおよびシ
リコン酸化膜４を順次形成する。次に、フォトレジスト
パターンをマスクにしてシリコン酸化膜４をエツチング
した後、シリコン酸化膜４をマスクとして異方性エツチ
ングにより、第一のゲート電極としての逆台形状のゲー
ト電極３を形成する。このとき、ゲート電極３の上側に
対する下側のくい込みは、片側で０．１５μｍ前後が望
ましい。
板１にゲート酸化膜２、多結晶シリコン膜３ａおよびシ
リコン酸化膜４を順次形成する。次に、フォトレジスト
パターンをマスクにしてシリコン酸化膜４をエツチング
した後、シリコン酸化膜４をマスクとして異方性エツチ
ングにより、第一のゲート電極としての逆台形状のゲー
ト電極３を形成する。このとき、ゲート電極３の上側に
対する下側のくい込みは、片側で０．１５μｍ前後が望
ましい。
次に、ゲート電極３をマスクとしてイオン注入を行う。
このイオン注入はＮ型不純物であるリン（Ｐ）イオンを
低ドーズ量でゲート電極３下側のエツジ部分に入るよう
に、イオン注入の角度をシリコン基板鉛直方向に対し３
０〜４５°程度傾けてウェーハを回転させながら、注入
エネルギー５０〜１０９ＫｅＶ、注入量ＩＥ１２〜ＩＥ
１４ｃｍ−”程度で打ち込む。これにより、第一のソー
スドレイン拡散層としての低濃度Ｎ型不純物拡散層５が
形成される。
低ドーズ量でゲート電極３下側のエツジ部分に入るよう
に、イオン注入の角度をシリコン基板鉛直方向に対し３
０〜４５°程度傾けてウェーハを回転させながら、注入
エネルギー５０〜１０９ＫｅＶ、注入量ＩＥ１２〜ＩＥ
１４ｃｍ−”程度で打ち込む。これにより、第一のソー
スドレイン拡散層としての低濃度Ｎ型不純物拡散層５が
形成される。
次に、第１図（ｂ）に示すように、ウェーハ全面に多結
晶シリコン膜６を堆積させる。
晶シリコン膜６を堆積させる。
次に、第１図（Ｃ）に示すように、異方性エツチングに
よりエッチバックを行い、第二のゲート電極としての多
結晶シリコンによる側壁７を形成する。
よりエッチバックを行い、第二のゲート電極としての多
結晶シリコンによる側壁７を形成する。
次に、第１図（ｄ）に示すように、Ｐ型シリコン基板ｌ
を表面に対して垂直にＮ型不純物であるヒ素（Ａｓ）イ
オンを高ドーズ量で注入し、高濃度第二のソースドレイ
ン拡散層としての高濃度Ｎ型不純物拡散層８を形成する
。以上によりＬＤＤ構造のＦＥＴが形成される。
を表面に対して垂直にＮ型不純物であるヒ素（Ａｓ）イ
オンを高ドーズ量で注入し、高濃度第二のソースドレイ
ン拡散層としての高濃度Ｎ型不純物拡散層８を形成する
。以上によりＬＤＤ構造のＦＥＴが形成される。
ここで、ゲート電極と電極濃度Ｎ型不純物拡散層とのオ
ーバーラツプの寸法は、低濃度Ｎ型不純物拡散層形成の
ための注入角度によって制御される。
ーバーラツプの寸法は、低濃度Ｎ型不純物拡散層形成の
ための注入角度によって制御される。
第２図（ａ）〜（６）は本発明の第二実施例の主要工程
における半導体チップの模式的断面図である。
における半導体チップの模式的断面図である。
本第二実施例では、第２図（Ｃ）に示すように、前述の
第一実施例の多結晶シリコンによる側壁７の形成後さら
にシリコン酸化膜９を堆積する。
第一実施例の多結晶シリコンによる側壁７の形成後さら
にシリコン酸化膜９を堆積する。
続いて、第２図（６）に示すように、異方性エツチング
によりシリコン酸化膜９をエッチバックし側壁１０を形
成し、Ｐ型シリコン基板１表面に対して垂直にＮ型不純
物であるヒ素（Ａｓ） イオンを高ドーズ量で注入し、
高濃度Ｎ型不純物拡散層８を形成する。
によりシリコン酸化膜９をエッチバックし側壁１０を形
成し、Ｐ型シリコン基板１表面に対して垂直にＮ型不純
物であるヒ素（Ａｓ） イオンを高ドーズ量で注入し、
高濃度Ｎ型不純物拡散層８を形成する。
本第二実施例では、低濃度不純物拡散層とゲート電極と
のオーバーラツプ量だけでなく、さらに高濃度不純物拡
散層とゲート電極や低濃度不純物拡散層との距離を制御
することができる。
のオーバーラツプ量だけでなく、さらに高濃度不純物拡
散層とゲート電極や低濃度不純物拡散層との距離を制御
することができる。
なお、この第二実施例では、酸化膜を側壁として用いた
が、窒化膜等でも同様の効果を得ることができる。
が、窒化膜等でも同様の効果を得ることができる。
以上説明したように、本発明は、制御の難しい工程を含
まず、安定したプロセスでゲート電極と低濃度不純物拡
散層とのオーバーラツプ寸法を制御できるため、拡散層
の濃度プロファイルのばらつきはほとんどなく、安定し
た濃度プロファイルを得ることができ、さらに、ゲート
電極と低濃度不純物拡散層とのオーバーラツプ寸法を変
えることによるゲート電極り寸法の変化もなく、ゲート
電極り寸法を安定に制御できる効果がある。
まず、安定したプロセスでゲート電極と低濃度不純物拡
散層とのオーバーラツプ寸法を制御できるため、拡散層
の濃度プロファイルのばらつきはほとんどなく、安定し
た濃度プロファイルを得ることができ、さらに、ゲート
電極と低濃度不純物拡散層とのオーバーラツプ寸法を変
えることによるゲート電極り寸法の変化もなく、ゲート
電極り寸法を安定に制御できる効果がある。
第１図（ａ）〜（ｄ）は本発明の第一実施例の主要工程
における半導体チップの模式的断面図。 第２図（ａ）〜（ｄ）は本発明第二実施例の主要工程に
おける半導体チップの模式的断面図。 第３図は従来例の主要工程における半導体チップの模式
的断面図。 １・・・Ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・ゲート電極、３ａ１６・・・多結晶シリコン膜、
４．９・・・シリコン酸化膜、５・・・低濃度Ｎ型不純
物拡散層、７．１０・・・側壁、訃・・高濃度Ｎ型不純
物拡散層、１１・・・フォトレジストパターン。 特許出願人 日本電気株式会社 − 代理人 弁理士 井 出 直 孝−１”・−，−＋−
′ １ ：９匁シリコン１４（ ２：ゲート＾艶ｔＣａ ３ ：ゲート電羞鉦 ３ａ、６ ：多山シもシリコン眉（ （ａ） （ｂ） 兇− 兇 ４： シリコン酸化膜 ５：イ氏＃Ｎ型不純鞠拡収層 ７ ： ４Ｉ＋１壁 ８ ： Ｍ＆Ｎ 型子１ｋ２８ ｔＵ層（ｃ） （ｄ） 夾あ枦１ １ 圏 ｌ：Ｐ型シリコン基孜 ２ ： ゲート酸−イし膜。 ３ ：ケー ト霊謙耐 ３ａ、６：多結晶シリコン腹 （ａ） （ｂ） 匣 ４．９：シソコン酸化膜 ５：イ丘農斐Ｎ型不純物拓敗層 ７．１０： イ貝り（家１ ８：畠駄Ｎ型子耗暉叡肩 （Ｃ） 二大狛佼り １２ 図
における半導体チップの模式的断面図。 第２図（ａ）〜（ｄ）は本発明第二実施例の主要工程に
おける半導体チップの模式的断面図。 第３図は従来例の主要工程における半導体チップの模式
的断面図。 １・・・Ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・ゲート電極、３ａ１６・・・多結晶シリコン膜、
４．９・・・シリコン酸化膜、５・・・低濃度Ｎ型不純
物拡散層、７．１０・・・側壁、訃・・高濃度Ｎ型不純
物拡散層、１１・・・フォトレジストパターン。 特許出願人 日本電気株式会社 − 代理人 弁理士 井 出 直 孝−１”・−，−＋−
′ １ ：９匁シリコン１４（ ２：ゲート＾艶ｔＣａ ３ ：ゲート電羞鉦 ３ａ、６ ：多山シもシリコン眉（ （ａ） （ｂ） 兇− 兇 ４： シリコン酸化膜 ５：イ氏＃Ｎ型不純鞠拡収層 ７ ： ４Ｉ＋１壁 ８ ： Ｍ＆Ｎ 型子１ｋ２８ ｔＵ層（ｃ） （ｄ） 夾あ枦１ １ 圏 ｌ：Ｐ型シリコン基孜 ２ ： ゲート酸−イし膜。 ３ ：ケー ト霊謙耐 ３ａ、６：多結晶シリコン腹 （ａ） （ｂ） 匣 ４．９：シソコン酸化膜 ５：イ丘農斐Ｎ型不純物拓敗層 ７．１０： イ貝り（家１ ８：畠駄Ｎ型子耗暉叡肩 （Ｃ） 二大狛佼り １２ 図
Claims (1)
- 【特許請求の範囲】 １、シリコン基板上にゲート酸化膜およびゲート電極と
なる導電性膜を順次形成する工程を含む半導体装置の製
造方法において、 前記導電性膜上にエッチングおよびイオン注入のマスク
となるマスクパターンを形成する工程と、前記マスクパ
ターンを使い前記導電性膜の第一の電極形状を、ゲート
絶縁膜と接するゲート電極下部のチャネル長方向の寸法
がゲート電極上部のチャネル長方向の寸法より短くなる
ように形成する工程と、 前記シリコン基板表面に対して斜めに不純物を注入し第
一のソースドレイン拡散層を形成する工程と、 前記シリコン基板上に前記導電性膜を堆積し異方性エッ
チングにより前記ゲート電極の側壁に第二のゲート電極
を形成する工程と、 前記シリコン基板表面に対し垂直に不純物を注入し第二
のソースドレイン拡散層を形成する工程と を含むことを特徴とする半導体装置の製造方法。 ２、請求項１に記載の半導体装置の製造方法において、 前記第二のゲート電極を形成する工程と、前記第二のソ
ースドレイン拡散層を形成する工程との間に、前記第二
のゲート電極を形成した後さらに絶縁膜を堆積し、異方
性エッチングにより前記第二のゲート電極側面に前記絶
縁物からなる側壁を形成する工程を設けた ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28270290A JPH04155932A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28270290A JPH04155932A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155932A true JPH04155932A (ja) | 1992-05-28 |
Family
ID=17655942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28270290A Pending JPH04155932A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155932A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753215B2 (en) | 2000-09-26 | 2004-06-22 | Seiko Epson Corporation | Methods for manufacturing semiconductor devices and semiconductor devices |
| US6762102B2 (en) * | 2000-09-26 | 2004-07-13 | Seiko Epson Corporation | Methods for manufacturing semiconductor devices and semiconductor devices |
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| JP2005064508A (ja) * | 2003-08-11 | 2005-03-10 | Samsung Electronics Co Ltd | 高電圧トランジスタおよびその製造方法 |
-
1990
- 1990-10-19 JP JP28270290A patent/JPH04155932A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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