KR100668734B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 채널 영역을 계단형 프로파일로 형성하여 유효채널 길이가 길어지고, 틸트 이온주입을 실시하여 계단형 프로파일의 수직면에 이온을 집중시킴으로써 펀치쓰루 특성을 개선시키는 이점이 있다.
이를 위해 본 발명은, 실리콘 기판의 활성영역 위에 스텝마스크 패턴을 형성하는 단계, 스텝마스크 패턴을 식각마스크로 실리콘 기판을 식각하여 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성하는 단계, 계단형 프로파일의 수직면에 틸트각을 주어 이온주입하는 단계, 스텝마스크 패턴을 제거하는 단계, 스텝마스크 패턴이 제거된 실리콘 기판 상에 계단형 프로파일과 중첩하는 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
수직, 틸트 , 계단형
Description
도 1 내지 도 8은 본 발명에 따른 반도체 소자의 제조방법의 일 실시예를 설명하기 위한 도면이다.
도 4b는 본 발명에 따른 반도체 소자의 제조방법의 다른 실시예를 설명하기 위한 도면이다.
- 도면의 주요 부분에 대한 부호의 설명-
10 : 실리콘 기판 11 : STI
12 : 스텝마스크 패턴 13 : 게이트 산화막
14 : 도전막 15 : 마스크용 절연막
16 : 게이트 전극 18 : 게이트 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 채널 영역을 계단형 프로파일로 형성하여 유효채널 길이가 길어지고, 틸트 이온주입을 실시하여 계단형 프로파일의 수직면에 이온을 집중시킴으로써 반도체 소자의 펀치쓰루(Punch Through)특성을 개선하는 방법에 관한 것이다.
반도체 집적회로에 있어서 메모리 용량의 증가 현상에 따라 단위 면적당 소자의 집적도를 늘리기 위하여 소자의 밀도를 높여야 하는데, 이러한 소자의 밀도는 소자 개개의 크기를 줄이고 소자간 간격을 좁힘으로써 가능하다. 그러나 상기 방법은 디자인 룰의 감소를 가져오게 되어 이에 따라 여러 가지 문제를 유발하고 있다.
특히, 일반적인 구조인 수평 채널 반도체 소자의 크기를 축소할 경우 채널의 길이가 짧아진다. 소자의 채널의 길이가 짧아지게 되면 단채널 효과(short channel effect) 및 DIBL(Drain Induced Barrier Lower)효과가 증가하는 문제가 발생한다. 이에 따라 종래와 같은 수평 채널 반도체 소자에서는 유효 채널 길이 영역을 확보하기가 점점 어려워지게 된다. 따라서 이러한 구조적 한계를 극복하기 위하여, 통상의 수평 채널 반도체 소자의 채널 영역을 계단식으로 형성하여 유효 채널 길이가 길어지는 반도체 소자로 바꿈으로써 소자의 집적도를 높이고자 하는 연구가 제안되고 있다.
그러나 이와 같이 채널이 계단식으로 형성되는 수직 채널 반도체 소자를 형성하는 경우, 채널을 형성하기 위한 이온주입 공정시, 수직 채널 영역에는 이온주입이 잘 이루어지지 않아 채널이온주입량(dose)이 적다. 이처럼 상기 채널이온주입량이 적으면 문턱전압이 낮아지게 되고, 이에 따라 이후 생성되는 정션(소오스/드레인)간의 강한 전계에 의하여 드리프트성(drift)전류가 야기되어 펀치쓰루(Punch Through) 특성이 종래의 수평 채널 반도체 소자의 경우보다 열화 되면서 GIDL(Gate Induced Drain Leakage)과 같은 누설 전류가 많이 흐르게 되는 문제가 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 소자의 채널을 계단형 프로파일로 형성한 후, 틸트 이온주입을 실시하여 계단형 프로파일의 수직면에 이온을 집중시킴으로써 반도체 소자의 펀치쓰루 특성을 개선하는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기와 같은 기술적 과제를 해결하기 위하여, 본 발명은 실리콘 기판의 활성영역 위에 스텝마스크 패턴을 형성하는 단계, 상기 스텝마스크 패턴을 식각마스크로 상기 실리콘 기판을 식각하여 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성하는 단계, 상기 계단형 프로파일의 수직면에 틸트각을 주어 이온주입하는 단계, 상기 스텝마스크 패턴을 제거하는 단계, 상기 스텝마스크 패턴이 제거된 실리콘 기판 상에 상기 계단형 프로파일과 중첩하는 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 있어서, 상기 게이트를 형성하는 단계는 상기 스텝마스크 패턴이 제거된 실리콘 기판 상에 게이트 산화막과 도전막 및 마스크용 절연막을 적층하는 단계, 상기 마스크용 절연막 위에 게이트 전극 형성 영역을 정의하기 위한 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 상기 마스크용 절연막과 상기 도전막을 식각하여 게이트 전극을 형성하는 단계, 상기 게이트 산화막의 상부와 상기 도전막의 측벽을 산화시키는 단계, 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 계단형 프로파일을 형성하는 단계에서는, 상기 실리콘 기판을 10-5000Å의 깊이로 식각하는 것이 바람직하다.
또한, 상기 이온주입 단계는 5-500 KeV의 이온주입에너지와 1E12-1E17의 이온주입량으로 45-90°의 틸트각을 갖도록 실시하는 것을 특징으로 한다.
상기의 또 다른 기술적 과제를 달성하기 위하여, 실리콘 기판의 활성영역 위에 스텝마스크 패턴을 형성하는 단계, 상기 스텝마스크 패턴을 식각마스크로 상기 실리콘 기판을 식각하여 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성하는 단계, 상기 스텝마스크 패턴을 제거하는 단계, 상기 계단형 프로파일의 수직면에 틸트각을 주어 이온주입하는 단계, 상기 스텝마스크 패턴이 제거된 실리콘 기판 상에 상기 계단형 프로파일과 중첩하는 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 상기 게이트를 형성하는 단계는 상기 스텝마스크 패턴이 제거된 실리콘 기판 상에 게이트 산화막과 도전막 및 마스크용 절연막을 적층하는 단계, 상기 마스크용 절연막 위에 게이트 전극 형성 영역을 정의하기 위한 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 상기 마스크용 절연막과 상기 도전막을 식각하여 게이트 전극을 형성하는 단계, 상기 게이트 산화막의 상부와 상 기 도전막의 측벽을 산화시키는 단계, 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 계단형 프로파일을 형성하는 단계에서는, 상기 실리콘 기판을 10-5000Å의 깊이로 식각하는 것이 바람직하다.
또한, 상기 이온주입 단계는 5-500 KeV의 이온주입에너지와 1E12-1E17의 이온주입량으로 45-90°의 틸트각을 갖도록 실시하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 8은 본 발명에 따른 반도체 소자의 제조방법의 일 실시예를 설명하기 위한 도면이다.
먼저, 도 1에 도시한 바와 같이, 실리콘 기판(10)에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치 내에 산화 물질을 증착하고, CMP(Chemical Mechanical Polishing)공정을 통해 산화막의 불필요한 부분을 식각하여 STI(Shallow Trench Isolation)(11)를 형성한다. 그리고 웰 형성 이온주입 및 각종 이온주입 공정(도시하지 않음)을 진행한다.
이어서 도 2에 도시한 바와 같이, 상기 STI(11)가 형성된 실리콘 기판(10)의 활성 영역 위에 감광막을 도포하고, 상기 도포한 감광막에 사진식각공정을 실시하여 계단형 프로파일의 형성 영역을 정의하는 스텝마스크 패턴(12)을 형성한다.
그 다음 도 3에 도시한 바와 같이, 상기 스텝마스크 패턴(12)을 식각마스크로 하여 실리콘 기판(10)을 식각하면 상기 실리콘 기판에는 하부면(A)과 수직면(B) 및 상부면(C)을 포함하는 계단형 프로파일이 형성되고, 상기 수직면(B)은 이후 채널이온주입 공정을 통하여 수직 채널 영역이 된다. 여기서 상기 실리콘 기판(10)을 식각할 때, 10-5000Å의 깊이로 식각하여 수직 채널 영역 구간을 조절할 수 있다.
그리고 도 4a에 도시한 바와 같이, 상기 스텝마스크 패턴(12)을 제거한 후에 상기 계단형 프로파일에 채널 형성을 위한 이온주입을 실시한다. 상기 채널 형성을 위한 이온주입은 이온빔(ion-beam)을 틸트해서 마스크 없이 계단형 프로파일의 수직면(B)만 선택적으로 이온주입한다. 이때 상기 이온주입은 5-500 KeV의 이온주입에너지와 1E12-1E17의 이온주입량으로 45-90°의 틸트각을 갖도록 실시한다. 또한 상기 이온주입에 이용되는 이온은 NMOS에서는 인(P) 또는 비소(As)등이고, PMOS에서는 붕소(B) 또는 BF₃등이다.
한편 상기 이온주입을 실시할 때, 수직면(B)의 장벽에 가려서 맞지 않게 하는 쉐도윙 효과(Shadowing effect)를 이용하여서 후속 공정에서 생성될 STI(11)의 가까운 쪽의 정션인 스토리지노드콘택(Storage Node Contact :SNC)쪽에는 시행되지 않는 것이 SNC 정션 특성상 좋다. 즉, SNC 정션 쪽에는 이온이 주입되지 않도록 하여 SNC 정션의 누설전류를 줄임으로써 리프레시 특성을 개선할 수 있다.
도 4b는 본 발명에 의한 반도체 소자의 제조방법의 다른 실시예를 설명하기 위한 도면이다. 먼저 상술한 도 1 내지 도 3과 동일한 공정을 거쳐서 실리콘 기판 의 활성영역 위에 스텝마스크 패턴을 형성하고, 상기 스텝마스크 패턴을 식각 마스크로 상기 실리콘 기판을 식각하여 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성한다.
그리고 도 4b에 도시한 바와 같이, 채널 형성을 위한 이온주입하기 전, 상기 스텝마스크 패턴의 높이가 높아서 상기 채널 형성을 위한 이온주입이 되지 않을 경우 계단형 프로파일을 형성하기 위한 스텝마스크 패턴을 먼저 제거한다. 이에 따라 수직면(B)에만 이온이 주입되고, 수직면(B)의 장벽에 가려서 맞지 않게 하는 쉐도윙 효과(Shadowing effect)를 이용하여서 후속 공정에서 생성될 STI의 가까운 쪽의 정션인 SNC에는 이온이 주입되지 않도록 한다.
여기서 상기 이온주입은 5-500 KeV의 이온주입에너지와 1E12-1E17의 이온주입량으로 45-90°의 틸트각을 갖도록 실시한다. 또한 상기 이온주입에 사용되는 이온은 NMOS에서는 인(P) 또는 비소(As)등이고, PMOS에서는 붕소(B) 또는 BF₃등이다. 이후의 과정은 후술할 도 5 내지 도 8과 동일한 공정 과정을 거친다.
이어서 도 5에 도시한 바와 같이, 상기 스텝마스크 패턴(12)을 제거하고 이어서 계단형 프로파일을 포함하는 실리콘 기판(10)의 전면에 게이트 산화막(13)을 성장시킨 후 도전막(14)과 마스크용 절연막(15), 감광막(도시하지 않음)을 순차적으로 적층한다. 이어서, 사진식각 공정을 이용하여 게이트 영역을 정의하도록 감광막을 패터닝하여 감광막 패턴(도시하지 않음)을 형성한다.
그리고 도 6에 도시한 바와 같이, 상기 감광막 패턴을 식각 마스크로 상기 마스크용 절연막(15)과 상기 도전막(14)을 식각하여 게이트 전극(16)을 형성한다. 한편 상기 게이트 전극(16)을 형성하면, 상기 게이트 전극(16)의 측벽 부분에서는 상기 도전막(14)이 노출된다. 이에 따라 후속하는 습식 공정시 게이트 전극(16)은 식각성 용액에 손상을 입을 염려가 있고, 또한 이후 형성될 게이트 스페이서용 절연막과 도전막 사이에 밀착성이 약해 들뜸(lifting)현상이 발생할 수 있다. 그리하여 도 7에 도시한 바와 같이, 상기 게이트 산화막(13)의 상부와 상기 도전막(14)의 측벽을 산화시키는 공정을 실시하여 산화막(17) 예컨대, 게이트 폴리 산화막 등을 더 형성함으로써 이를 방지할 수 있다. 이어서 게이트 스페이서용 절연막(18)을 증착한다. 여기서 상기 마스크용 절연막(15) 및 상기 게이트 스페이서용 절연막(18)은 산화막 또는 질화막을 이용할 수 있다.
그 다음 도 8에 도시한 바와 같이, 상기 게이트 스페이서용 절연막(18)에 이방성 식각을 실시하여 게이트 스페이서(19)를 형성한 후, 소오스/드레인 형성을 위하여 이온주입 공정을 시행하면 실리콘 기판(10)의 하부 영역에 고농도의 소오스/드레인 정션 영역(20)이 형성된다. 상기 정션 영역을 형성하기 위한 이온주입 공정에서 사용되는 이온은 NMOS에서는 인(P) 또는 비소(As)등이고, PMOS에서는 붕소(B) 또는 BF₃등이다. 이때 상기 이온주입은 1E12 내지 1E17의 양을 5KeV 내지 500KeV의 에너지로 주입하여 도핑 프로파일을 조절한다.
본 발명은 반도체 소자의 채널을 계단식으로 형성하여 반도체 소자의 채널 영역 중 일부 영역을 수직 방향으로 형성하여 상기 수직 영역에 이온주입을 실시한다. 따라서 본 발명에서는, 상기 수직 채널 영역에 틸트 이온주입을 실시함으로써 수직 채널 영역에 이온이 집중되도록 하여 문턱전압을 유지시킴으로써 소자의 펀치쓰루 특성을 개선시킬 수 있다. 이에 따라 GIDL(Gate Induced Drain Leakage)과 같 은 누설 전류가 흐르게 되는 것을 방지하여 리프레시 특성을 개선시킨다.
상술한 바와 같이, 본 발명은 반도체 소자의 채널을 계단형 프로파일로 형성하여 유효채널 길이가 길어지고, 틸트 이온주입을 실시하여 계단형 프로파일의 수직면에 이온을 집중시켜 문턱전압을 유지시킴으로써 펀치쓰루 특성을 개선한다.
또한, 스토리지노드콘택 쪽에 채널 이온주입이 되는 것을 방지함으로써, 스토리지 노드 콘택 정션 특성을 개선하여 리프레시 시간을 증가시킨다.
Claims (8)
- 실리콘 기판의 활성영역 위에 스텝마스크 패턴을 형성하는 단계,상기 스텝마스크 패턴을 식각마스크로 상기 실리콘 기판을 식각하여 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성하는 단계,상기 계단형 프로파일의 수직면에 틸트각을 주어 이온주입하는 단계,상기 스텝마스크 패턴을 제거하는 단계,상기 스텝마스크 패턴이 제거된 실리콘 기판 상에 상기 계단형 프로파일과 중첩하는 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트를 형성하는 단계는 상기 스텝마스크 패턴이 제거된 실리콘 기판 상에 게이트 산화막과 도전막 및 마스크용 절연막을 적층하는 단계,상기 마스크용 절연막 위에 게이트 전극 형성 영역을 정의하기 위한 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 상기 마스크용 절연막과 상기 도전막을 식각하여 게이트 전극을 형성하는 단계,상기 게이트 산화막의 상부와 상기 도전막의 측벽을 산화시키는 단계,상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 계단형 프로파일을 형성하는 단계에서는, 상기 실리콘 기판을 10-5000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 이온주입 단계는 5-500 KeV의 이온주입에너지와 1E12-1E17의 이온주입량으로 45-90°의 틸트각을 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 실리콘 기판의 활성영역 위에 스텝마스크 패턴을 형성하는 단계,상기 스텝마스크 패턴을 식각마스크로 상기 실리콘 기판을 식각하여 하부면, 수직면 및 상부면을 포함하는 계단형 프로파일을 형성하는 단계,상기 스텝마스크 패턴을 제거하는 단계,상기 계단형 프로파일의 수직면에 틸트각을 주어 이온주입하는 단계,상기 스텝마스크 패턴이 제거된 실리콘 기판 상에 상기 계단형 프로파일과 중첩하는 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 5항에 있어서, 상기 게이트를 형성하는 단계는 상기 스텝마스크 패턴이 제거된 실리콘 기판 상에 게이트 산화막과 도전막 및 마스크용 절연막을 적층하는 단계,상기 마스크용 절연막 위에 게이트 전극 형성 영역을 정의하기 위한 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 상기 마스크용 절연막과 상기 도전막을 식각하여 게이트 전극을 형성하는 단계,상기 게이트 산화막의 상부와 상기 게이트 전극용 도전막의 측벽을 산화시키는 단계,상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5항에 있어서, 상기 계단형 프로파일을 형성하는 단계에서는, 상기 실리콘 기판을 10-5000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5항에 있어서, 상기 이온주입 단계는 5-500 KeV의 이온주입에너지와 1E12-1E17의 이온주입량으로 45-90°의 틸트각을 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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