KR100573274B1 - 전계 효과 트렌지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 전계 효과 트랜지스터에 관한 것으로, 특히 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 및 제조 방법에 관한 것이다.
본 발명의 상기 목적은 소정의 깊이로 반도체 기판을 식각하여 형성된 트렌치 측면에 일정한 간격으로 형성된 한쌍의 사이드 게이트; 상기 사이드 게이트 사이에 상기 사이드 게이트가 형성된 반도체 기판보다 소정의 깊이로 상기 반도체 기판을 더 식각하여 형성된 메인 게이트; 상기 사이드 게이트, 메인 게이트 및 반도체 기판 사이에 형성된 산화막; 및 상기 사이드 게이트의 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 전계 효과 트랜지스터에 의해 달성된다.
따라서, 본 발명의 전계 효과 트렌지스터 및 그의 형성방법은 메인 게이트 형성시 증착 두께 조절에 의해 채널 길이를 줄일 수 있고, 실리콘 기판 안쪽으로 2차에 걸쳐 더 식각을 진행하여 식각 깊이에 따라 전류흐름을 조절할 수 있는 마진을 가지게 되고 울트라 쉐로우 정션(Ultra shallow junction)에 의한 얕은 접합의 한계를 극복하기 위하여 이중으로 실리콘 안쪽으로 에치를 진행함으로써 엘리베이티드 소오스/드레인 효과가 있다.
Side-gate, S/D(Source/Drain), FET
Description
도 1은 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 단면도.
도 2는 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 단면도.
도 3a 내지 도 3c는 종래의 전계 효과 트랜지스터의 공정 단면도.
도 4a 내지 도 4f는 본 발명에 따른 전계 효과 트랜지스터의 공정 단면도.
본 발명은 전계 효과 트랜지스터에 관한 것으로, 특히 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터(Tri-gate MOSFET)의 구조 및 제조 방법에 관한 것이다.
세 개의 게이트 전극이 채널 영역을 따라 소스/드레인 사이에 나란히 늘어서 있는 구조의 전계 효과 트랜지스터는 짧은 채널 MOSFET에서 매우 얕은 접합이 문턱 전압 저하 등의 짧은 채널 효과에 미치는 영향에 대한 연구 및 MOSFET 채널로부터의 고온 전자 주입 현상(hot carrier injection)의 연구 등에 사용되어 왔다.
도 1과 도 2는 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조 단면도이다.
도 1과 같은 구조에서 사이드 게이트(side gate)에 걸리는 바이어스가 채널 영역에 반전층(inversion layer)을 형성함으로써 이온 주입에 의해 형성된 n+ 소스/드레인 영역과 주 게이트(main gate) 채널 영역을 연결하는 역할을 하게 된다.
이렇게 형성된 반전층은 주 게이트에 대하여 매우 얕은 접합 깊이를 갖는 소스/드레인 영역이 되며, 각 사이드 게이트에 걸리는 전압을 조절함으로써 채널 내의 전계 및 전위 분포, 반전층의 전하 농도 등을 변화시킬 수 있다.
사이드 게이트 바이어스에 의해 형성되는 반전층을 MOSFET의 소오스/드레인으로 사용하기도 한다. 이 경우 소오스/드레인의 접합 깊이가 수 nm정도가 되며, 소오스/드레인이 게이트의 가장자리에 정확하게 정렬(align)된 소자로 작동하게 된다. 이와 같이 매우 얕은 소오스/드레인을 사용함으로써, MOSFET의 드레인 전계가 채널 쪽으로 침투함으로 인해 발생하는 문턱 전압 저하 및 DIBL (Drain Induced Barrier Lowering) 과 같은 짧은 채널 현상을 효과적으로 막을 수 있다. 또한, 발전된 리소그라피에 의해 수십 nm 정도의 게이트 패턴을 만드는 경우에는 이온 주입에 의해 소오스/드레인 영역을 형성하는 것이 불가능하므로, 소오스/드레인이 게이 트에 정확히 정렬된 형태로서 이러한 반전층을 사용하는 대안이 제시되고 있다.
이와 같은 종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터를 첨부된 도면을 참조하여 설명하면 다음과 같다.
종래의 세 개의 게이트 전극을 갖는 전계 효과 트랜지스터의 구조는 도 1과 같이, p형 반도체 기판(1)위에 주 게이트(5)가 형성되고, 상기 주 게이트(5)와 상기 반도체 기판 사이에 게이트 절연막(4)이 형성된다. 그리고 상기 주 게이트(5) 표면에 얇은 절연막(6)(산화막)이 형성되고, 상기 주 게이트(5) 양측의 절연막(6) 위에 두 개의 사이드 게이트(7, 8)가 형성되며, 상기 사이드 게이트(7,8) 양측의 반도체 기판(1)에는 고농도 n형 소오스/드레인 불순물 영역(2, 3)이 형성된다.
또한, 종래의 다른 세 개의 게이트를 갖는 전계 효과 트랜지스터의 구조는 도 2와 같이, p형 반도체 기판(1)위에 양측면이 경사진 주 게이트(5)가 형성되고, 상기 주 게이트(5)와 상기 반도체 기판 사이에 게이트 절연막(4)이 형성된다. 그리고 상기 주 게이트(5) 표면에 얇은 절연막(6)(산화막)이 형성되고, 상기 주 게이트(5) 양측의 절연막(6) 위에 두 개의 사이드 게이트(7, 8)가 형성되며, 상기 사이드 게이트(7,8) 양측의 반도체 기판(1)에는 고농도 n형 소오스/드레인 불순물 영역(2, 3)이 형성된다. 이 때, 두 개의 사이드 게이트(7,8)는 주 게이트 (5)와 소정 부분이 오버랩 된다.
이와 같은 구조를 갖는 종래의 전계 효과 트랜지스터의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 도 3c는 도 1의 구조를 갖는 전계 효과 트랜지스터의 공정 단면 도이다.
도 3a와 같이, p형 반도체 기판(1)위에 게이트 절연막(4)을 증착하고 상기 반도체 기판(1)에 1차 문턱전압 조절용 이온 주입을 실시한다. 그리고 상기 게이트 절연막(4)위에 다결정 실리콘을 증착하고 포토 리소그라피(photo lithography) 또는 전자빔(E-beam)을 이용하여 선택적으로 상기 다결정 실리콘 및 게이트 절연막(4)을 제거하여 주 게이트(5)를 형성한다.
도 3b와 같이, 상기 주 게이트(5)를 마스크로 이용하여 상기 반도체 기판(1)에 2차 문턱전압 조절용 이온 주입을 실시한다. 그리고 상기 주 게이트(5)를 포함한 기판 전면에 얇은 절연막(6)을 형성하고, 상기 절연막(6)위에 다결정 실리콘(9)을 증착한다.
도 3c와 같이, 상기 다결정 실리콘(9)을 이방성 에치하여 상기 주 게이트(5) 양측의 절연막(6)위에 두 개의 사이드 게이트(7)(8)를 형성한 다음, 상기 주 게이트(5) 및 두 개의 사이드 게이트(7,8)를 마스크로 이용하여 상기 반도체 기판에 n형 불순물 이온 주입으로 고농도 n형 소오스/드레인 불순물 영역(2,3)을 형성한다.
기존의 사이드 게이트를 갖는 전계효과 트렌지스터의 제조방법에서는 포토공정을 이용하여 주 게이트를 형성하므로 주 게이트의 길이가 포토 리소그라피 공정의 한계에 의해서 더 이상 짧아질 수 없는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으 로, 주 게이트 형성시 증착 두께 조절에 의해 채널 길이를 줄일 수 있고, 실리콘 기판 안쪽으로 2차에 걸쳐 더 식각을 진행하여 식각 깊이에 따라 전류흐름을 조절할 수 있는 마진을 가지게 되고 울트라 쉐로우 정션(Ultra shallow junction)에 의한 얕은 접합의 한계를 극복하기 위하여 이중으로 실리콘 안쪽으로 에치를 진행함으로써 엘리베이티드 소오스/드레인(Elevated S/D) 효과를 가지는 반도체 소자의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 깊이로 반도체 기판을 식각하여 형성된 트렌치 측면에 일정한 간격으로 형성된 한쌍의 사이드 게이트; 상기 사이드 게이트 사이에 상기 사이드 게이트가 형성된 반도체 기판보다 소정의 깊이로 상기 반도체 기판을 더 식각하여 형성된 메인 게이트; 상기 사이드 게이트, 메인 게이트 및 반도체 기판 사이에 형성된 산화막; 및 상기 사이드 게이트의 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 전계 효과 트랜지스터에 의해 달성된다.
본 발명의 상기 목적은 반도체 기판상에 산화막 및 질화막을 형성하고 트렌치를 형성하는 제 1공정; 상기 트렌치가 형성된 부분에 노출되어 있는 반도체 기판을 소정의 깊이로 더 식각하여 상기 트렌치를 반도체 기판 하부로 확장하는 제 2공정; 상기 확장된 트렌치에서 소정의 깊이로 식각된 기판 상에만 산화막을 형성하고 상기 확장된 트렌치를 폴리로 채우는 제 3공정; 상기 폴리를 제거하여 사이드 게이트를 형성하는 제 4공정; 상기 사이드 게이트 사이의 반도체 기판을 소정 깊이로 식각하는 제 5공정; 상기 식각된 반도체 기판 및 사이드 게이트에 산화막을 형성하고 폴리를 증착하는 제 6공정; 상기 폴리를 선택적으로 제거하여 메인 게이트를 형성하는 제 7공정; 및 상기 반도체 기판상에 소오스/드레인 불순물 영역을 형성하는 제 8공정을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법에 의하여 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 4a 내지 도 4f는 본 발명에 따른 전계 효과 트렌지스터 제조 공정을 나타낸 공정단면도이다.
도 4a는 반도체 기판(11)위에 산화막(12)과 질화막(13)을 순차적으로 증착한 후 포토리소그라피 공정으로 게이트가 형성될 부분을 정의한 다음, 반도체 기판(11)이 노출되도록 상기 질화막(13)과 산화막(12)을 선택적으로 제거하여 트렌치를 만든다. 이 때 증착되는 질화막(13)의 두께, 트렌치의 폭 및 증착되는 사이드 게이트 폴리의 두께는 사이드 게이트의 모양 및 게이트 CD(channel length)를 결정하는 공정 변수가 된다.
상기 질화막과 산화막은 건식식각으로 제거한다.
상기 건식식각으로 질화막과 산화막을 제거시 상기 반도체 기판도 소정깊이로 식각하여 제거한다.
도 4b는 식각된 기판에 산화막을 형성하고 폴리를 증착한 공정단면도이다.
노출된 반도체 기판(11)의 표면에 사이드 게이트 절연막으로 사용될 산화막을 형성하고 사이트 게이트를 형성하기 위한 폴리(14)를 증착한다.
도 4c는 폴리를 제거하여 사이드 게이트를 형성한 공정 단면도이다.
상기 증착된 폴리(14)를 에치백 공정을 실시하여 사이드 게이트(15)를 형성하고, 상기 사이드 게이트 사이의 절연막을 제거한다.
후에 추가적으로 오버 에치를 진행하여 사이트 게이트 사이의 하단부에 존재하는 반도체 기판을 소정 깊이로 제거한다.
도 4d는 폴리를 증착한 공정 단면도이다.
사이드 게이트(15)의 표면과 노출된 반도체 기판의 표면에 메인 게이트 절연막으로 사용될 산화막(16)을 형성한다.
상기 산화막이 형성되면 반도체 기판의 전면에 메인 게이트를 형성하기 위한 폴리(17)를 증착한다.
도 4e는 메인 게이트를 형성하고 질화막을 제거한 공정 단면도이다.
포토리소그라피 공정으로 상기 폴리(17)를 선택적으로 제거하여 메인 게이트(18)를 형성한다.
후에 선택성 식각 용액을 사용하여 상기 질화막(13)을 제거한다.
도 4f는 소오스/드레인을 형성한 공정 단면도이다.
상기 메인 게이트(18) 및 사이드 게이트(15)를 마스크로 이용하여 반도체 기판(11)에 상기 반도체 기판과 다른 타입의 불순물 이온을 주입하여 소오스/드레인 불순물 영역(19, 20)을 형성하면 세 개의 게이트를 갖는 전계 효과 트랜지스터가 완성된다.
상기와 같은 본 발명은 메인 게이트의 길이가 리소그라피 공정의 한계에 의 해서 더 이상 짧아질 수 없지만 본 공정은 증착 두께 조절에 의해 메인 게이트의 채널 길이를 줄일 수 있고 이는 칩의 사이즈를 줄일 수 있는 마진을 가지게 되는 것이다.
또한 기존보다 기판 안쪽으로 더 식각을 진행함으로써 식각 깊이에 따라 전류 흐름을 조절할 수 있는 마진을 가지게 되어 기존보다 디플리션(depletion)을 방지하는 효과를 가지게 된다.
또한 메인 게이트뿐만 아니라 사이드 게이트에도 소스/드레인 접합의 깊이보다 트렌치의 저면 길이가 이중으로 길게 형성되도록 하여 얕은 접합 깊이에 의한 단채널 효과를 억제하도록 하였다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 전계 효과 트렌지스터 및 그의 형성방법은 실리콘 기판 안쪽으로 2차에 걸쳐 더 식각을 진행하여 식각 깊이에 따라 전류흐름을 조절할 수 있는 마진을 가지게 되고 울트라 쉐로우 정션(Ultra shallow junction)에 의한 얕은 접합의 한계를 극복하기 위하여 이중으로 실리콘 안쪽으로 에치를 진행함으로써 소오스/드레인의 상승 효과가 있다.
Claims (6)
- 소정의 깊이로 반도체 기판을 식각하여 형성된 트렌치 측면에 일정한 간격으로 형성된 한쌍의 사이드 게이트;상기 사이드 게이트 사이에 상기 사이드 게이트가 형성된 반도체 기판보다 소정의 깊이로 상기 반도체 기판을 더 식각하여 형성된 메인 게이트;상기 사이드 게이트, 메인 게이트 및 반도체 기판 사이에 형성된 산화막; 및상기 사이드 게이트의 양측의 반도체 기판에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 전계 효과 트랜지스터.
- 반도체 기판상에 산화막 및 질화막을 형성하고 트렌치를 형성하는 제 1공정;상기 트렌치가 형성된 부분에 노출되어 있는 반도체 기판을 소정의 깊이로 더 식각하여 상기 트렌치를 반도체 기판 하부로 확장하는 제 2공정;상기 확장된 트렌치에서 소정의 깊이로 식각된 기판 상에만 산화막을 형성하고 상기 확장된 트렌치를 폴리로 채우는 제 3공정;상기 폴리를 제거하여 사이드 게이트를 형성하는 제 4공정;상기 사이드 게이트 사이의 반도체 기판을 소정 깊이로 식각하는 제 5공정;상기 식각된 반도체 기판 및 사이드 게이트에 산화막을 형성하고 폴리를 증착하는 제 6공정;상기 폴리를 선택적으로 제거하여 메인 게이트를 형성하는 제 7공정; 및상기 반도체 기판상에 소오스/드레인 불순물 영역을 형성하는 제 8공정을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
- 제 2항에 있어서,상기 제 1공정에서 증착되는 질화막의 두께, 형성되는 트렌치의 폭 및 상기 제 3공정에서 증착되는 폴리의 두께로 게이트 CD를 조절하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
- 제 2항에 있어서,상기 제2공정 및 제5공정에서 식각되는 반도체 기판의 깊이에 의하여 전류의 흐름을 조절하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
- 제 2항에 있어서,상기 제 4공정의 사이드 게이트는 상기 증착된 폴리에 에치백 공정을 실시하여 형성되는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
- 제 2항에 있어서,상기 소오스/드레인 불순물 영역은 상기 메인 게이트 및 사이드 게이트를 마스크로 이용하여 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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