KR100752194B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, (a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성하는 단계; (b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계; (c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계; (d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 사진/에칭 공정을 통하여 상기 게이트 산화막과 고농도 소스/드레인 영역이 형성될 부분의 실리사이드 차단막을 제거하는 단계; (e) 상기 실리사이드 차단막을 마스크로 이용하여 저농도 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계; (f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및 (g) 상기 반도체 기판의 전면에 콘택 식각정지막을 증착하고 패터닝하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함한다.
본 발명에 의하면, DEMOS 소자에서 실리사이드 차단막을 이용하여 셀프 어라인 콘택을 형성함으로써, 콘택의 CD를 매우 크게 하여 콘택 저항을 효과적으로 줄이고, 콘택의 미스 어라인 및 CD 변화에 대한 공정 마진을 크게 하며, 콘택과 실리사이드 차단막 사이를 이격시킬 필요없이 DEMOS 소자에서 소스/드레인 영역의 크기 를 줄여주는 효과가 있다.
DEMOS, 콘택, 저항, 실리사이드
Description
도 1a 내지 도 1c는 종래의 DEMOS 소자의 제조 방법을 나타낸 공정 단면도,
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 디이모스(DEMOS) 소자의 제조 방법을 나타낸 공정 단면도,
도 3은 본 발명의 제2 실시예에 따른 디이모스 소자의 구조를 나타낸 단면도,
도 4a 내지 도 4b는 본 발명의 제3 실시예에 따른 디이모스 소자의 제조 방법을 나타낸 공정 단면도,
도 5는 본 발명의 제4 실시예에 따른 디이모스 소자의 구조를 나타낸 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자에서 게이트 콘택의 CD를 크게 하여 콘택 저항을 효과적으로 줄이기 위한 디이모스 소자의 제조 방법에 관한 것이다.
최근에, 반도체 회로의 고집적화에 따라 다양한 기능의 집적회로가 동일 제 품에 공존하면서 다중 전압/전류 구동용 고전압 트랜지스터(High Voltage Transistor)가 요구되고 있다. 한편, 박막트랜지스터 액정 디스플레이 소자(TFT-LCD: Thin Film Transistor-Liquid Crystal Device)는 구동회로와 제어회로로 구성되는데, 제어회로는 5 V 로직으로, 구동부는 30 V 이상의 고전압 트랜지스터로 구성되어 있어 표준 CMOS(Complementary Metal Oxide Semiconductor FET)공정으로는 제조가 불가능하며 고전압 소자의 제조 공정을 적용할 경우 제어회로의 전력소모가 크고 제품의 크기도 증가하는 문제점이 있다.
이러한 문제점을 해결하기 위해 0.6 ㎛ 로직기술에 고전압 트랜지스터를 적용하기 위해 마스크 공정과 이온주입공정을 추가하여 로직소자의 특성은 변하지 않고 전압과 전류수준을 용이하게 조절할 수 있는 방법이 제안되고 있다.
도 1a 내지 도 1c는 종래의 DEMOS 소자의 제조 방법을 나타낸 공정 단면도들이며, 이하에서는 설명의 편의상 고전압 NMOS(High Voltage) NMOS를 제조하는 방법에 대해서 설명하기로 한다.
도 1a에 도시된 바와 같이, 반도체 기판(100)에 P형 웰(102)을 형성하고, P형 웰(102)의 양측 영역에 소자분리막인 STI(Shallow Trench Isolation)(104)를 형성한 후, 반도체 기판(100) 상에 게이트 산화막(106a) 및 폴리실리콘층(106b)을 순차적으로 증착하고 패터닝하여 게이트(106)를 형성하며, 게이트(106)와 STI(104) 사이에 이온주입 공정을 이용하여 저농도 소스/드레인 영역(108)을 형성한다. 이어서, 스페이서(Spacer) 공정을 이용하여 게이트의 양측벽에 스페이서(110)를 형성한다.
도 1b에 도시된 바와 같이, STI(104)에서 소정 거리만큼 이격된 저농도 소스/드레인 영역(108)의 상부면에 포토레지스트(112)를 형성한 후, STI(104)와 포토레지스트(112) 사이에 이온주입 공정을 이용하여 고농도 소스/드레인 영역(108a)을 형성한다.
도 1c에 도시된 바와 같이, 반도체 기판(100)의 전면에 실리사이드 차단막(114)을 증착하고, 사진/식각 공정을 이용하여 게이트(106)와 고농도 소스/드레인 영역(108a) 사이의 영역을 제외한 나머지 영역의 실리사이드 차단막(114)을 제거하며, 실리사이드 공정을 이용하여 게이트(106) 및 고농도 소스/드레인 영역(108a)에 실리사이드막(116)을 형성한다. 이후, 게이트(106)와 고농도 소스/드레인 영역(108a) 사이에 존재하는 실리사이드 차단막(114)을 제거한다. 이어서, 반도체 기판(100)의 전면에 콘택 식각정지막(미도시)을 증착하고, 콘택(118)으로 형성될 부분(즉, 고농도 소스/드레인 영역의 일측 영역)을 제외한 나머지 영역의 콘택 식각정지막(미도시)을 제거한 후, 콘택 형성 공정을 이용하여 콘택(118)을 형성한다.
하지만, 종래의 DEMOS 소자의 제조 방법에서 실리사이드막(116)이 고농도 소스/드레인 영역(108a)을 넘어 저농도 소스/드레인 영역(108) 안으로 들어가는 것을 방지하기 위해 고농도 소스/드레인 영역(108a)과 실리사이드 차단막(114) 간의 중첩이 필요하고(도 1c에서의 "a"), 실리사이드 차단막(114) 형성 시 발생하는 미스 어라인 및 CD(Critical Dimension) 변화와 콘택 형성 시 발생하는 미스 어라인 및 CD 변화에 의해 콘택(118)이 실리사이드 차단막(114) 위에 걸쳐서 형성되는 것을 방지하기 위해 실리사이드 차단막(114)과 콘택(118)을 일정 거리 이상으로 이격시켜야하며(도 1c에서의 "b"), 콘택(118)과 고농도 소스/드레인 영역(108a)의 미스 어라인이나 CD 변화에 의해 콘택(118)이 STI(104)에 걸쳐 형성되는 것을 방지하기 위해 콘택(118)을 STI(104)로부터 일정 거리 이상으로 이격시키게 된다(도 1c에서의 "d").
따라서, 종래와 같은 방법을 이용하여 DEMOS 소자를 제조하는 경우 고농도 소스/드레인 영역(108a)의 길이가 상기와 같이 "a+b+d"만큼 길어지게 되어 콘택 저항이 증가되는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자에서 게이트 콘택의 CD를 크게 하여 콘택 저항을 효과적으로 줄이기 위한 반도체 소자의 제조 방법을 제공한다.
본 발명의 다른 목적은 실리사이드 차단막을 이용하여 셀프 어라인으로 고농도 소스/드레인 영역과 산화막을 형성하여 고농도 소스/드레인 영역과 산화막의 중첩이 필요없으므로, DEMOS 소자에서 소스/드레인 영역의 크기를 줄이기 위한 방법을 제공한다.
이와 같은 목적을 달성하기 위한 본 발명은, 디이모스 소자의 제조 방법에 있어서, (a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성하는 단계; (b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계; (c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계; (d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 사진/에칭 공정을 통하여 상기 게이트 산화막과 고농도 소스/드레인 영역이 형성될 부분의 실리사이드 차단막을 제거하는 단계; (e) 상기 실리사이드 차단막을 마스크로 이용하여 저농도 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계; (f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및 (g) 상기 반도체 기판의 전면에 콘택 식각정지막을 증착하고 패터닝하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함한다.
또한, 본 발명은, 디이모스 소자의 제조 방법에 있어서, (a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성하는 단계; (b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계; (c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계; (d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 사진/에칭 공정을 통하여 상기 게이트 산화막과 고농도 소스/드레인 영역이 형성될 부분 및 STI의 상부면에 존재하는 실리사이드 차단막을 제거하는 단계; (e) 상기 실리사이드 차단막을 마스크로 이용하여 저농도 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계; (f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및 (g) 상기 반도체 기판의 전면에 콘택 식각정지막을 증착하고 패터닝하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함한다.
또한, 본 발명은, 디이모스 소자의 제조 방법에 있어서, (a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성하는 단계; (b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계; (c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계; (d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 패터닝된 포토레지스트를 마스크로 이용하여 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계; (e) 상기 포토레지스트를 마스크로 이용하여 상기 실리사이드 차단막을 패터닝하는 단계; (f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및 (g) 상기 반도체 기판의 전면에 콘택 식각정지막을 증착하고 패터닝하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함한다.
또한, 본 발명은, 디이모스 소자의 제조 방법에 있어서, (a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성 하는 단계; (b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계; (c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계; (d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 사진/에칭 공정을 통하여 상기 게이트 산화막과 고농도 소스/드레인 영역이 형성될 부분의 실리사이드 차단막을 제거하는 단계; (e) 상기 실리사이드 차단막을 마스크로 이용하여 저농도 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계; (f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및 (g) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함한다.
이하, 본 발명의 일실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
본 발명의 실시예에서는 디이모스 트랜지스터의 제조 방법을 설명한다. DENMOS 및 DEPMOS는 도전형만 반대로서 구조는 동일하므로, 상세한 설명에서는 DENMOS에 대해서만 설명한다. 또한, 본 발명의 실시예에서 디이모스 소자를 제조할 때 게이트를 형성한 이후에, P웰에 저농도 불순물 이온을 주입하여 저농도 소스/드 레인 영역을 형성하는 방법으로 한정하고 있지만, 이에 한정하는 것은 아니며 고열 드리프트 드라이브인 공정(High Thermal Drift Drive in)을 위해서 게이트 형성 이전에 P웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성할 수도 있다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 디이모스(DEMOS) 소자의 제조 방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(200)에 대해 웰 형성 공정을 통하여 고전압용 P웰(202)을 형성하고, P웰(200)의 양측 영역에 STI(206)를 형성한다. 이어서, 반도체 기판(200)의 전면에 게이트 산화막(208a) 및 폴리실리콘층(208b)을 순차적으로 증착하고 패턴닝하여 게이트(208)를 형성한다. 이후, 이온주입 공정을 통하여 STI(206)와 게이트(208) 사이의 P웰(200)에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역(204)을 형성하고, 게이트(208)의 양측벽에 스페이서(Spacer)(210)를 형성한다.
도 2b에 도시된 바와 같이, 반도체 기판(200)의 전면에 실리사이드 차단막(212)을 증착하고, 사진/에칭 공정을 통하여 게이트 산화막(208a)과 고농도 소스/드레인 영역(204a)이 형성될 부분의 실리사이드 차단막(212)을 제거한다. 여기서, 실리사이드 차단막(212)은 고농도 소스/드레인 영역(204a)을 형성하기 위해 실시하는 이온주입 공정 시 효과적으로 불순물 이온을 차단할 수 있는 두께로 증착한다. 또한, 실리사이드 차단막(212)으로는 Si3N4, SiON, SiO2 또는 SiO2/Si3N4, SiO2/SiON 등과 같이 적층 구조로 형성될 수 있다.
도 2c에 도시된 바와 같이, 실리사이드 차단막(212)을 마스크로 하는 이온주입 공정을 통하여 저농도 소스/드레인 영역(204)에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역(204a)을 형성한다.
도 2d 및 도 2e에 도시된 바와 같이, 실리사이드 차단막(212)을 마스크로 이용하여 고농도 소스/드레인 영역(204a) 및 게이트(208)의 상부면에 실리사이드막(214)을 증착한다. 이어서, 반도체 기판(200)의 전면에 콘택 식각정지막(216)을 증착하고, 콘택(218)으로 사용될 영역의 콘택 식각정지막(216)을 제거한다. 이후, 고농도 소스/드레인 영역(204a)의 상부에 콘택(218)을 형성한다. 여기서, 콘택(218)으로 사용될 영역은 고농도 소스/드레인 영역(204a)보다 큰 규모가 되도록 형성한다.
한편, 도 2e에서와 같이 콘택(218)을 고농도 소스/드레인 영역(204a)보다 크게 형성하더라도 실리사이드 차단막(212)이 고농도 소스/드레인 영역(204a) 밖에서 콘택 정션(Contact Junction)이 만들어지지 않도록 한다. 즉, 실리사이드 차단막 셀프 어라인 콘택(Silicide Blocking Layer Self Align Contact)을 형성할 수 있다. 따라서, 콘택(218)을 기존보다 크게 형성하여 고농도 소스/드레인 영역(204a)과 콘택(218) 간의 저항을 효과적으로 줄일 수 있다.
또한, 고농도 소스/드레인 영역(204a)과 실리사이드막(214)이 실리사이드 차단막(212)에 의해 셀프 어라인 구조로 형성되기 때문에 실리사이드막(214)과 고농도 소스/드레인 영역(204a)의 중첩이 필요없으며(도 1c에서의 "a"), 실리사이드 차 단막(212)에 셀프 어라인하여 콘택(218)을 형성하기 때문에 종래의 공정에서 필요한 실리사이드 차단막(212)과 콘택(218) 사이의 이격(도 1c에서의 "c")이 필요없게 된다.
따라서, 콘택 정션(즉, 고농도 소스/드레인 영역 또는 실리사이드막)을 종래의 콘택 CD와 동일하게 "c"만큼 형성시킬 경우 DEMOS 소자의 고농도 소스/드레인 영역(204a)의 길이는 저농도 소스/드레인 영역(204)의 길이 "A"와 고농도 소스/드레인(204a)의 길이 "c" 외에 단지 실리사이드 차단막(212)과 STI(206) 사이의 중첩 영역인 "e" 만큼 증가하게 된다. 여기서, "e"는 종래 기술에서의 콘택과 STI의 거리 "d" 수준으로 설정할 수 있으므로, 고농도 소스/드레인 영역(204a)과 실리사이드막(214)의 중첩 길이(도 1c에서의 "a"), 실리사이드 차단막(212)과 콘택(218) 간의 이격 길이(도 1c에서의 "b") 만큼 고농도 소스/드레인 영역(204a)의 길이를 줄일 수 있게 된다.
도 3은 본 발명의 제2 실시예에 따른 디이모스 소자의 구조를 나타낸 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 디이모스 소자는 본 발명의 제1 실시예와 동일한 방법으로 제조되나, 실리사이드 차단막(212)을 증착한 후, 사진/식각 공정 시 STI(206)의 상부면에는 실리사이드 차단막(212)을 형성하지 않게 된다. 이 경우에는 종래의 디이모스 소자의 공정과 동일하게 콘택(218)과 STI(206) 사이의 이격(도 1c에서의 "d")을 필요로 하며, 콘택(218)을 게이트(208) 쪽으로 확장하여 형성할 수는 있으나, STI(206) 쪽으로 확장하여 형성할 수는 없 다.
도 4a 내지 도 4b는 본 발명의 제3 실시예에 따른 디이모스 소자의 제조 방법을 나타낸 공정 단면도이다.
도 4a에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 디이모스 소자는 본 발명의 제1 실시예와 동일한 방법으로 제조되나, 고농도 소스/드레인 영역(204a)를 형성할 때, 반도체 기판(200)의 전면에 실리사이드 차단막(212)을 증착하고, 패터닝된 포토레지스트를 마스크로 이용하여 이온주입 공정을 실시한 후, 고농도 소스/드레인 영역(204a)를 형성하게 된다. 이후, 오픈된 영역의 실리사이드 차단막(212)을 식각하게 된다. 여기서, 고농도 소스/드레인 영역(204a)를 형성하기 위해서 본 발명의 제1 실시예보다 실리사이드 차단막(212)의 두께를 더 얇게 하여 증착하거나 이온주입 공정 시 주입되는 불순물 이온의 농도를 높게 하여 공정을 진행함이 바람직하다.
도 5는 본 발명의 제4 실시예에 따른 디이모스 소자의 구조를 나타낸 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 디이모스 소자는 본 발명의 제1 실시예와 동일한 방법으로 제조되나, 콘택(218)을 형성하기 위해서 콘택 식각정지막(216)을 증착하지 않고, 실리사이드 차단막(212)을 마스크로 이용하여 콘택(218)을 형성하게 된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질 적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, DEMOS 소자에서 실리사이드 차단막을 이용하여 셀프 어라인 콘택을 형성함으로써, 콘택의 CD를 매우 크게 하여 콘택 저항을 효과적으로 줄이고, 콘택의 미스 어라인 및 CD 변화에 대한 공정 마진을 크게 하며, 콘택과 실리사이드 차단막 사이를 이격시킬 필요없이 DEMOS 소자에서 소스/드레인 영역의 크기를 줄여주는 효과가 있다.
또한, DEMOS 소자에서 소스/드레인 영역의 크기를 줄여줌으로써, 칩 면적을 작게할 수 있고, 공정 마진이 종래의 공정보다 더 넓어 신뢰성있는 DEMOS 소자를 제조할 수 있고, 효과적인 콘택 저항 감소로 인해 칩 성능을 향상시키는 효과가 있다.
Claims (9)
- 디이모스 소자의 제조 방법에 있어서,(a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성하는 단계;(b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계;(c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계;(d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 사진/에칭 공정을 통하여 상기 게이트 산화막과 고농도 소스/드레인 영역이 형성될 부분의 실리사이드 차단막을 제거하는 단계;(e) 상기 실리사이드 차단막을 마스크로 이용하여 저농도 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계;(f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및(g) 상기 반도체 기판의 전면에 콘택 식각정지막을 증착하고 패터닝하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 디이모스 소자의 제조 방법.
- 제1항에서,상기 실리사이드 차단막은 Si3N4, SiON, SiO2 또는 SiO2/Si3N4, SiO2/SiON 중 적어도 하나 이상을 포함하는 적층 구조로 형성되는 것을 특징으로 하는 디이모스 소자의 제조 방법.
- 제1항에서,상기 콘택은 상기 고농도 소스/드레인 영역보다 큰 규모를 갖는 것을 특징으로 하는 디이모스 소자의 제조 방법.
- 디이모스 소자의 제조 방법에 있어서,(a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성하는 단계;(b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계;(c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계;(d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 사진/에칭 공정을 통하여 상기 게이트 산화막과 고농도 소스/드레인 영역이 형성될 부분 및 STI의 상부면에 존재하는 실리사이드 차단막을 제거하는 단계;(e) 상기 실리사이드 차단막을 마스크로 이용하여 저농도 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계;(f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및(g) 상기 반도체 기판의 전면에 콘택 식각정지막을 증착하고 패터닝하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 디이모스 소자의 제조 방법.
- 제4항에서,상기 콘택은 상기 고농도 소스/드레인 영역보다 큰 규모를 갖는 것을 특징으로 하는 디이모스 소자의 제조 방법.
- 디이모스 소자의 제조 방법에 있어서,(a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성하는 단계;(b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계;(c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저 농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계;(d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 패터닝된 포토레지스트를 마스크로 이용하여 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계;(e) 상기 포토레지스트를 마스크로 이용하여 상기 실리사이드 차단막을 패터닝하는 단계;(f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및(g) 상기 반도체 기판의 전면에 콘택 식각정지막을 증착하고 패터닝하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 디이모스 소자의 제조 방법.
- 제6항에서,상기 콘택은 상기 고농도 소스/드레인 영역보다 큰 규모를 갖는 것을 특징으로 하는 디이모스 소자의 제조 방법.
- 디이모스 소자의 제조 방법에 있어서,(a) 반도체 기판에 고전압용 웰을 형성하고, 웰의 양측 영역에 STI(Shallow Trench Isolation)을 형성하는 단계;(b) 상기 반도체 기판의 전면에 게이트 산화막 및 폴리실리콘층을 순차적으로 증착하고 패터닝하여 게이트를 형성하는 단계;(c) 상기 STI와 상기 게이트 사이의 웰에 저농도 불순물 이온을 주입하여 저농도 소스/드레인 영역을 형성하고, 상기 게이트의 양측벽에 스페이서를 형성하는 단계;(d) 상기 반도체 기판의 전면에 실리사이드 차단막을 증착하고, 사진/에칭 공정을 통하여 상기 게이트 산화막과 고농도 소스/드레인 영역이 형성될 부분의 실리사이드 차단막을 제거하는 단계;(e) 상기 실리사이드 차단막을 마스크로 이용하여 저농도 소스/드레인 영역에 고농도 불순물 이온을 주입하고, 고농도 소스/드레인 영역을 형성하는 단계;(f) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역 및 상기 게이트의 상부면에 실리사이드막을 증착하는 단계; 및(g) 상기 실리사이드 차단막을 마스크로 이용하여 상기 고농도 소스/드레인 영역의 상부에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 디이모스 소자의 제조 방법.
- 제8항에서,상기 콘택은 상기 고농도 소스/드레인 영역보다 큰 규모를 갖는 것을 특징으로 하는 디이모스 소자의 제조 방법.
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