KR20030000666A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 1차 및 2차 불순물 이온 주입 공정을 실시하여 LDD 구조의 소오스 영역 및 드레인 영역을 형성한 후 드레인 영역과 그에 인접한 소자 분리막 영역에 2차 불순물 이온보다 같거나 고농도의 3차 불순물 이온 주입 공정을 실시함으로써 드레인 영역을 노출시키는 콘택 형성 공정의 마진을 확보할 수 있을 뿐만 아니라 드레인 영역의 누설 전류를 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 1차 및 2차 불순물 이온 주입 공정을 실시한 후 드레인 영역과 소자 분리막 영역에 선택적으로 3차 불순물 이온 주입 공정을 실시함으로써 드레인 영역을 노출시키는 콘택 형성 공정의 마진을 확보할 수 있을 뿐만 아니라 드레인 영역의 누설 전류를 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1은 일반적인 반도체 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도로서, SRAM 셀의 제조 방법을 예를들어 설명하기 위해 도시한 단면도이다.
반도체 기판(101)상의 소정 영역에 소자 분리막(102)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 액티브 영역은 다시 소정의 공정을 통하여 셀 영역과 주변 회로 영역으로 확정된다. 전체 구조 상부에 게이트 산화막(103) 및 폴리실리콘막(104)을 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(104) 및 게이트 산화막(103)을 패터닝하여 게이트를 형성한다. 이 공정에 의해 주변 회로 영역에는 인접 셀과의 연결을 위한 배선이 형성된다. 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상에 저농도 불순물 영역을 형성한다. 그리고, 게이트 및 인접 셀과의 연결을 위한 배선 측벽에 스페이서(105)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상에 LDD 구조의 접합 영역(106)을 형성한다. 전체 구조 상부에 귀금속막을 증착한 후 열처리 공정을 실시하여 게이트 상부 및 접합 영역(106) 상부에 실리사이드막(107)을 형성한다. 귀금속막으로는 코발트, 니켈, 텅스텐등을 사용한다. 그리고, 미반응 귀금속막을 제거한 후 전체 구조 상부에 콘택 식각 정지막으로 사용되는 질화막(108)을 형성하고, 제 1 층간 절연막(109)을 형성한다. 제 1 층간 절연막(109) 및 질화막(108)의 소정 영역을 식각하여 접합 영역(106)의 소정 영역, 즉 드레인 영역을 노출시키는 제 1 콘택홀을 형성한다. 제 1 콘택홀이 매립되도록 제 1 도전층(110)을 형성한 후 비트라인(111)을 형성한다. 그리고, 전체 구조 상부에 제 2 층간 절연막(112)을 형성한 후 제 2 및 제 1 층간 절연막(112 및 109)의 소정 영역을 식각하여 접합 영역(106)의 다른 영역, 즉 소오스 영역을 노출시키는 제 2 콘택홀을 형성한다. 제 2 콘택홀이 매립되도록 제 2 도전층(113)을 형성한다.
상기와 같은 일반적은 SRAM 셀의 제조 공정에서 상기 식각 정지막으로 사용되는 질화막은 제 1 및 제 2 콘택홀을 형성하기 위한 식각 공정에서 스페이서가 손상되어 접합 영역에서의 누설 전류 문제를 해결하기 위한 하나의 방법으로 형성하는 것이다. 스페이서의 손상에 의한 접합 영역에서의 누설 전류 문제를 해결하기 위한 다른 방법으로 콘택홀을 형성한 후 이온 주입 공정을 실시할 수도 있다. 그런데, 콘택홀을 형성한 후 이온 주입 공정을 실시할 경우 주입된 불순물은 게이트와콘택간의 좁은 공간 때문에 트랜지스터의 채널 영역까지 확산되어 SRAM 셀의 동작을 위한 트랜지스터의 동작에 악영향을 미치게 된다. 한편, 상기 게이트와 접합 영역 상부에 형성되는 실리사이드막은 고성능(high performance) 및 고속(high speed) SRAM 등의 제품에서 기생 저항(parasitic resistance)을 줄여 고속 동작을 실현하기 위해 형성하는 것이다. 그런데, 실리사이드막을 형성함으로써 접합 누설 문제는 보다 심각하게 대두되며, 결국 저전력 SRAM 등과 같이 낮은 수준의 접합 누설이 절대적으로 요구되는 소자에서는 실리사이드 공정 자체의 적용이 큰 제한 요소로 작용하고 있다. 또한, 상기한 바와 같이 이온 주입 대신에 식각 정지막으로 사용되는 질화막 형성 공정을 실시할 경우의 열 효과로 인해 실리사이드를 형성할 때의 문제점의 하나인 폴리실리콘막의 응집(agglomeration) 현상이 보다 큰 문제점으로 대두된다.
본 발명의 목적은 스페이서의 손상을 방지하면서 접합 영역의 누설 전류 문제를 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 폴리실리콘막의 응집 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
도 1은 일반적인 반도체 소자의 제조 방법을 예를들어 설명하기 위한 SRAM 셀의 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : 반도체 기판102 및 202 : 소자 분리막
103 및 203 : 게이트 산화막104 및 204 : 폴리실리콘막
105 및 206 : 스페이서106 : 접합 영역
107 및 210 : 실리사이드막108 및 211 : 식각 정지막
109 및 212 : 제 1 층간 절연막110 및 213 : 제 1 도전층
111 및 214 : 비트라인112 및 215 : 제 2 층간 절연막
113 및 216 : 제 2 도전층205 : 1차 불순물 영역
207 : 2차 불순물 영역208 : 감광막 패턴
209 : 3차 불순물 영역
본 발명에 따른 반도체 소자의 제조 방법은 액티브 영역 및 소자 분리 영역이 확정된 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계와, 1차 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 1차 불순물 영역을 형성하는 단계와, 상기 게이트 측벽에 스페이서를 형성한 후 2차 불순물 이온 주입 공정을 실시하여 상기 1차 불순물 영역과 중첩되는 2차 불순물 영역을 형성하는 단계와, 상기 2차 불순물 영역중 선택된 영역에 3차 불순물 이온 주입 공정을 실시하여 상기 2차 불순물 영역중 선택된 영역과 중첩되는 3차 불순물 영역을 형성하는 단계와, 전체 구조 상부에 식각 정지막 및 층간 절연막을 형성하는 단계와, 상기 층간 절연막 및 식각 정지막의 소정 영역을 식각하여 상기 3차 불순물 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201)상의 소정 영역에 소자 분리막(202)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 액티브 영역은 다시 소정의 공정을 통하여 셀 영역과 주변 회로 영역으로 확정된다. 전체 구조 상부에 게이트 산화막(203) 및 폴리실리콘막(204)을 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(204) 및 게이트 산화막(203)을 패터닝하여 게이트를 형성한다. 이 공정에 의해 주변 회로 영역에는 인접 셀과의 연결을 위한배선이 형성된다. 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 1차 불순물 영역(205)을 형성한다. 그리고, 게이트 및 인접 셀과의 연결을 위한 배선 측벽에 스페이서(206)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 2차 불순물 영역(207)을 형성하여 LDD 구조의 소오스 및 드레인 영역을 형성한다.
도 2(b)를 참조하면, 전체 구조 상부에 감광막을 도포한 후 소정의 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(208)을 형성한다. 이에 의해 형성된 감광막 패턴(208)은 드레인 영역과 이에 인접한 소자 분리 영역을 노출시키도록 형성된다. 그리고, 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(201)의 드레인 영역상에 3차 불순물 영역(209)을 형성한다. 3차 불순물 영역(209)은 2차 불순물 영역(207)을 형성하기 위한 고농도 불순물 이온보다 적어도 같거나 높은 농도의불순물 이온을 주입하여 형성한다. 따라서, 2차 불순물 영역(207)과 같거나 또는 더 깊이 형성된다. 한편, 3차 불순물 이온 주입 공정은 경사(tilt) 이온 주입 공정으로 실시할 수도 있다.
도 2(c)를 참조하면, 전체 구조 상부에 귀금속막을 증착한 후 열처리 공정을 실시하여 게이트 상부 및 접합 영역(207 및 209) 상부에 실리사이드막(210)을 형성한다. 귀금속막으로는 코발트, 니켈, 텅스텐등을 사용한다. 그리고, 미반응 귀금속막을 제거한 후 전체 구조 상부에 식각 정지막으로 사용되는 질화막(211)을 형성하고, 제 1 층간 절연막(212)을 형성한다. 제 1 층간 절연막(212) 및 질화막(211)의 소정 영역을 식각하여 3차 불순물 영역(209), 즉 드레인 영역을 노출시키는 제 1콘택홀을 형성한다. 제 1 콘택홀이 매립되도록 제 1 도전층(213)을 형성한 후 비트라인(214)을 형성한다. 그리고, 전체 구조 상부에 제 2 층간 절연막(215)을 형성한 후 제 2 및 제 1 층간 절연막(215 및 212)의 소정 영역을 식각하여 2차 불순물 영역(207), 즉 소오스 영역을 노출시키는 제 2 콘택홀을 형성한다. 제 2 콘택홀이 매립되도록 제 2 도전층(216)을 형성한다.
상술한 바와 같이 본 발명에 의하면 2차 불순물 이온 주입 공정을 실시한 후 드레인 영역과 소자 분리막 영역에 선택적으로 3차 불순물 이온 주입 공정을 실시함으로써 드레인 영역을 노출시키는 콘택 형성 공정의 마진을 확보할 수 있을 뿐만 아니라 드레인 영역의 누설 전류를 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 액티브 영역 및 소자 분리 영역이 확정된 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계와,
    1차 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 1차 불순물 영역을 형성하는 단계와,
    상기 게이트 측벽에 스페이서를 형성한 후 2차 불순물 이온 주입 공정을 실시하여 상기 1차 불순물 영역과 중첩되는 2차 불순물 영역을 형성하는 단계와,
    상기 2차 불순물 영역중 선택된 영역에 3차 불순물 이온 주입 공정을 실시하여 상기 2차 불순물 영역중 선택된 영역과 중첩되는 3차 불순물 영역을 형성하는 단계와,
    전체 구조 상부에 식각 정지막 및 층간 절연막을 형성하는 단계와,
    상기 층간 절연막 및 식각 정지막의 소정 영역을 식각하여 상기 3차 불순물 영역을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀이 매립되도록 도전층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 3차 불순물 이온 주입 공정은 상기 2차 불순물 영역 및 상기 2차 불순물 영역과 인접한 소자 분리 영역까지 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 3차 불순물 이온 주입 공정을 상기 2차 불순물 이온 주입 공정보다 같은 농도 또는 고농도로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 3차 불순물 영역은 상기 2차 불순물 영역보다 같거나 더 깊게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752194B1 (ko) * 2006-09-08 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102428A (ja) * 1991-10-07 1993-04-23 Sony Corp 半導体メモリ装置及びその製造方法
KR0155865B1 (ko) * 1995-08-08 1998-10-15 김광호 Dram 셀 및 그 제조방법
KR19990005150A (ko) * 1997-06-30 1999-01-25 윤종용 반도체 메모리소자의 불순물층 형성방법
JP2001144192A (ja) * 1999-11-12 2001-05-25 Nec Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102428A (ja) * 1991-10-07 1993-04-23 Sony Corp 半導体メモリ装置及びその製造方法
KR0155865B1 (ko) * 1995-08-08 1998-10-15 김광호 Dram 셀 및 그 제조방법
KR19990005150A (ko) * 1997-06-30 1999-01-25 윤종용 반도체 메모리소자의 불순물층 형성방법
JP2001144192A (ja) * 1999-11-12 2001-05-25 Nec Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752194B1 (ko) * 2006-09-08 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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