KR20070002589A - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
반도체 소자의 트랜지스터 형성 방법 Download PDFInfo
- Publication number
- KR20070002589A KR20070002589A KR1020050058191A KR20050058191A KR20070002589A KR 20070002589 A KR20070002589 A KR 20070002589A KR 1020050058191 A KR1020050058191 A KR 1020050058191A KR 20050058191 A KR20050058191 A KR 20050058191A KR 20070002589 A KR20070002589 A KR 20070002589A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- lpp
- gate line
- region
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 11
- 238000000206 photolithography Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract 2
- 239000011229 interlayer Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 더욱 상세하게는 리세스(recess) 게이트와 게이트 라인 간 정렬 오차(misalignment)를 개선하기 위하여, 소자분리영역을 구비한 반도체 기판 상부에 랜딩 플러그 폴리(LPP)를 형성하는 단계; 상기 LPP 측벽에 스페이서를 형성하는 단계; 상기 구조물을 식각 마스크로 이용하여 반도체 기판상에 리세스 게이트 영역을 형성하는 단계; 상기 리세스 게이트 영역 상부에 다결정 폴리실리콘층 및 금속층을 순차적으로 형성하여 게이트 라인을 형성하는 단계; 상기 LPP 및 게이트 라인 상부에 절연막을 형성하는 단계; 및 사진 식각 공정으로 상기 LPP 상부를 노출시켜 랜딩 플러그 콘택을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1h는 본 발명의 반도체 소자의 트랜지스터 형성 방법을 도시한 공정 개략도이다.
< 도면의 주요부분에 대한 부호의 설명 >
21: 반도체 기판 23: 소자분리영역
25: 랜딩 플러그 폴리 형성물질 25-1: 랜딩 플러그 폴리(LPP)
27: 포토레지스트 패턴 29: 스페이서
31: 리세스 게이트 영역 33: 다결정 폴리실리콘층
35: 금속층 37: 절연막
39: 랜딩 플러그 콘택
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 더욱 상세하게는 측벽 스페이서(spacer)가 형성된 랜딩 플러그 폴리(landing plug poly; 이하 "LPP"라 칭함)를 우선 형성한 후, 이를 식각 마스크로 이용하여 리세스(recess) 게 이트 영역과 게이트 라인을 동시에 형성함으로써, 정렬 오차(misalignment)가 발생하지 않는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
오늘날, 반도체 소자의 응용 분야가 확장됨에 따라, 제조 원가는 낮으면서, 집적화 및 전기적 특성은 향상된 대용량의 반도체 소자를 제조하기 위한 공정 설비나, 공정 기술의 개발이 절실히 요구되고 있다. 이와 관련하여, 사진식각공정(photo-lithography) 공정, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 한계 등을 개선하여 안정된 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다.
한편, 반도체 소자의 고집적화로, 반도체 소자의 게이트 라인 선폭, 게이트 라인의 유전막 두께 및 소오스/드레인의 접합 깊이(junction depth) 등과 같은 물리적 단위(physical dimension)를 포함하는 트랜지스터 크기와 주변 회로의 채널 영역 길이가 감소하였다.
이에 따라, 반도체 소자의 데이터 보유 시간(retention time)을 확보하는 것이 어려워졌을 뿐만 아니라, 공정 마진이 감소하여 접합 누설(junction leakage) 전류가 증가하였다. 또한, 반도체 소자의 전기적 특성을 향상시키기 위해 기판에 대한 도핑 농도를 증가하는 경우, 전계(electric field)가 증가하는 등 여러 가지 단점이 발생한다.
이와 같은 문제점을 개선하기 위하여, 종래 게이트 라인의 하부 채널 영역에 함몰된 요철 형태의 리세스 게이트를 형성하여 소자의 채널 길이를 확장시키는 방법이 개발되었다.
하지만, 상기 리세스 게이트는 통상적으로 (i) 소자분리영역(shallow trench isolation; STI)이 구비된 반도체 기판의 활성 영역 상부에 노광 및 식각 공정으로 리세스 게이트 영역을 형성한 다음, (ii) 상기 리세스 게이트 영역 상에 게이트 라인을 형성하는 단계로 형성한다. 이때, 상기 리세스 게이트 영역을 형성하거나, 게이트 라인을 형성하는 노광 및 식각 공정은 서로 상이한 공정 조건으로 수행되기 때문에, 상기 리세스 게이트 영역 상부에 정확히 오버랩된 게이트 라인을 형성하는 것이 용이하지 않아, 상기 두 구조물 간에 정렬 오차(misalignment)가 발생한다.
이러한 문제점은 후속 셀 트랜지스터의 특성 및 칩 특성에 크게 영향을 미친다. 즉, 상기 두 구조물 간에 정렬 오차가 발생하면 셀의 Vt 전압이 상승하고, 스토리지 노드 콘택의 Rc가 증가하여 소자의 리프레쉬(refresh) 감소한다. 그뿐만 아니라, 후속 랜딩 플러그 콘택을 형성하기 위한 과다 식각(over-etch) 공정을 수행하는 경우, 정렬 오차가 발생한 부분에서 공정 마진 부족으로 게이트 전극의 상부와 플러그 간에 쇼트(short)가 발생하고, 형성된 플러그와 기판과의 접촉 면적이 감소하여 소자 저항이 증가한다.
이에 본 발명자들은 활발한 연구 결과 고가의 장비 개발 없이도 상기한 종래의 문제점들을 극복할 수 있는 새로운 트랜지스터 형성 방법을 개발하여 본 발명을 완성하였다.
본 발명은 상기와 같은 종래 반도체 소자의 트랜지스터 형성 공정 시 발생한 문제점을 해결하기 위하여 안출된 것으로서, 측벽 스페이서가 형성된 LPP를 우선 형성한 후, 이를 식각 마스크로 이용하여 리세스 게이트 영역과 게이트 라인을 동시에 형성함으로써, 리세스 게이트 영역과 게이트 라인 간 정렬 오차를 개선할 수 있는 반도체 소자의 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는
소자분리영역을 구비한 반도체 기판 상부에 사진 식각 공정에 의한 LPP를 형성하는 단계;
상기 LPP 측벽에 스페이서를 형성하는 단계;
상기 구조물을 식각 마스크로 이용하여 반도체 기판상에 리세스 게이트 영역을 형성하는 단계;
상기 리세스 게이트 영역 상부에 게이트 라인을 형성하는 단계;
상기 LPP 및 게이트 라인의 전면에 절연막을 형성하는 단계; 및
사진 식각 공정으로 상기 LPP 상부를 노출시켜 랜딩 플러그 콘택을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
상기와 같이 본 발명에서는 게이트 리세스 영역 형성 전에 LPP를 먼저 형성한 다음, 이를 식각 마스크로 이용하여 리세스 게이트 영역과 게이트 라인을 동시에 형성함으로써, 리세스 게이트 상부에 게이트 라인을 바로 형성할 수 있어 두 구조물 간의 정렬 오차를 방지할 수 있다.
이하, 본 발명을 도 1a 내지 도 1h를 이용하여 구체적으로 설명한다. 즉, 하기 도 1a 내지 도 1h는 본 발명의 반도체 소자의 트랜지스터 형성 방법을 설명하기 위한 공정 개략도이다.
도 1a를 참조하면, 소자분리영역(23)이 구비된 반도체 기판(21) 상부에 LPP 형성 물질층(25)을 형성한다.
상기 도 1a의 LPP 형성 물질층(25) 상부에 도 1b에 도시한 바와 같이 노광 및 현상 공정에 의한 포토레지스트 패턴(27)을 형성한 다음, 이를 식각 마스크로 이용하여 도 1c에 도시한 바와 같은 LPP(25-1)를 형성한다.
상기 도 1c의 포토레지스트 패턴(27)을 모두 제거한 다음, 상기 LPP(25-1)를 포함하는 구조물 전면에 질화막을 형성하고, 식각하여 도 1d에 도시한 바와 같이 LPP(25-1)의 측벽 스페이서(29)를 형성한다.
이때, 상기 질화막은 600~800℃에서 형성하는 것이 바람직하다.
상기 식각 공정은 건식 식각 공정에 의해 수행되며, 상기 식각 공정에 의해 스페이서와 스페이서 사이의 리세스 게이트 및 게이트 라인이 형성되는 반도체 기판(1) 영역이 노출된다.
상기 도 1d의 측벽 스페이서(29)가 형성된 LPP(25-1)를 식각 마스크로 이용하여, 도 1e에 도시한 바와 같이 반도체 기판(21)의 활성 영역 상에 리세스 게이트 영역(31)을 형성한다.
이어서, 상기 도 1e의 리세스 게이트 영역(31)을 포함하는 구조물 전면에 리세스 게이트 영역(31)이 매립되도록 다결정 폴리실리콘층(미도시)을 형성한 다음, 측벽 스페이서(29)가 형성된 LPP(25-1)를 식각 마스크로 이용하여 도 1f에 도시한 바와 같이 리세스 게이트 영역(31)을 매립한 게이트 라인용 다결정 폴리실리콘층 (33)을 형성한다.
상기 도 1f의 구조물 전면에 도 1g에 도시한 바와 같이 평탄화된 게이트 라인용 금속층(35)을 형성한다.
상기 도 1g의 게이트 라인용 금속층(35)을 포함하는 구조물 전면에 절연막(37)을 형성한 다음, 사진 식각 공정으로 상기 LPP(25-1) 상부를 노출시켜, 도 1h에 도시한 바와 같이 랜딩 플러그 콘택(39)을 형성한다.
이때, 상기 절연막은 600~800℃에서 질화막을 이용하여 형성하는 것이 바람직하다.
상기 식각 공정 후, 상기 금속층(35) 상부에 남아 있는 절연막(37) 패턴은 게이트 라인의 하드마스크막(미도시)으로 사용된다.
그 다음, 상기 도 1h의 랜딩 플러그 콘택(39) 및 게이트 라인의 하드마스크막(미도시)을 포함하는 구조물 전면에 종래 공정 조건과 동일한 방법으로 폴리실리콘층을 형성하고 식각하여 스토리지 노드(미도시) 및 비트 라인 노드(미도시)를 순차적으로 형성한다.
또한, 본 발명에서는 상기 방법을 이용하여 제조된 반도체 소자를 제공한다.
전술한 바와 같이, 본 발명의 반도체 소자의 트랜지스터 형성 방법은 LPP를 우선 형성한 다음, 이를 식각 마스크로 이용하여 리세스 게이트 영역과 게이트 라인을 형성함으로써, 종래 리세스 게이트 영역과 게이트 라인 간 정렬 오차를 개선할 수 있다. 또한, 상기 측벽 스페이서가 형성된 LPP에 의해 상기 리세스 게이트 영역 및 게이트 라인의 크기를 제어하여 게이트 라인의 선폭을 감소시킬 수 있고, 게이트 라인의 하부 영역보다 금속층 영역의 선폭이 더 크기 때문에, 게이트 라인의 RS를 감소시켜 소자의 고집적화 및 특성을 향상시킬 수 있다.
본 발명의 반도체 소자의 제조 방법은 LPP를 우선 형성한 다음, 리세스 게이트 영역 및 게이트 라인을 형성함으로써, 상기 리세스 게이트 영역과 게이트 라인 간 정렬 오차를 개선할 수 있다. 또한, 상기 측벽 스페이서가 형성된 LPP에 의해 상기 리세스 게이트 영역 및 게이트 라인의 크기를 제어하여 게이트 라인의 선폭을 감소시킬 수 있어 소자의 고집적화 및 특성을 향상시킬 수 있다.
Claims (4)
- 소자분리영역을 구비한 반도체 기판 상부에 사진 식각 공정에 의한 랜딩 플러그 폴리(LPP)를 형성하는 단계;상기 LPP 측벽에 스페이서를 형성하는 단계;상기 구조물을 식각 마스크로 이용하여 반도체 기판 상에 리세스 게이트 영역을 형성하는 단계;상기 리세스 게이트 영역 상부에 다결정 폴리실리콘층 및 금속층을 순차적으로 형성하여 게이트 라인을 형성하는 단계;상기 LPP 및 상기 게이트 라인 상부에 절연막을 형성하는 단계; 및사진 식각 공정으로 상기 LPP 상부를 노출시켜 랜딩 플러그 콘택을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 질화막을 600~800℃에서 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 트랜지스터 형성 방법을 이용하여 제조된 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058191A KR20070002589A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트랜지스터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058191A KR20070002589A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트랜지스터 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070002589A true KR20070002589A (ko) | 2007-01-05 |
Family
ID=37869557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058191A KR20070002589A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트랜지스터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070002589A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8115246B2 (en) | 2009-04-10 | 2012-02-14 | Samsung Electronics Co., Ltd. | Semiconductor device including protrusion type isolation layer |
-
2005
- 2005-06-30 KR KR1020050058191A patent/KR20070002589A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8115246B2 (en) | 2009-04-10 | 2012-02-14 | Samsung Electronics Co., Ltd. | Semiconductor device including protrusion type isolation layer |
| US9741611B2 (en) | 2009-04-10 | 2017-08-22 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device including protrusion type isolation layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20050045715A (ko) | 리세스 채널 모오스 트렌지스터를 갖는 반도체 장치의제조 방법 | |
| KR20070002589A (ko) | 반도체 소자의 트랜지스터 형성 방법 | |
| KR100623591B1 (ko) | 메모리소자 및 그의 제조 방법 | |
| KR100714314B1 (ko) | 반도체 소자 제조 방법 | |
| KR101128904B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100966964B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100277905B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100835471B1 (ko) | 반도체소자의 제조방법 | |
| KR20040059484A (ko) | 반도체 소자의 콘택 전극 형성 방법 | |
| KR20070002605A (ko) | 반도체 소자의 트랜지스터 형성 방법 | |
| KR20070002701A (ko) | 반도체 소자의 트랜지스터 형성 방법 | |
| KR100568789B1 (ko) | 반도체 소자 제조방법 | |
| KR100336561B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR20040008600A (ko) | 반도체 메모리 소자의 콘택홀 형성방법 | |
| KR100575360B1 (ko) | 반도체 소자의 제조방법 | |
| KR20040008423A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR20060000552A (ko) | 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법 | |
| KR100339418B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100859222B1 (ko) | 반도체 소자의 제조방법 | |
| KR20060131135A (ko) | 반도체 소자의 형성 방법 | |
| KR0139575B1 (ko) | 반도체 소자 제조방법 | |
| KR20100028435A (ko) | 새들 핀 트랜지스터를 구비하는 반도체 소자의 제조방법 | |
| KR100400298B1 (ko) | 반도체소자의 자기정렬적인 콘택방법 | |
| KR20110091944A (ko) | 반도체 소자의 제조 방법 | |
| KR20020048266A (ko) | 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |