KR20070002701A - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 150000004767 nitrides Chemical class 0.000 claims abstract description 13
- 230000004888 barrier function Effects 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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Abstract
본 발명의 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 더욱 상세하게는 소자분리영역(shallow trench isolation)을 노출시키는 제 1 패드층, 제 2 패드층 및 제 3 패드층의 적층 구조를 형성하는 단계; 상기 제 2 패드층의 게이트 영역을 노출시키는 제 3 패드층 패턴을 형성하는 단계; 상기 제 3 패드층 패턴을 식각 마스크로 이용하여 제 2 패드층을 제거하고, 제 1 패드층 패턴 및 소자분리용 트렌치를 동시에 형성하는 단계; 상기 트렌치 및 제 1 패드층 패턴 표면에 장벽 산화막 및 라이너 질화막을 형성하는 단계; 상기 트렌치를 매립하는 매립 절연막을 전면에 형성하고, 라이너 질화막을 노출시키는 단계; 다마신(damascene) 공정으로 매립 절연막 및 반도체 기판을 식각하여 활성 영역에 리세스 게이트 영역을 형성하는 단계; 및 상기 리세스 게이트 영역과 제 1 패드층 패턴 사이를 매립하여 게이트 라인을 형성하는 단계를 포함하여, 리세스 게이트 및 게이트 라인 간 정렬 오차를 개선할 수 있는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1j는 본 발명에 의한 반도체 소자의 트랜지스터 형성 방법을 도시한 공정 개략도이다.
도 1k는 상기 도 1i의 랜딩 플러그 영역을 도시한 단면도이다.
도 1l은 상기 도 1j의 리세스 게이트 및 게이트 전극 정렬을 도시한 단면도이다.
<도면의 주요 부분에 대한 간단한 설명>
1: 반도체 기판 3: 제 1 패드층
3-1: 제 1 패드층 패턴 5: 제 2 패드층
7: 제 3 패드층 7-1: 제 3 패드층 패턴
9: 리세스 게이트용 제 1 식각 마스크 패턴
11: 소자분리용 트렌치 13: 장벽(wall) 산화막
15: 라이너 질화막 17: 매립 절연막
19: 리세스 게이트용 제 2 식각 마스크 패턴
21: 리세스 게이트 영역 23: 게이트 산화막
25: 도전층 27: 절연막
a-a': 제 1 패드층 패턴으로 형성된 본 발명의 자기 정렬 랜딩 플러그 폴리 영역의 단면도
b-b': 다마신 공정에 의해 형성된 본 발명의 리세스 게이트 및 게이트 라인 의 단면도
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 트랜지스터를 구성하는 리세스 게이트 영역 및 게이트 라인 간의 정렬 오차를 방지하기 위하여, 종래 소자분리영역 (shallow trench isolation) 형성용 식각 마스크 패턴을 다층으로 형성한 다음, 이를 리세스 게이트 및 게이트 라인을 동시에 형성하는 다마신(damascene) 공정의 식각 마스크 패턴으로 사용하고, 남은 식각 마스크 패턴을 자기 정렬 랜딩 플러그 폴리로 사용하는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
오늘날, 반도체 소자의 응용 분야가 확장됨에 따라, 제조 원가는 낮으면서, 직접도 및 전기적 특성이 향상된 반도체 소자를 제조하기 위한 공정 설비 또는 공정 기술의 개발이 절실히 요구되고 있다. 이와 관련하여, 반도체 소자의 전극 선폭이나, 게이트 유전막의 두께 및 소오스/드레인의 접합 깊이(junction depth)와 같은 반도체 소자의 구성 요소 크기를 축소하여 고집적화된 반도체 소자를 제조하기 위한 연구가 다각적으로 이루어지고 있다.
한편, 반도체 소자의 디자인 룰이 0.1um 이하로 심화함에 따라, 소자의 물리적 단위(physical dimension)들을 포함하는 트랜지스터의 크기뿐만 아니라, 그 주변 회로의 채널 길이도 따라 감소하였기 때문에, 안정된 동작을 수행하는 트랜지스터를 제조하는 것이 매우 어렵다. 특히, DRAM 소자의 경우 충분한 데이터 보유 시간(retension time)을 확보하기 더욱 어렵다.
또한, 반도체 소자의 전기적 특성을 향상시키기 위하여 축소된 반도체 기판에 대한 도핑 농도를 증가시키는 경우, 전계(electric filed) 및 소오스/드레인 영역의 접합 누설 전류(junction leakage current)가 증가한다.
이를 개선하기 위하여, 종래 채널 영역이 형성되는 반도체 기판의 부위를 식각하여 요철 형태의 리세스 게이트 트랜지스터(함몰형 게이트 전극)를 형성함으로써, 유효 채널 길이를 증가시키는 방법이 제시되었다.
상기 방법에 의해 유효 채널 길이가 증가 되어, 도핑 농도를 감소시킬 수 있고, 데이터 보유 시간을 늘릴 수 있으며, DIBL 및 BVds를 개선시켜 소자 특성을 향상시킬 수 있다.
하지만, 상기 리세스 게이트 형성 공정은 통상적으로 소자분리영역이 형성된 반도체 기판의 활성 영역 부분을 1차 식각하여 리세스 게이트를 형성하고, 그 상부에 게이트 전극 물질층을 형성한 다음, 상기 게이트 전극 물질층에 대한 2 차 식각하여 게이트 라인을 형성하는 단계로 수행되는데, 이때 상기 1차 식각 공정 조건과 2차 식각 공정 조건은 노광 장비 및 식각되는 기판의 특성이 상이하기 때문에, 두 구조물 간에 정렬 오차(misalign)가 발생한다.
종래에는 두 구조물의 오버레이(overlay)를 빈틈없이 조절하여 상기 정렬 오차를 최소화하였으나, 후속 게이트 라인이나 플러그 폴리를 형성하기 위한 과다 식각(over-etch) 공정 시에 정렬 오차가 발생한 부분의 기판이 손실되어, 후속 재산화 공정 시에 게이트 산화막의 두께가 변화되므로 소자 특성이 열화된다.
이에 본 발명자들은 활발한 연구 결과, 고가의 장비 개발 없이도 상기한 종래의 문제점들을 극복할 수 있는 새로운 트랜지스터 형성 방법을 개발하여 본 발명을 완성하였다.
본 발명은 종래 반도체 소자의 트랜지스터 형성 공정 시에 발생한 문제점을 해결하기 위하여 안출된 것으로서, 리세스 게이트 형성 공정용 식각 패턴을 이용한 다마신 공정에 의해 리세스 게이트 영역 및 게이트 라인을 동시에 형성한 다음, 상기 식각 패턴을 자기 정렬 플러그로 사용하는 반도체 소자의 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는
소자분리영역을 노출시키는 제 1 패드층, 제 2 패드층 및 제 3 패드층의 적층 구조를 형성하는 단계;
상기 제 2 패드층의 게이트 영역을 노출시키는 제 3 패드층 패턴을 형성하는 단계;
상기 제 3 패드층 패턴을 식각 마스크로 이용하여 제 2 패드층을 제거하고, 제 1 패드층 패턴 및 소자분리용 트렌치를 동시에 형성하는 단계;
상기 트렌치 및 제 1 패드층 패턴 표면에 장벽 산화막 및 라이너 질화막을 형성하는 단계;
상기 트렌치를 매립하는 매립 절연막을 전면에 형성하고, 라이너 질화막을 노출시키는 단계;
다마신 공정으로 매립 절연막 및 반도체 기판을 식각하여 활성 영역에 리세스 게이트 영역을 형성하는 단계; 및
상기 리세스 게이트 영역 및 제 1 패드층 패턴 사이를 매립하여 게이트 라인을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
상기 방법에 의해 얻어진 제 1 패드층 패턴은 랜딩 플러그로 사용된다.
이하, 본 발명을 도면을 이용하여 구체적으로 설명한다.
도 1a를 참조하면, 반도체 기판(1)의 소정 영역에 제 1 패드층(3), 제 2 패드층(5) 및 제 3 패드층(7)의 적층 구조를 형성한 다음, 이를 소자분리영역을 노출시키는 식각 마스크로 사용한다.
이때, 상기 제 1 패드층(3)은 소자분리용 트렌치를 형성하기 위한 후속 식각 공정 시에 식각 깊이를 조절하기에 용이하도록 반도체 기판과 동일한 물질로 형성해야할 뿐만 아니라, 추후 콘택트플러그로 사용할 수 있도록 도전체 물질인 폴리실리콘으로 형성하는 것이 바람직하다.
상기 제 2 패드층(5)은 산화막을 이용하여 형성한다.
상기 제 3 패드층(7)은 소자분리영역 형성 공정 시에 하드마스크막으로 사용 되고, 후속 매립 절연막 평탄화 공정 시에 연마 방지막으로 사용될 수 있도록 질화막으로 형성하는 것이 바람직하다.
상기 도 1a의 적층 구조(3,5,7)를 포함하는 구조물 전면에 도 1b에 도시한 바와 같이 리세스 게이트용 제 1 식각마스크 패턴(9)을 형성한다.
상기 도 1b의 제 1 식각마스크 패턴(9)을 이용하여 도 1c에 도시한 바와 같이 제 2 층 패드층은 노출시키는 제 3 패드층 패턴(7-1)을 형성한다.
상기 도 1c의 제 3 패드층 패턴(7-1)을 식각 마스크로 이용하여 도 1d에 도시한 바와 같이 제 2 패드층은 제거하고, 소자분리용 트렌치(11) 및 제 1 패드층 패턴(3-1)을 동시에 형성한다.
이때, 상기 제 1 패드층 패턴(3-1) 상부에 제 2 패드층이나, 제 1 패드층이 잔류하여도 후속 연마 공정 시에 식각 방지막으로 사용할 수 있으므로 크게 문제되지 않으며, 상기 제 1 패드층 패턴(3-1) 두께에 따라 상기 소자분리영역의 깊이를 조절할 수 있다.
한편, 반도체 특성을 좌우하는 트랜지스터의 유효 채널 길이는 상기 제 1 패드층 패턴(3-1)에 의해 결정되어 진다.
상기 도 1d의 소자분리용 트렌치(11) 및 제 1 패드층 패턴(3-1)을 형성하기 위한 식각 공정 시에 손상된 층을 제거하고, 소자의 리프레쉬를 향상시키기 위하여, 도 1e에 도시한 바와 같이 상기 소자분리용 트렌치(11) 및 제 1 패드층 패턴(3-1)을 포함하는 전면에 장벽 산화막(13)과 라이너 질화막(15)을 순차적으로 형성한다.
이때, 상기 장벽 산화막과 라이너 질화막에 의해 상기 제 1 패드층 패턴(3-1)에 측벽이 형성된다.
상기 도 1e의 구조물 전면에 도 1f에 도시한 바와 같이 매립 절연막(17)을 형성한 후, 라이너 질화막(15)이 노출되는 평탄화 공정을 수행한다.
이때, 상기 매립 절연막은 산화막을 이용하여 형성한다.
상기 평탄화된 매립 절연막(17) 상부에 게이트 영역을 노출시키기 위한 제 2 식각 마스크 패턴(19)을 형성한다.
이때, 상기 제 2 식각 마스크 패턴은 상기 반도체 기판(1)의 활성 영역 상에 형성된 리세스 게이트 영역을 연결하거나, 데이터 저장부가 아닌 주변 회로를 형성하기 위한 마스크 패턴으로 이용이 가능하다.
그 다음, 상기 도 1f의 제 2 식각 마스크 패턴(19)을 이용하는 다마신 공정으로 도 1g에 도시한 바와 같은 리세스 게이트 영역(21)을 형성한다.
이때, 상기 다마신 공정은 상기 제 1 패드층 패턴(3-1) 사이의 반도체 기판이 노출될 때까지 상기 제 1 패드층 패턴(3-1) 사이의 구조물을 식각한 다음, 상기 노출된 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계로 수행된다.
상기 식각 공정은 매립 절연막인 산화막보다 폴리 실리콘인 반도체 기판에 대하여 높은 식각 선택비를 가지는 식각 선택비 차이를 이용하여 수행되기 때문에, 반도체 기판(1)만 식각된다.
이어서, 도 1g의 구조물 전면에 도 1h에 도시한 바와 같이 게이트 유전체층(dielectric layer)인 게이트 산화막(23)을 형성한다.
상기 도 1h의 구조물 전면에 도전층(25)을 형성한 다음, 도 1i에 도시한 바와 같이 상기 도전층(25) 표면을 평탄화하거나, 에치백(etch-back)공정을 수행하여 리세스 게이트 영역(21) 및 게이트 라인 구조를 매립한다.
이때, 상기 도전층은 다층의 다결정 폴리실리콘층(미도시) 및 금속층(미도시)으로 형성되는 것이 바람직하다.
상기 도 1i의 구조물 전면에 도 1j에 도시한 바와 같이 절연막(27)을 형성한 다음, 사진 식각 공정으로 상기 제 1 패드층 패턴(3-1)을 노출시켜 랜딩 플러그 콘택(미도시)을 형성한다.
이때, 상기 도 1i의 제 1 패드층 패턴(3-1)이 형성되어 있는 활성 영역의 단면(a~a')을 살펴보면 랜딩 플러그의 정렬 오차가 감소한 것을 알 수 있다(도 1k 참조).
또한, 상기 도 1j의 리세스 게이트 및 게이트 라인이 형성되어 있는 영역의 단면(b~b')을 살펴보면 두 구조물 간 정렬 오차가 개선된 것을 알 수 있다(도 1l 참조).
상기 식각 공정 후, 상기 도전층(25) 상에 남아 있는 절연막(27) 패턴은 게이트 라인의 하드마스크(미도시)로 사용되고, 폴리 실리콘으로 형성된 상기 제 1 패드층 패턴(3-1)은 데이터의 입출력을 위한 비트 라인이나 커패시터를 연결하는 랜딩 플러그로 사용된다.
그 다음, 상기 랜딩 플러그 콘택(미도시) 및 게이트 라인의 하드마스크(미도시)를 포함하는 구조물 전면에 종래 공정 조건과 동일한 방법으로 폴리층을 형성하 고 식각하여 스토리지 노드(미도시) 및 비트 라인 노드(미도시)를 순차적으로 형성한다.
전술한 바와 같이 본 발명에서는 종래 소자분리영역 형성 공정 시에 사용되던 패드층 패턴을 다층으로 형성한 다음, 리세스 게이트 및 게이트 라인을 형성하기 위한 다마신 공정의 식각 마스크로 이용하므로 제조 비용을 감소시킬 수 있다.
또한, 본 발명에서는 상기 패드층 패턴을 이용하는 한 번의 노광 및 식각 공정에 의해 상기 리세스 게이트 및 게이트 라인들을 동시에 형성하므로, 상기 구조물들의 자기 정렬 오차를 방지할 수 있다.
더하여, 본 발명에서는 상기 식각 마스크로 사용하는 패드층 패턴을 랜딩 플러그로 사용할 수 있어 후속 공정의 정렬 오차와 공정 단계 및 비용을 개선할 수 있다.
상기에서 살펴본 바와 같이, 본 발명에서는 종래 소자분리영역 형성용 패드 패턴을 다층으로 형성한 다음, 이를 리세스 게이트 및 게이트 라인을 동시에 형성하는 다마신 공정의 식각 마스크 패턴으로 사용할 뿐만 아니라, 남은 식각 마스크 패턴을 자기 정렬 랜딩 플러그로 사용함으로써, 상기 구조물들의 자기 정렬 오차를 방지할 수 있고, 공정 단계 및 공정 비용을 감소시킬 수 있다.
Claims (8)
- 소자분리영역(shallow trench isolation)을 노출시키는 제 1 패드층, 제 2 패드층 및 제 3 패드층의 적층 구조를 형성하는 단계;상기 제 2 패드층의 게이트 영역을 노출시키는 제 3 패드층 패턴을 형성하는 단계;상기 제 3 패드층 패턴을 식각 마스크로 이용하여 제 2 패드층을 제거하고, 제 1 패드층 패턴 및 소자분리용 트렌치를 동시에 형성하는 단계;상기 트렌치 및 제 1 패드층 패턴 표면에 장벽 산화막 및 라이너 질화막을 형성하는 단계;상기 트렌치를 매립하는 매립 절연막을 전면에 형성하고, 라이너 질화막을 노출시키는 단계;다마신(damascene) 공정으로 매립 절연막 및 반도체 기판을 식각하여 활성 영역에 리세스 게이트 영역을 형성하는 단계; 및상기 리세스 게이트 영역 및 제 1 패드층 패턴 사이를 매립하여 게이트 라인을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 제 1 패드층은 도전체 물질로 형성되며, 상기 제 1 패드층 패턴은 랜딩 플러그 콘택으로 사용되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방 법.
- 제 1 항에 있어서,상기 제 1 패드층은 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 제 2 패드층은 산화막이고, 상기 제 3 패드층은 질화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 장벽 산화막과 라이너 질화막은 제 1 패드층 패턴과 게이트 라인 패턴의 계면에 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 매립 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 다마신 공정은(i) 상기 제 1 패드층 패턴 사이의 반도체 기판이 노출될 때까지 상기 제 1 패드층 패턴 사이의 구조물을 식각하는 단계; 및(ii) 상기 노출된 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계로 수행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 7 항에 있어서,상기 반도체 기판의 식각 공정은 기판 상부 구조물과의 식각 선택비 차이를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058336A KR20070002701A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트랜지스터 형성 방법 |
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| KR1020050058336A KR20070002701A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트랜지스터 형성 방법 |
Publications (1)
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|---|---|
| KR20070002701A true KR20070002701A (ko) | 2007-01-05 |
Family
ID=37869660
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058336A KR20070002701A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트랜지스터 형성 방법 |
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| KR (1) | KR20070002701A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101033984B1 (ko) * | 2008-09-09 | 2011-05-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2005
- 2005-06-30 KR KR1020050058336A patent/KR20070002701A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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