KR100317333B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 공정의 단순화 및 BLC콘택에서의 정션리키지를 해결하기 위한 것으로, 반도체 기판을 식각하여 제 1, 제 2 트렌치를 형성하는 공정, 각 트렌치의 내면에 절연막을 형성하고 전면에 도전층을 형성하는 공정, 도전층을 패터닝하여 각 트렌치내 일측면에 잔류하고 그에 연장되어 각 트렌치의 상부로 돌출되는 제 1, 제 2 도전층패턴을 형성하는 공정, 제 1, 제 2 트렌치내에 절연물질을 매립하는 공정, 전면에 도전층을 형성한 후 패터닝하여 제 1 도전층패턴과 연결되는 제 1 게이트전극과 제 1 트렌치와 제 2 트렌치 사이의 기판상에 제 2 게이트전극을 형성하는 공정, 각 트렌치 상부로 돌출된 제 1, 제 2 도전층패턴의 양측면중 제 2 게이트전극쪽의 측면에 도전성측벽을 형성하는 공정, 제 1, 제 2 게이트전극의 양측면에 절연측벽을 형성하는 공정, 제 2 게이트전극 양측의 기판, 제 1 게이트전극, 제 1, 제 2 도전층패턴의 돌출부, 도전성측벽의 상부에 실리사이드층을 형성하여 제 1 게이트전극과 제 2 게이트전극 일측의 기판이 연결되는 LI를 형성하는 공정, 실리사이드층을 포함한 전면에 절연층을 형성한 후 패터닝하여 제 2 트렌치 부위의 실리사이드층을 노출되도록 BLC콘택을 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 공정을 단순화하고, 정션 리키지(junction leakage)를 감소시킬 수 있는 반도체 소자 제조방법에 관한 것이다.
일반적으로, LI(Local Interconnection)란 게이트와 액티브 영역을 전기적으로 연결시키는 배선 구조를 말하며, BLC(Bordless Contact)는 액티브 영역과 소자격리 영역간의 공간 마진이 없을 경우에 형성되는 콘택을 지칭한다
이에, LI구조의 배선을 형성하기 위한 공정의 단순화 및 BLC콘택의 미스얼라인에 따른 리키지 커런트(leakage current)를 방지하는 것이 소자의 신뢰성 및 공정의 단순화에 중요한 요소로 작용한다.
이하, 종래 기술에 따른 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1k는 종래 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)을 필드 영역과 액티브 영역으로 정의한 후, 필드 영역에 PGI(Profiled Groove Isolation)영역(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 PGI(12) 및 액티브 영역의 기판상에 게이트 절연막(13)을 개재하여 제 1, 제 2 게이트 전극(14,14a)들을 형성한 후, LDD이온주입을 실시한다.
도 1c에 도시한 바와 같이, 각 게이트 전극(14,14a)들을 포함한 전면에 절연막을 증착한 후, 에치백하여 상기 게이트전극(14,14a)들의 양측면에 절연측벽(15)들을 형성한다.
상기 절연측벽(15) 및 게이트 전극(14,14a)들을 마스크로 고농도 불순물 이온주입을 실시하여 소오스/드레인 불순물 영역(16,16a)을 형성한다.
이후, 도 1d에 도시한 바와 같이, 살리사이드(salicide) 공정을 진행하여 상기 게이트 전극(14,14a)들의 상부면 및 소오스/드레인 불순물 영역(16,16a)의표면상에 실리사이드층(17)을 형성한다.
이어, 도 1e에 도시한 바와 같이, 게이트 전극(14,14a)들을 포함한 전면에 제 1 ILD(Inter Layer Dielectric)층(18)을 형성한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 제 1 ILD층(18)의 상부면을 평탄화한다.
도 1f에 도시한 바와 같이, 상기 제 1 ILD층(18)을 선택적으로 제거하여 LI콘택(19)과 BLC콘택(20)을 형성한다.
도 1g에 도시한 바와 같이, 상기 LI콘택(19) 및 BLC콘택(20)을 포함한 전면에 제 1 텅스텐층(21)을 충분한 두께로 형성한 후, CMP공정을 통해 상기 LI콘택(19) 및 BLC콘택(20)내에 매립시킨다.
도 1h에 도시한 바와 같이, LI콘택(19) 및 BLC콘택(20)을 포함한 전면에 제 2 ILD층(22)을 형성한 후, 그 상부면을 평탄화한다.
이후, 도 1i에 도시한 바와 같이, 평탄화된 제 2 ILD층(22)상에 포토레지스트(23)를 도포하여 상기 BLC콘택(20) 부위에 상응하는 제 2 ILD층(22)이 오픈되도록 오픈영역을 형성한다.
도 1j에 도시한 바와 같이, 상기 포토레지스트(23)를 마스크로 이용한 식각 공정으로 제 2 ILD층(22)을 제거하여 상기 BLC콘택(20)이 노출되도록 콘택홀(24)을 형성한다.
도 1k에 도시한 바와 같이, 상기 콘택홀(24)내에 제 2 텅스텐층(25)을 형성한 후, 평탄화하여 콘택홀(24)내에만 매립시킨 후, 상기 제 2 텅스텐층(25)과전기적으로 연결되는 배선(26)을 형성하면, 종래 기술에 따른 반도체 소자 제조공정이 완료된다.
그러나 이와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, BLC콘택을 형성한 후, 또다시 콘택홀을 형성하기 때문에 BLC콘택과 상기 이후에 형성되는 콘택홀과의 미스얼라인(misalign)이 발생하기 쉬우며, 미스얼라인이 발생할 경우, 정션 리키지(junction leakage)가 발생하여 소자의 신뢰성을 저하시킨다.
둘째, LI콘택 형성을 위한 공정으로 인해 공정이 더욱 복잡해진다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 공정의 단순화 및 BLC콘택의 미스얼라인 문제를 해결하여 소자의 신뢰성을 향상시키는데 적당한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1k는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2i는 본 발명 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 36,36a : 제 1, 제 2 폴리실리콘패턴
40a,40b : 제 1, 제 2 게이트전극 40c : 도전성 측벽
41 : 절연측벽 43 : 실리사이드층
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판을 식각하여 제 1 트렌치와 제 2 트렌치를 형성하는 공정과, 각 트렌치의 내면에 절연막을 형성한 후, 전면에 도전층을 형성하는 공정과, 상기 도전층을 패터닝하여 상기 각 트렌치내 일측면에 잔류하고 그에 연장되어 각 트렌치의 상부로 돌출되는 제 1, 제 2 도전층패턴을 형성하는 공정과, 상기 제 1, 제 2 트렌치내에 절연물질을 매립하는 공정과, 상기 제 1, 제 2 도전층패턴을 포함한 전면에 도전층을 형성한 후 패터닝하여 상기 제 1 도전층패턴과 연결되는 제 1 게이트전극과 상기 제 1 트렌치와 제 2 트렌치 사이의 기판상에 제 2 게이트전극을 형성하는 공정과, 상기 각 트렌치 상부로 돌출된 제 1, 제 2 도전층패턴의 양측면중 상기 제 2 게이트전극쪽의 측면에 도전성측벽을 형성하는 공정과, 상기 제 1, 제 2 게이트전극의 양측면에 절연측벽을 형성하는 공정과, 상기 제 2 게이트전극 양측의 기판, 제 1 게이트전극, 제 1, 제 2 도전층패턴의 돌출부, 도전성측벽의 상부에 실리사이드층을 형성하여 상기 제 1 게이트전극과 상기 제 2 게이트전극 일측의 기판이 연결되는 LI를 형성하는 공정과, 상기 실리사이드층을 포함한 전면에 절연층을 형성한 후 패터닝하여 상기 제 2 트렌치 부위의 실리사이드층을 노출되도록 BLC콘택을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명은 LI를 형성하기 위한 별도의 포토공정을 진행하지 않고 PGI형성후에 LI와 BLC부위에만 폴리실리콘층을 남기는 것을 이용하여 공정을 단순화시키는데 특징이 있다.
또한, BLC형성후에 별도의 콘택흘을 형성하지 않기 때문에 BLC부위에서 미스얼라인으로 인한 정션 리키지를 방지하는데 특징이 있다.
도 2a 내지 2i는 본 발명 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연층(32)을 형성하고, 상기 제 1 절연층(32)상에 제 2 절연층(33)을 차례로 형성한다.
이때, 제 1 절연층(32)은 실리콘 산화막을 이용하고 제 2 절연층(33)으로서는 실리콘 질화막을 이용한다.
제 2 절연층(33)상에 포토레지스트(34)를 도포한 후, PGI(Profiled Groove Isolation)영역을 형성하기 위해 상기 포토레지스트(34)를 패터닝한다.
도 2b에 도시한 바와 같이, 포토레지스트(34)를 마스크로 이용한 식각 공정으로 상기 반도체 기판(31)이 소정깊이까지 제거되도록 제 2 절연층(33), 제 1 절연층(32) 그리고 반도체 기판(31)을 식각하여 제 1, 제 2 PGI영역(34,34a)을 정의한다.
도 2c에 도시한 바와 같이, 제 1, 제 2 PGI영역(34,34a)내에 제 3 절연층(35)을 형성한 후, 상기 제 3 절연층(35)을 포함한 전면에 도전성물질 예컨데, 제 1 폴리실리콘층(36)을 형성한다.
도 2d에 도시한 바와 같이, 제 1 폴리실리콘층(36)상에 포토레지스트(37)를 도포한 후, 패터닝하고, 상기 패터닝된 포토레지스트(37)를 마스크로 이용한 식각 공정으로 제 1 폴리실리콘층을 선택적으로 제거하여 LI와 BLC가 형성될 부위에 남도록 제 1, 제 2 폴리실리콘 패턴(36,36a)을 형성한다.
이때, 상기 제 1 폴리실리콘 패턴(36)은 상기 제 1 PGI영역(34)내 일측면 및 그와 연장되어 제 1 PGI영역(34)의 상부로 돌출부위를 갖도록 형성하고, 제 2 폴리실리콘 패턴(36a)은 상기 제 2 PGI영역(34a)내 일측면 및 그와 연장되어 제 2 PGI영역(34a)의 상부로 돌출부위를 갖도록 형성한다.
이후, 도 2e에 도시한 바와 같이, 상기 포토레지스트(37)를 제거한 후, 전면에 제 4 절연층(38)을 충분한 두께로 형성한 후, 상기 제 2 절연층(33)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한 후, 마스크 없이 질소 이온주입을 실시한 다음, 상기 제 2 절연층(33) 및 제 1 절연층(32)을 차례로 제거하여 기판을 노출시킨다.
이후, 제 1 PGI영역(34)과 제 2 PGI영역(34a) 사이의 액티브 영역 및 돌출된 제 1, 제 2 폴리실리콘 패턴(36,36a)의 일측면에 게이트 절연막(39)을 형성한 후, 상기 게이트 절연막(39)을 포함한 전면에 도전성물질 예컨데, 제 2 폴리실리콘층(40)을 형성한다.
상기 제 2 폴리실리콘층(39)상에 포토레지스트(도시하지 않음)를 도포한 후, 노광 및 현상 공정으로 LI 및 BLC를 정의하기 위한 오픈 영역을 형성한다.
도 2f에 도시한 바와 같이, 포토레지스트를 마스크로 이용한 식각 공정으로 제 2 폴리실리콘층(40)을 선택적으로 제거하여 제 1, 제 2 게이트 전극(40a,40b)들을 형성한다.
이때, 상기 PGI영역의 제 1, 제 2 폴리실리콘 패턴(36,36a)의 일측면에는 제 2 폴리실리콘층(40)으로 이루어진 도전성측벽(40c)이 형성된다.
이후, 상기 도전성측벽(40c) 양측의 기판에 불순물 이온주입을 실시하여 LDD이온주입을 실시한 후, 전면에 제 5 절연층을 형성하고, 에치백하여 제 1, 제 2 게이트 전극(40a,40b)의 양측면에 절연측벽(41)를 형성한다.
이때, 제 5 절연층의 물질로서는 실리콘 산화막 또는 실리콘 질화막을 사용한다.
이어서, 도 2g에 도시한 바와 같이, 절연측벽(41) 및 제 1, 제 2 게이트 전극(40a,40b)을 마스크로 이용한 고농도 불순물 이온주입을 통해 소오스/드레인 불순물 영역(42,42a)을 형성한다.
이후, 살리사이드(salicide)공정을 진행하여 상기 제 1, 제 2 게이트 전극(40a,40b), 도전성측벽(40c), 돌출된 제 1, 제 2 폴리실리콘 패턴(36,36a), 그리고 소오스/드레인 불순물 영역(42,42a)의 기판상에 실리사이드층(43)을 형성한다.
따라서, 제 1 게이트 전극(40a)과 소오스 불순물 영역(42)이 상기 실리사이드층(43)에 의해 전기적으로 연결되는 LI('A' 부분 참조)가 형성된다.
이어, 도 2h에 도시한 바와 같이, 살리사이드층(43)을 포함한 전면에 제 6 절연층(44)을 형성한 후, 상부면을 평탄화한 다음, 선택적으로 제거하여 BLC콘택(45)을 형성한다.
이후, 도 2i에 도시한 바와 같이, 상기 BLC콘택(45)내에 텅스텐층(46)을 매립시킨 후, 상기 텅스텐층(46)과 전기적으로 연결되는 배선(47)을 형성하면 본 발명에 따른 반도체 소자 제조공정이 완료된다.
이상 상술한 바와 같이, BLC콘택을 형성한 후 또다른 콘택을 형성할 필요가 없기 때문에 정션 리키지가 발생할 염려가 없고, LI콘택을 형성하기 위한 별도의 콘택 형성공정이 필요치 않으므로 공정을 간소화할 수 있는 효과가 있다.
Claims (3)
- 반도체 기판을 식각하여 제 1 트렌치와 제 2 트렌치를 형성하는 공정과,각 트렌치의 내면에 절연막을 형성한 후, 전면에 도전층을 형성하는 공정과,상기 도전층을 패터닝하여 상기 각 트렌치내 일측면에 잔류하고 그에 연장되어 각 트렌치의 상부로 돌출되는 제 1, 제 2 도전층패턴을 형성하는 공정과,상기 제 1, 제 2 트렌치내에 절연물질을 매립하는 공정과,상기 제 1, 제 2 도전층패턴을 포함한 전면에 도전층을 형성한 후 패터닝하여 상기 제 1 도전층패턴과 연결되는 제 1 게이트 전극과 상기 제 1 트렌치와 제 2 트렌치 사이의 기판상에 제 2 게이트전극을 형성하는 공정과,상기 각 트렌치 상부로 돌출된 제 1, 제 2 도전층패턴의 양측면중 상기 제 2 게이트 전극쪽의 측면에 도전성측벽을 형성하는 공정과,상기 제 1, 제 2 게이트 전극의 양측면에 절연측벽을 형성하는 공정과,상기 제 2 게이트전극 양측의 기판, 제 1 게이트 전극, 제 1, 제 2 도전층패턴의 돌출부, 도전성측벽의 상부에 실리사이드층을 형성하여 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 일측의 기판이 연결되는 LI를 형성하는 공정과,상기 실리사이드층을 포함한 전면에 절연층을 형성한 후 패터닝하여 상기 제 2 트렌치 부위의 실리사이드층을 노출되도록 BLC콘택을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 도전층은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 게이트전극을 형성한 후, 이온주입을 실시하여 그 양측의 기판내에 소오스/드레인 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990054829A KR100317333B1 (ko) | 1999-12-03 | 1999-12-03 | 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990054829A KR100317333B1 (ko) | 1999-12-03 | 1999-12-03 | 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010054158A KR20010054158A (ko) | 2001-07-02 |
| KR100317333B1 true KR100317333B1 (ko) | 2001-12-24 |
Family
ID=19623476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990054829A KR100317333B1 (ko) | 1999-12-03 | 1999-12-03 | 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100317333B1 (ko) |
-
1999
- 1999-12-03 KR KR1019990054829A patent/KR100317333B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010054158A (ko) | 2001-07-02 |
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