KR20050042698A - 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents

직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택구조를 갖는 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20050042698A
KR20050042698A KR1020030077758A KR20030077758A KR20050042698A KR 20050042698 A KR20050042698 A KR 20050042698A KR 1020030077758 A KR1020030077758 A KR 1020030077758A KR 20030077758 A KR20030077758 A KR 20030077758A KR 20050042698 A KR20050042698 A KR 20050042698A
Authority
KR
South Korea
Prior art keywords
interlayer insulating
gate electrode
contact
junction region
layer
Prior art date
Application number
KR1020030077758A
Other languages
English (en)
Inventor
이성수
김재우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030077758A priority Critical patent/KR20050042698A/ko
Publication of KR20050042698A publication Critical patent/KR20050042698A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명은 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택 구조를 갖는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 소자 분리막이 형성되어 있는 반도체 기판, 상기 반도체 기판의 소정 부분에 형성되는 게이트 전극, 상기 게이트 전극 양측의 반도체 기판에 형성되는 접합 영역, 상기 게이트 전극, 접합 영역 및 소자 분리막을 덮는 에치 스톱퍼, 상기 에치 스톱퍼 상부에 형성되는 층간 절연막 구조체, 상기 층간 절연막 구조체 내에 형성되며 상기 게이트 전극과 전기적으로 콘택되는 제 1 콘택부, 및 상기 층간 절연막 구조체 내에 형성되며 상기 접합 영역 및 상기 접합 영역과 인접하는 소자 분리막과 동시에 콘택되는 제 2 콘택부를 포함하며, 상기 제 1 및 제 2 콘택부 중 선택되는 하나는 버퍼 콘택 패드 및 상기 버퍼 콘택 패드와 콘택되는 금속 패드로 구성된다.

Description

직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택 구조를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having contact structure of the gate electrodes and the junction region using directly contact type, and method for manufacturing the same}
본 발명은 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 게이트 전극의 과소 식각 및/또는 접합 영역의 과도 식각을 방지할 수 있는 콘택 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 주변 영역에 형성되는 모스 트랜지스터 및 플래쉬 메모리 소자의 게이트 전극 및 접합 영역은 일반적인 메모리 소자의 셀 영역의 자기정렬 콘택 방식과 달리, 직접 콘택 방식에 의하여 금속 배선과 전기적으로 연결된다.
도 1a 및 도 1b는 종래의 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택 구조를 설명하기 위한 단면도이다.
도 1a를 참조하여, 반도체 기판(10)의 소자 분리 예정 영역에 공지의 방식에 의하여 STI막(shallow trench isolation:15)을 형성한다. STI막(15)이 형성된 반도체 기판(10) 상부에 게이트 산화막(20), 도핑된 폴리실리콘막(25), 전이 금속 실리사이드막(30) 및 하드 마스크막(35)을 순차적으로 증착한다음, 상기 막들을 소정 형태로 패터닝하여 게이트 전극 구조물(40)을 형성한다. 하드 마스크막(35)은 예컨대, 실리콘 산화막 또는 실리콘 질화막일 수 있다. 게이트 전극 구조물(40)의 측벽에 공지의 방식에 의해 절연막 스페이서(45)를 형성한다. 그후, 게이트 전극 구조물(40) 양측의 반도체 기판(10)에 불순물을 주입하여, 접합 영역(50)을 형성하여, 모스 트랜지스터를 완성한다. 모스 트랜지스터가 형성된 반도체 기판(10) 상부에 에치 스톱퍼(55)를 소정 두께로 증착한다. 에치 스톱퍼(55)는 콘택홀 형성시, 접합 영역의 과도 식각을 방지하기 위하여 제공되는 막으로, 실리콘 산화막 성분인 층간 절연막과 식각 선택비가 상이한 막 예컨대, 실리콘 질화막이 이용될 수 있다. 에치 스톱퍼(55) 상부에 층간 절연막(60)을 증착한다. 그후, 게이트 전극 구조물(40)의 전이 금속 실리사이드막(30) 및 접합 영역(50)이 노출되도록 층간 절연막(60) 및 에치 스톱퍼(55)를 식각하여, 콘택홀(65)을 형성한다. 현재 반도체 메모리 소자의 집적도가 증가됨에 따라, 접합 영역의 면적 또한 감소하는 추세이므로, 접합 영역(50)을 오픈시키기 위한 콘택홀은 그 마진을 확보할 수 있도록, 접합 영역(50) 오픈시, 그와 인접하는 STI막(15)을 동시에 노출시키고 있다. 이를 보더리스(boderless) 콘택 방식이고 한다.
그후, 도 1b에 도시된 바와 같이, 노출된 게이트 전극의 전이 금속 실리사이드막(30) 및 접합 영역(50)과 콘택되도록 금속 배선(70)을 형성한다.
그러나, 상기와 같이 게이트 전극 구조물(40)의 도전층 즉 전이 금속 실리사이드막(30) 및 접합 영역(50)을 동시에 노출시키는 식각 공정시, 에치 스톱퍼(55)와 전이 금속 실리사이드막(30)사이의 거리 및 에치 스톱퍼(55)와 접합 영역(50)간의 거리가 상이함으로 인하여, 콘택홀의 식각 저지점(식각 타겟)을 결정하는데 어려움이 있다.
즉, 접합 영역(50) 표면이 노출되도록 식각 저지점을 결정하게 되면, 에치 스톱퍼(55) 식각시 하부의 박막 게이트 산화막(20)이 용이하게 제거되어, 접합 영역(50) 표면이 완벽히 노출되는 반면, 게이트 전극 구조물(40)은 하드 마스크막(35)의 일부만이 식각되어, 상기 금속 실리사이드막(30)이 완벽히 오픈되지 않는다. 이와 같이 게이트 전극 구조물(40)의 전이 금속 실리사이드막이 완벽히 오픈되지 않은 상태로 금속 배선을 형성하게 되면, 금속 배선의 접촉 저항이 증대된다.
한편, 게이트 전극 구조물(40)의 전이 금속 실리사이드막(30) 표면이 노출되도록 식각 저지점을 결정하게 되면, 게이트 전극 구조물(40)의 하드 마스크막(35)이 식각되는 동안, 접합 영역(50)이 과도 식각될 수 있다. 특히, 보더리스 콘택 구조를 채용하는 경우, 상기 STI막(15)의 식각 선택비를 확보하기 어려워 도 1a에서와 같이 STI막(15)이 과도하게 식각될 수 있다. 이와 같은 STI막(15)의 과도 식각 부분(A)은 추후 모스 트랜지스터의 누설 전류를 유발한다.
이와 같이, 게이트 전극 구조물의 하드 마스크막 사용 및 보더리스 콘택 채용으로 인해, 게이트 전극 구조물과 접합 영역을 노출시키는 콘택홀을 동시에 형성하는데 어려움이 있다.
따라서, 본 발명의 기술적 과제는 게이트 전극 구조물 및 접합 영역을 노출시키는 콘택홀 형성시, 게이트 전극 구조물의 도전층을 완벽히 노출시키는 한편, 접합 영역 및 인접하는 소자 분리막의 과도 식각을 방지할 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 반도체 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은, 소자 분리막이 형성되어 있는 반도체 기판, 상기 반도체 기판의 소정 부분에 형성되는 게이트 전극, 상기 게이트 전극 양측의 반도체 기판에 형성되는 접합 영역, 상기 게이트 전극, 접합 영역 및 소자 분리막을 덮는 에치 스톱퍼, 상기 에치 스톱퍼 상부에 형성되는 층간 절연막 구조체, 상기 층간 절연막 구조체 내에 형성되며 상기 게이트 전극과 전기적으로 콘택되는 제 1 콘택부, 및 상기 층간 절연막 구조체 내에 형성되며 상기 접합 영역 및 상기 접합 영역과 인접하는 소자 분리막과 동시에 콘택되는 제 2 콘택부를 포함하며, 상기 제 1 및 제 2 콘택부 중 선택되는 하나는 버퍼 콘택 패드 및 상기 버퍼 콘택 패드와 콘택되는 금속 패드로 구성된다.
상기 게이트 전극은 게이트 산화막, 도전층 및 하드 마스크막의 적층막으로 구성되며, 상기 제 1 콘택부는 상기 도전층과 전기적으로 연결된다.
상기 제 1 콘택부는 상기 게이트 전극의 도전층과 콘택되는 버퍼 콘택 패드 및 상기 버퍼 콘택 패드와 콘택되는 금속 패드로 구성되고, 상기 제 2 콘택부는 상기 접합 영역 및 소자 분리막과 콘택되는 단일의 금속 패드로 구성된다. 상기 버퍼 콘택 패드는 상기 층간 절연막 구조체 및 에치 스톱퍼와 식각 선택비가 우수한 도전층으로 구성된다.
또한, 상기 제 1 콘택부는 상기 게이트 전극의 도전층과 콘택되는 단일의 금속 패드로 구성되고, 상기 제 2 콘택부는 상기 접합 영역 및 상기 소자 분리막과 콘택되는 버퍼 콘택 패드 및 상기 버퍼 콘택 패드와 콘택되는 금속 패드로 구성된다. 이때, 상기 버퍼 콘택 패드는 상기 층간 절연막, 에치 스톱퍼 및 하드 마스크막과 식각 선택비가 우수한 도전층으로 구성된다.
또한, 본 발명의 다른 견지에 따른 반도체 소자의 제조방법은, 먼저, 소자 분리막이 형성된 반도체 기판상에 도전층을 포함하는 게이트 전극 구조물을 형성하고, 상기 게이트 전극 구조물 양측에 접합 영역을 형성한다음, 상기 반도체 기판 결과물 상부에 에치 스톱퍼를 형성한다. 그후, 상기 에치 스톱퍼 상부에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막내에 게이트 전극 구조물의 도전층과 콘택되도록 버퍼 콘택 패드를 형성한다. 다음, 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하고, 상기 버퍼 콘택 패드 및 상기 접합 영역이 각각 노출되도록 제 2 층간 절연막, 제 1 층간 절연막 및 에치 스톱퍼를 식각하여 제 1 및 제 2 콘택홀을 형성한다. 이어서, 상기 제 1 및 제 2 콘택홀내에 금속 패드를 형성한다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법은, 먼저, 소자 분리막이 형성된 반도체 기판상에 도전층을 포함하는 게이트 전극 구조물을 형성하고, 상기 게이트 전극 구조물 양측에 접합 영역을 형성한다음, 상기 반도체 기판 결과물 상부에 에치 스톱퍼를 형성한다. 그후, 상기 에치 스톱퍼 상부에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막내에 상기 접합 영역과 콘택되도록 버퍼 콘택 패드를 형성한다음, 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성한다. 이어서, 상기 게이트 전극 구조물의 도전층 표면 및 상기 버퍼 콘택 패드가 각각 노출되도록 제 2 층간 절연막, 제 1 층간 절연막 및 에치 스톱퍼를 식각하여 제 1 및 제 2 콘택홀을 형성한다음, 상기 제 1 및 제 2 콘택홀내에 금속 패드를 형성한다.
이때, 상기 접합 영역을 노출시키는 제 2 콘택홀 형성시, 상기 접합 영역과 인접하는 상기 소자 분리막의 소정 부분을 동시에 오픈시키는 것이 바람직하다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 콘택 구조를 나타낸 단면도이고, 도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 소자의 콘택 구조의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2를 참조하면, 소자 분리막(105)이 형성되어 있는 반도체 기판(100)상에 게이트 전극 구조물(130)이 형성되어 있다. 게이트 전극 구조물(130)은 게이트 산화막(110), 도핑된 폴리실리콘막(115), 전이 금속 실리사이드막(120) 및 하드 마스크막(125)을 포함할 수 있다. 본 실시예에서는 게이트 전극 구조물(130)의 도전 물질로서, 도핑된 폴리실리콘막(115) 및 전이 금속 실리사이드막(120)을 사용하였지만, 그 밖의 도전 물질로도 사용될 수 있다. 게이트 전극 구조물(130) 측벽에 게이트 스페이서(135)가 형성되어 있고, 게이트 전극 구조물(130) 양측의 반도체 기판(100)에 접합 영역(140)이 형성된다. 게이트 전극 구조물(130) 및 소자 분리막(105) 상부에 에치 스톱퍼(145)가 형성되고, 에치 스톱퍼(145) 상부에 층간 절연막 구조체(165)가 형성된다. 층간 절연막 구조체(165)는 예를 들어 실리콘 산화막일 수 있고, 에치 스톱퍼(145)는 실리콘 산화막과 식각 선택비가 상이한 실리콘 질화막일 수 있다.
층간 절연막 구조체(165) 내부에 게이트 전극 구조물(130)의 도전층, 예컨대, 전이 금속막(120)과 전기적으로 연결되는 제 1 콘택부(175) 및 접합 영역(140)과 전기적으로 연결되는 제 2 콘택부(170b)가 형성된다. 제 1 콘택부(175)는 게이트 전극 구조물(130)의 전이 금속막(120)과 직접 콘택되는 버퍼 콘택 패드(155) 및 버퍼 콘택 패드(155)와 전기적으로 연결되는 금속 패드(170a)로 구성된다. 여기서, 버퍼 콘택 패드(155)는 예를 들어, 공통 소스 라인(common source line)으로도 불리어질 수 있으며, 층간 절연막 및 에치 스톱퍼와 식각 선택비가 우수한 물질, 예컨대 텅스텐막으로 형성될 수 있다. 한편, 제 2 콘택부(170b)는 단절 부분을 갖지않는 단일의 금속 패드(170b)로 구성된다. 제 2 콘택부(170b)는 접합 영역(140)과 콘택됨은 물론, 콘택홀의 면적을 확보하기 위하여, 인접하는 STI막(105)과 동시에 콘택될 수 있다. 이와 같은 제 1 콘택부(175) 및 제 2 콘택부(170b)와 콘택되도록 층간 절연막 구조체(165) 상부에 금속 배선(180)이 형성된다.
이와 같은 콘택 구조를 갖는 반도체 소자의 제조방법에 대하여 도 3a 및 도 3b를 참조하여 설명하도록 한다.
우선, 도 3a를 참조하여, 반도체 기판(100)의 소정 부분에 STI막(105)을 형성한다. 그후, 반도체 기판(100) 상부에 게이트 산화막(110), 도핑된 폴리실리콘막(115), 전이 금속 실리사이드막(120) 및 하드 마스크막(125)을 증착한다. 하드 마스크막(125)으로는 예를 들어 실리콘 산화막 또는 실리콘 질화막이 이용될 수 있다. 하드 마스크막(125), 전이 금속 실리사이드막(120) 및 도핑된 폴리실리콘막(115)을 패터닝하여, 게이트 전극 구조물(130)을 형성한다. 게이트 전극 구조물(130)이 형성된 반도체 기판(100) 상부에 절연막(도시되지 않음)을 증착한다음, 이를 비등방성 식각하여, 게이트 스페이서(135)를 형성한다. 게이트 스페이서(135)는 예를 들어 실리콘 질화막 또는 실리콘 산화막일 수 있다. 다음, 게이트 스페이서(135)를 포함하는 게이트 전극 구조물 양측의 반도체 기판에 불순물을 주입하여 접합 영역(140)을 형성한다. 접합 영역(140)은 예를 들어 LDD(lightly doped drain) 방식으로 형성할 수 있다. 반도체 기판(100) 결과물 상부에 에치 스톱퍼(145)를 형성한다. 에치 스톱퍼(145)는 층간 절연막으로 이용되는 실리콘 산화막과 식각 선택비가 큰 막으로 이용됨이 바람직하며, 본 실시예에서는 예를 들어 실리콘 질화막을 이용하였다. 그후, 에치 스톱퍼(145) 상부에 실리콘 산화 물질로 된 제 1 층간 절연막(150)을 소정 두께로 증착한다.
다음, 도 3b에 도시된 바와 같이, 게이트 전극 구조물(130)의 도전층, 예컨대, 전이 금속 실리사이드막(120)이 노출되도록 제 1 층간 절연막(150), 에치 스톱퍼(145) 및 하드 마스크막(125)을 식각하여, 홀(도시되지 않음)을 형성한다. 이때, 홀은 다음과 같은 방법으로 형성될 수 있다. 우선, 제 1 층간 절연막(150) 상부에 포토리소그라피 공정에 의해 게이트 전극 구조물(30)의 소정 부분이 노출되도록 포토레지스트 패턴(도시되지 않음)을 형성한다음, 포토레지스트 패턴의 형태로 제 1 층간 절연막(150)을 식각한다. 다음, 패터닝된 제 1 층간 절연막(150)에 의해 노출된 에치 스톱퍼(145)를 공지의 방식으로 제거한다. 이때, 제 1 층간 절연막(150)의 식각 단계 후, 또는 에치 스톱퍼(145)의 식각 단계 후, 상기 포토레지스트 패턴을 제거할 수 있다. 다음, 패터닝된 에치 스톱퍼(145)에 의해 노출된 하드 마스크막(120)을 식각하여, 홀을 형성한다. 이때, 제 1 층간 절연막(150)내에 단일의 홀을 형성하기 때문에, 식각 저지점을 결정하기 용이하다.
그후, 홀 부분이 충진되도록 제 1 층간 절연막(150) 상부에 도전층을 형성한다. 이때 도전층은 상기 층간 절연막 및 에치 스톱퍼와 식각 선택비가 우수한 도전층으로서, 예컨대, 텅스텐막을 이용할 수 있다. 그후, 제 1 층간 절연막(150) 표면이 노출되도록 도전층을 평탄화하여, 버퍼 콘택 패드(155: 또는 공통 소오스 라인)를 형성한다. 여기서, 평탄화 공정으로는 예를 들어 CMP(chemical mechanical polishing) 또는 에치 백(etch back) 공정이 이용될 수 있다.
버퍼 콘택 패드(155)가 형성되어 있는 제 1 층간 절연막(150) 상부에 제 2 층간 절연막(160)을 증착하여, 층간 절연막 구조체(165)를 형성한다. 그후, 버퍼 콘택 패드(155), 및 접합 영역(140) 및 이와 인접하는 STI막(105)이 각각 오픈되도록 층간 절연막 구조체(165)를 식각하여, 제 1 및 제 2 콘택홀(162a,162b)을 형성한다. 제 1 및 제 2 콘택홀(162a,162b) 형성 공정은 상기 접합 영역(140)의 표면이 식각 저지점이 되도록 결정한 상태에 진행함이 바람직하다. 이때, 상술한 바와 같이 버퍼 콘택 패드(155)는 상기 층간 절연막(160,150) 및 에치 스톱퍼(145)와 식각 선택비가 우수하므로 제 2 콘택홀(162b)이 형성되는 동안 대부분 식각되지 않고 잔류하게 되고, 콘택홀의 식각 저지점을 접합 영역(140)이 노출되도록 결정하였으므로, 접합 영역(140) 및 STI막(105)의 과도 식각 없이 제 2 콘택홀을 형성할 수 있다.
그후, 도 2에 도시된 바와 같이, 제 1 및 제 2 콘택홀(162a,162b)이 충진되도록 금속막을 증착한다음, 상기 금속막을 제 2 층간 절연막(160) 표면이 노출되도록 평탄화시켜, 금속 패드(170a,170b)를 형성한다. 금속 패드(170a,170b)의 형성으로, 제 1 콘택부(175) 및 제 2 콘택부(170b)가 완성된다. 그후, 제 2 층간 절연막(160) 상부에 상기 제 1 및 제 2 콘택부(175,170b)가 콘택되도록 금속 배선(180)이 형성된다.
이와 같이, 게이트 전극(게이트 전극 구조물) 및 접합 영역에 동시에 콘택홀을 형성하는 공정시, 게이트 전극 부분에 미리 버퍼 콘택 패드를 형성하므로써, 상기 게이트 전극 구조물 및 접합 영역의 직접 콘택시, 접합 영역 및 소자 분리막의 과도 식각을 방지할 수 있다.
한편, 도 4에 도시된 바와 같이, 버퍼 콘택 패드(156)를 접합 영역(140)과 전기적으로 연결되는 제 2 콘택부(176)에 형성할 수 있다. 즉, 상기한 일실시예에서는, 버퍼 콘택 패드(155)가 제 1 콘택부(175)에 배치되는 한편, 본 실시예에서는 버퍼 콘택 패드(155)가 접합 영역(140) 및 소자 분리막(105)과 콘택되도록 형성된다. 이때, 제 1 콘택부는 금속막의 단절이 없는 단일의 금속 패드(171a)로 구성되고, 제 2 콘택부(176)는 접합 영역(140)과 직접 콘택되는 버퍼 콘택 패드(155) 및 버퍼 콘택 패드(155)와 콘택되는 금속 패드(171b)로 구성된다.
이와 같은 구성을 갖는 반도체 소자의 제조방법에 대하여 도 5a 및 도 5b를 참조하여 설명하도록 한다. 여기서, 제 1 층간 절연막(150)을 형성하기까지의 공정은 상기 일실시예와 동일하며, 그 이후의 공정에 대하여 설명하도록 한다.
도 5a에 도시된 바와 같이, 접합 영역(140) 및 그와 인접한 소자 분리막(105)이 노출될 수 있도록 제 1 층간 절연막(150) 상부에 포토레지스트 패턴(도시되지 않음)을 형성하고, 포토레지스트 패턴의 형태로 제 1 층간 절연막(150)을 식각한다. 그후, 노출된 에치 스톱퍼(145)를 선택적으로 제거하여, 접합 영역(140) 및 소자 분리막(105)을 노출시키는 홀(152)을 형성한다. 에치 스톱퍼(145) 식각시, 그 하부에 존재하는 박막의 게이트 산화막(110)도 동시에 제거된다. 이때, 포토레지스트 패턴은 에치 스톱퍼(145)의 식각 전 또는 후에 공지의 방식으로 제거할 수 있다.
도 5b에 도시된 바와 같이, 홀(152)이 충분히 매립될 수 있도록 제 1 층간 절연막(150) 상부에 도전층을 증착한다. 이때 도전층은 층간 절연막(150), 에치 스톱퍼(145) 및 하드 마스크막(125) 각각과 식각 선택비가 우수한 막으로서, 예를 들어 텅스텐막을 증착한다. 그후, 제 1 층간 절연막(150) 표면이 노출되도록 도전층을 평탄화하여, 버퍼 콘택 패드(156)를 형성한다. 버퍼 콘택 패드(156)가 형성된 제 1 층간 절연막(150) 상부에 제 2 층간 절연막(160)을 증착하여, 층간 절연막 구조체(165)를 형성한다.
다음, 게이트 전극 구조물(130)의 도전층, 예컨대, 전이 금속 실리사이드막(120)이 노출되도록 제 2 층간 절연막(160), 제 1 층간 절연막(150), 에치 스톱퍼(145) 및 하드 마스크막(125)을 식각하여 제 1 콘택홀(163a)을 형성하고, 동시에 버퍼 콘택 패드(156)가 노출되도록 제 2 층간 절연막(160)을 식각하여 제 2 콘택홀(163b)을 형성한다. 제 1 콘택홀(163a) 형성을 위한 에치 스톱퍼(145) 및 하드 마스크막(125)의 식각 공정시, 제 2 콘택홀(163b) 영역에서는 상기 에치 스톱퍼(145) 물질 및 하드 마스크막(125) 물질과 식각비가 큰 버퍼 콘택 패드(156)가 식각 베리어의 역할을 하여, 접합 영역(140) 및 STI막(105)의 과도 식각이 방지된다.
도 4를 재차 참조하여, 제 1 및 제 2 콘택홀(163a,163b)이 충분히 매립되도록 금속막을 증착한다음, 제 2 층간 절연막(160) 표면이 노출되도록 금속막을 평탄화하여, 제 1 및 제 2 금속 패드(171a,171b)을 형성한다. 그후, 제 1 및 제 2 금속 패드(171a,171b)와 콘택되도록 금속 배선(180)을 형성한다.
이와 같이, 게이트 전극(게이트 전극 구조물) 및 접합 영역에 동시에 콘택홀을 형성하는 공정시, 접합 영역 부분에 미리 버퍼 콘택 패드를 형성한다. 이에 따라, 게이트 전극 구조물의 도전층, 및 접합 영역 및 이와 인접하는 소자 분리막의 동시 오픈시, 접합 영역 및 접합 영역과 인접하는 소자 분리막의 과도 식각으로 인한 유실을 방지할 수 있다.
본 실시예는 반도체 메모리 소자의 주변 영역에 형성되는 게이트 전극 구조에 대하여 설명하였으나, 플로팅 전극 및 콘트롤 전극을 구비하는 플래쉬 메모리 소자의 게이트 전극의 콘택 구조에도 동일하게 적용 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 게이트 전극 및 접합 영역과 콘택되는 콘택부를 형성하기 위한 콘택홀 형성시, 게이트 전극의 상부 또는 접합 영역 상부에 선택적으로 버퍼 콘택 패드를 형성한다. 이에 따라, 게이트 전극 상부의 과소 식각, 및 접합 영역 및 소자 분리막의 과도 식각의 요구없이, 콘택홀을 제작할 수 있다. 따라서, 반도체 소자의 누설 전류를 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a 및 도 1b는 종래의 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택 구조를 설명하기 위한 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 단면도이다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 105 : STI막
120 : 전이 금속 실리사이드막 130 : 게이트 전극 구조물
140 : 접합 영역 145 : 에치 스톱퍼
150 : 제 1 층간 절연막 155,156 : 버퍼 콘택 패드
160 : 제 2 층간 절연막 170a,170b,171a,171b :금속 패드

Claims (10)

  1. 소자 분리막이 형성되어 있는 반도체 기판;
    상기 반도체 기판의 소정 부분에 형성되는 게이트 전극;
    상기 게이트 전극 양측의 반도체 기판에 형성되는 접합 영역;
    상기 게이트 전극, 접합 영역 및 소자 분리막을 덮는 에치 스톱퍼;
    상기 에치 스톱퍼 상부에 형성되는 층간 절연막 구조체;
    상기 층간 절연막 구조체 내에 형성되며 상기 게이트 전극과 전기적으로 콘택되는 제 1 콘택부; 및
    상기 층간 절연막 구조체 내에 형성되며 상기 접합 영역 및 상기 접합 영역과 인접하는 소자 분리막과 동시에 콘택되는 제 2 콘택부를 포함하며,
    상기 제 1 및 제 2 콘택부 중 선택되는 하나는 버퍼 콘택 패드 및 상기 버퍼 콘택 패드와 콘택되는 금속 패드로 구성되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 게이트 전극은 게이트 산화막, 도전층 및 하드 마스크막의 적층막으로 구성되며, 상기 제 1 콘택부는 상기 도전층과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 제 1 콘택부는 상기 게이트 전극의 도전층과 콘택되는 버퍼 콘택 패드 및 상기 버퍼 콘택 패드와 콘택되는 금속 패드로 구성되고,
    상기 제 2 콘택부는 상기 접합 영역 및 소자 분리막과 콘택되는 단일의 금속 패드로 구성되는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 버퍼 콘택 패드는 상기 층간 절연막 구조체 및 에치 스톱퍼와 식각 선택비가 우수한 도전층으로 구성되는 것을 특징으로 하는 반도체 소자.
  5. 제 2 항에 있어서, 상기 제 1 콘택부는 상기 게이트 전극의 도전층과 콘택되는 단일의 금속 패드로 구성되고,
    상기 제 2 콘택부는 상기 접합 영역 및 상기 소자 분리막과 콘택되는 버퍼 콘택 패드 및 상기 버퍼 콘택 패드와 콘택되는 금속 패드로 구성되는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서, 상기 버퍼 콘택 패드는 상기 층간 절연막, 에치 스톱퍼 및 하드 마스크막과 식각 선택비가 우수한 도전층인 것을 특징으로 하는 반도체 소자.
  7. 소자 분리막이 형성된 반도체 기판상에 도전층을 포함하는 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물 양측에 접합 영역을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 에치 스톱퍼를 형성하는 단계;
    상기 에치 스톱퍼 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막내에 게이트 전극 구조물의 도전층과 콘택되도록 버퍼 콘택 패드를 형성하는 단계;
    상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 버퍼 콘택 패드 및 상기 접합 영역이 각각 노출되도록 제 2 층간 절연막, 제 1 층간 절연막 및 에치 스톱퍼를 식각하여 제 1 및 제 2 콘택홀을 형성하는 단계;
    상기 제 1 및 제 2 콘택홀내에 금속 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 소자 분리막이 형성된 반도체 기판상에 도전층을 포함하는 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물 양측에 접합 영역을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 에치 스톱퍼를 형성하는 단계;
    상기 에치 스톱퍼 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막내에 상기 접합 영역과 콘택되도록 버퍼 콘택 패드를 형성하는 단계;
    상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 게이트 전극 구조물의 도전층 표면 및 상기 버퍼 콘택 패드가 각각 노출되도록 제 2 층간 절연막, 제 1 층간 절연막 및 에치 스톱퍼를 식각하여 제 1 및 제 2 콘택홀을 형성하는 단계;
    상기 제 1 및 제 2 콘택홀내에 금속 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 접합 영역을 노출시키는 제 2 콘택홀 형성시, 상기 접합 영역과 인접하는 상기 소자 분리막의 소정 부분을 동시에 오픈시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 7 항 또는 제 8 항에 있어서, 상기 게이트 전극 구조물을 형성하는 단계는,
    상기 반도체 기판상에 게이트 산화막, 도전층 및 하드 마스크막을 순차적으로 증착하는 단계; 및
    상기 하드 마스크막, 도전층 및 게이트 산화막을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020030077758A 2003-11-04 2003-11-04 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택구조를 갖는 반도체 소자 및 그 제조방법 KR20050042698A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030077758A KR20050042698A (ko) 2003-11-04 2003-11-04 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택구조를 갖는 반도체 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030077758A KR20050042698A (ko) 2003-11-04 2003-11-04 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택구조를 갖는 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20050042698A true KR20050042698A (ko) 2005-05-10

Family

ID=37243635

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030077758A KR20050042698A (ko) 2003-11-04 2003-11-04 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택구조를 갖는 반도체 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20050042698A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8003505B2 (en) 2008-10-23 2011-08-23 Dongbu Hitek Co., Ltd. Image sensor and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8003505B2 (en) 2008-10-23 2011-08-23 Dongbu Hitek Co., Ltd. Image sensor and method of fabricating the same

Similar Documents

Publication Publication Date Title
KR100503519B1 (ko) 반도체 장치 및 그 제조방법
JP4718021B2 (ja) 半導体デバイスの製造方法。
JP4550185B2 (ja) Ｄｒａｍ装置の製造方法
KR100287009B1 (ko) 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법
JP3215320B2 (ja) 半導体装置の製造方法
KR20040085912A (ko) 반도체소자의 제조방법
KR100658475B1 (ko) 반도체 장치 및 그 제조 방법
KR100485893B1 (ko) 반도체 소자의 제조방법
JP3483090B2 (ja) 半導体装置の製造方法
KR20050042698A (ko) 직접 콘택 방식에 의한 게이트 전극 및 접합 영역의 콘택구조를 갖는 반도체 소자 및 그 제조방법
KR20040015792A (ko) 집적 회로용 콘택의 제조 방법 및 상기 콘택을 가진반도체 소자
KR100333539B1 (ko) 반도체소자의미세콘택홀형성방법
KR100277905B1 (ko) 반도체 메모리 소자의 제조 방법
KR100333541B1 (ko) 반도체소자의제조방법
KR100416837B1 (ko) 반도체소자의 비트라인 형성방법
KR100504948B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100300063B1 (ko) 반도체 메모리 제조방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR19980068806A (ko) 메모리 소자의 자기 정렬 콘택 형성방법
KR100317333B1 (ko) 반도체 소자 제조방법
KR100475135B1 (ko) 반도체 소자의 콘택 형성방법
JPH09275137A (ja) 半導体装置及びその製造方法
KR100200740B1 (ko) 볼드리스 콘택 구조를 갖는 반도체 장치의 제조 방법
KR100277883B1 (ko) 반도체 소자의 제조 방법
KR100258202B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination