KR100200740B1 - 볼드리스 콘택 구조를 갖는 반도체 장치의 제조 방법 - Google Patents

볼드리스 콘택 구조를 갖는 반도체 장치의 제조 방법 Download PDF

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Abstract

볼드리스(borderless) 콘택 구조를 갖는 반도체 장치의 제조 방법을 개시한다. 반도체 기판위에 폴리 실리콘, 실리사이드, 실리콘 질화막을 차례로 증착하고 패터닝하여 게이트를 형성하는 단계; 상기 게이트 상에 실리콘 질화막을 증착하고 에치백하여 측벽 스페이서를 형성하는 단계; 상기 결과물 전면에 산화막을 덮고 상기 게이트 상부가 노출 될 때까지 CMP로 평탄화하는 단계; 산화막과 실리콘 질화막의 선택비를 이용하여 기판 하부와 접속하기 위하여 상기 산화막에 콘택홀을 형성하는 단계; 상기 콘택홀에 장벽 메탈 및 고융점 CVD 메탈을 충입하면서 CMP로 평탄화하여 메탈 심을 형성하는 단계; 이어 산화막을 에치 백하여 실리콘 질화막으로 캡핑된 게이트 및 상기 메탈 심을 노출시키는 단계; 다시 실리콘 질화막을 증착하여 덮은 후 상기 게이트 상부의 실리사이드가 노출 될 때까지 CMP로 평탄화하는 단계; 및 상기 결과물에 절연막을 증착한 후에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 볼드리스(borderless) 콘택 구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다. 따라서, 본 발명에 의하면 하부 도전층의 오버랩 탭의 마진 디자인 룰을 주지 않고도 미스얼라인 오차 허용도를 크게하여 칩 사이즈를 줄일 수 있으므로 고집적 반도체 장치의 칩 면적을 줄이는데 일조를 할 수 있다.

Description

볼드리스 콘택 구조를 갖는 반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 콘택 형성시 하부 도전층의 오버랩 탭을 주지 않고 미스얼라인 오차 허용도(tolerance)를 크게 할 수 있는 볼드리스(borderless) 콘택 구조를 갖는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 최소 배선폭(feature size)의 물리적 크기(physical dimension)도 줄어든다. 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 면적을 축소시키기 위하여 자기정렬(self-align) 방식으로 콘택을 형성하는 방법이 개발되었다. 자기정렬되는 콘택의 형성 방법은 주변 구조물의 단차를 이용하여 콘택을 형성하는 것으로서, 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연물질의 두께 및 식각방법등에 의해 다양한 크기의 콘택을 마스크의 사용없이 얻을 수 있기 때문에 고집적화되는 반도체장치의 구현에 적합한 방법으로 사용되고 있다.
그러나, 포토(photo)공정시 미스얼라인 정도는 장비의 하드웨어에 주로 의존하기 때문에 개선하는데 어려움이 크다. 이에 따라 소자 크기를 더욱 줄이기 위해서는 미스얼라인 오차 허용도(tolerance)를 크게하는 새로운 집적 방법(integration scheme)을 개발하여야 한다. 현재 이러한 미스얼라인에 가장 취약한 부분으로 콘택 공정을 들 수 있다.
도 1은 종래 기술에 의한 오버랩 탭(tap)을 구비한 레이어 사이에 형성된 콘택을 나타낸 개략도이다. 참조 번호 10은 하부 도전층을, 12는 상부 도전층을, 14는 콘택심, 16은 오버랩 탭(overlap tap)을 각각 나타낸다. 하부 도전층(10)과 상부 도전층(12)과의 전기적 콘택 시에 미스얼라인이 발생할 경우 콘택이 빠져 기판 및 그 밖의 하부층(underlayer)과의 전기적 쇼트(short)를 유발할 수 있다. 이를 방지하기 위하여 도 1에 도시된 바와 같이 상,하부 도전층에 오버랩 탭(overlap tap:16)을 주어 미스얼라인 오차 허용도(tolerance)를 크게 하고 있다.
이때, 메탈 콘택의 경우에는 콘택과 게이트 폴리 실리콘과 같은 도전체와의 전기적 접촉을 방지하기 위해 일정한 간격을 마진 디자인 룰(design rule)로 주고 있다. 결국, 이러한 미스얼라인을 보완하기 위해 설정해 준 디자인 룰을 확보하기 위해 칩 사이즈는 계속 커질 수밖에 없다.
본 발명이 이루고자 하는 기술적 과제는, 하부 도전층의 오버랩 탭의 마진 디자인 룰을 주지 않고도 미스얼라인 오차 허용도를 크게 하여 칩 사이즈를 줄일 수 있는 볼드리스(borderless) 콘택 구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 종래 기술에 의한 오버랩 탭(tap)을 구비한 레이어 사이에 형성된 콘택을 나타낸 개략도이다.
도 2는 본 발명의 반도체 장치 제조 방법에 의한 오버랩 탭(tap)을 구비하지 않은 볼드리스(borderless) 콘택 구조를 나타낸 개략도이다.
도 3 내지 도 7은 본 발명에 의한 반도체 장치의 콘택 형성 방법을 공정 순서대로 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
50 ... 반도체기판52 ... 폴리 실리콘
54... 실리사이드 56... 실리콘 질화막
58 ... 측벽 스페이서60 ... 산화막
62 ... 텅스텐 콘택심64 ... 실리콘 질화막
72 ... 비트라인 콘택 80 ... 메탈 콘택
상기 과제를 이루기 위하여 본 발명은, 게이트 절연막이 형성된 반도체 기판위에 폴리 실리콘, 실리사이드, 실리콘 질화막을 차례로 증착하고 패터닝하여 게이트를 형성하는 단계; 상기 게이트 상에 실리콘 질화막을 증착하고 에치백하여 측벽 스페이서를 형성하는 단계; 상기 결과물 전면에 산화막을 덮고 상기 게이트 상부가 노출 될 때까지 CMP로 평탄화하는 단계; 산화막과 실리콘 질화막의 선택비를 이용하여 기판 하부와 접속하기 위하여 상기 산화막에 콘택홀을 형성하는 단계; 상기 콘택홀에 장벽 메탈 및 고융점 CVD 메탈을 충입하면서 CMP로 평탄화하여 메탈 심을 형성하는 단계; 이어 산화막을 에치 백하여 실리콘 질화막으로 캡핑된 게이트 및 상기 메탈 심을 노출시키는 단계; 다시 실리콘 질화막을 증착하여 덮은 후 상기 게이트 상부의 실리사이드가 노출 될 때까지 CMP로 평탄화하는 단계; 및 상기 결과물에 절연막을 증착한 후에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 볼드리스(borderless) 콘택 구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
따라서, 본 발명에 의하면 하부 도전층의 오버랩 탭의 마진 디자인 룰을 주지 않고도 미스얼라인 오차 허용도를 크게 하여 칩 사이즈를 줄일 수 있으므로 이러한 방법으로 콘택을 형성하면, 게이트 위에 형성되는 메탈 콘택의 경우, 오버랩 탭의 마진을 줄 필요가 없어지게 됨으로 고집적 반도체 장치의 칩 면적을 줄이는데 일조를 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
도 2는 본 발명의 반도체 장치 제조 방법에 의한 오버랩 탭(tap)을 구비하지 않은 볼드리스(borderless) 콘택 구조를 나타낸 개략도이다. 참조 번호 30은 하부 도전층을, 32는 상부 도전층을, 34는 콘택심을 각각 나타낸다.
이미 잘 알려진 자기 정렬 콘택(self-align contact)과 본 발명의 반도체 장치 제조 방법에 의해서 도 2 에서와 같이 하부 도전층에 오버랩 탭이 존재치 않는 볼더리스 콘택 방법을 함께 이용함으로써 오버랩 탭의 디자인 룰을 주지 않고도 오차 허용도를 크게 하여 칩 사이즈를 줄일 수 있게 된다.
도 3 내지 도 7은 본 발명에 의한 반도체 장치의 콘택 형성 방법을 공정 순서대로 설명하기 위한 단면도들이다.
도 3은 게이트 형성 및 제1 층간 절연막을 CMP하는 단계를 나타낸다.
구체적으로, 현재 사용하고 있는 통상적인 방법으로 반도체 기판을 트렌치 절연시키고 게이트 절연막이 형성된 반도체 기판(50)위에 폴리 실리콘(52), 텅스텐 실리사이드(54), 실리콘 질화막(SiN:56)을 차례로 증착하고 패터닝하여 게이트 스택을 형성한다. 이어서 상기 게이트 상에 실리콘 질화막을 증착하고 에치백하여 측벽 스페이서(58)를 형성한다. 게이트 형성시 셀프 얼라인 콘택 및 볼더리스(borderless) 콘택 형성을 위해 실리콘 질화막으로 캡핑 및 스페이서를 형성하는 것이다. 기판상에 소스와 드레인 이온 주입 후 산화막(60)을 증착하여 제1 층간 절연막을 형성하고 상기 게이트 상부가 노출 될 때까지 CMP 등을 이용하여 평탄화 한다.
도 4는 콘택 형성과 텅스텐 증착 및 텅스텐을 CMP하는 단계를 나타낸다.
구체적으로, 텡스텐 콘택 심을 형성하기 위해 포토 공정 및 건식 식각을 진행한다. 먼저, 산화막과 실리콘 질화막의 선택비를 이용하여 기판 하부와 접속하기 위한 콘택홀을 형성한다. 건식식각시에는 산화막(60)과 실리콘 질화막(56,58)사이의 에치 선택비를 크게 하여 미스얼라인이 클 경우에도 콘택과 게이트와의 쇼트(short)를 방지한다. 이어서, 상기 콘택홀에 장벽 메탈 및 고융점 CVD 메탈, 예컨대 텅스텐을 충입하면서 상기 게이트 상부가 노출 될 때까지 CMP로 평탄화하여 텅스텐 콘택 심(62)을 형성한다.
도 5는 산화막을 에치백한 다음 실리콘 질화막을 증착한 단계를 나타낸다.
먼저, 텡스텐 콘택 심(62) 형성 후 습식 또는 실리콘 질화막과의 선택비가 우수한 건식 식각 방법으로 제1 층간 절연막인 산화막(60a)을 약 150-200nm정도로 게이트 스택 높이의 약 2/3 정도쯤 식각하여 실리콘 질화막으로 캡핑된 게이트와 텡스텐 콘택 심(62)의 일부를 노출시킨다.
이후, 스텝 커버리지가 좋은 저압(Low Pressure) 실리콘 질화막(64)을 이용하여 볼더리스 콘택에 필요한 실리콘 질화막을 증착한다. 이러한 공정, 즉 산화막(60)을 식각 후 실리콘 질화막(64)막을 다시 증착하는 공정은 차후 공정인 메탈 콘택 오픈시 미스얼라인이 발생하더라도 층간 절연막(70)과 선택비가 우수한 실리콘 질화막을 표면에 형성하기 위한 것이다.
도 6에서는 실리콘 질화막(64) 및 텡스텐(62)을 1:1로 폴리싱하는 방법을 이용하여 게이트 상부의 텅스텐 실리사이드(WSi2:54)표면이 노출될 때까지 CMP로 평탄화를 진행한다.
도 7은 후속 공정으로 통상적인 방법을 이용하여 볼더리스 콘택을 형성한 단계를 나타낸다.
구체적으로, 디램(DRAM)의 경우는, 제2 층간 절연막 증착(70), 비트라인 콘택과 라인(72) 패터닝, 스토리지 노드와 콘택 패터닝, 및 메탈 콘택(80) 형성 등으로 후속 공정이 진행되며, 난-디램(Non-DRAM)의 경우는 메탈 공정 스텝으로 바로 이어진다. 게이트 위의 메탈 콘택(76)과 활성 영역 위의 텅스텐 콘택 심의 메탈 콘택(78)이 각각 도 7에 도시되었다.
메탈 콘택 에치 때도, 실리콘 질화막과 산화막과의 선택 비를 최대한 크게 하여, 콘택 에치시 미스얼라인 정도가 크더라도 밑으로 빠져 활성영역(active)과 전기적 쇼트를 유발하는 것을 방지한다.
이러한 방법으로 콘택을 형성하면, 게이트 위에 형성되는 메탈 콘택의 경우, 도 1에서와 같은 오버랩 마진을 줄 필요가 없어지게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당 분야의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
따라서, 본 발명에 의하면 하부 도전층의 오버랩 탭의 마진 디자인 룰을 주지 않고도 미스얼라인 오차 허용도를 크게 하여 칩 사이즈를 줄일 수 있으므로 이러한 방법으로 콘택을 형성하면, 게이트 위에 형성되는 메탈 콘택의 경우, 오버랩 탭의 마진을 줄 필요가 없어지게 됨으로 고집적 반도체 장치의 칩 면적을 줄이는데 일조를 할 수 있다.

Claims (3)

  1. 게이트 절연막이 형성된 반도체 기판위에 폴리 실리콘, 실리사이드, 실리콘 질화막을 차례로 증착하고 패터닝하여 게이트를 형성하는 단계;
    상기 게이트 상에 실리콘 질화막을 증착하고 에치백하여 측벽 스페이서를 형성하는 단계;
    상기 결과물 전면에 산화막을 덮고 상기 게이트 상부가 노출 될 때까지 CMP로 평탄화하는 단계;
    산화막과 실리콘 질화막의 선택비를 이용하여 기판 하부와 접속하기 위하여 상기 산화막에 콘택홀을 형성하는 단계;
    상기 콘택홀에 장벽 메탈 및 고융점 CVD 메탈을 충입하면서 CMP로 평탄화하여 메탈 심을 형성하는 단계;
    이어 산화막을 에치 백하여 실리콘 질화막으로 캡핑된 게이트 및 상기 메탈 심을 노출시키는 단계;
    다시 실리콘 질화막을 증착하여 덮은 후 상기 게이트 상부의 실리사이드가 노출 될 때까지 CMP로 평탄화하는 단계; 및
    상기 결과물에 절연막을 증착한 후에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 볼드리스(borderless) 콘택 구조를 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 실리콘 질화막으로 캡핑된 게이트 및 상기 메탈 심을 노출시키는 단계는 산화막과 실리콘 질화막의 큰 선택비를 이용하는 것을 특징으로 하는 볼드리스(borderless) 콘택 구조를 갖는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 게이트 상부의 실리사이드가 노출 될 때까지 CMP로 평탄화하는 단계는 실리콘 질화막과 텅스텐의 식각비를 1:1로 폴리싱하는 것을 특징으로 하는 볼드리스(borderless) 콘택 구조를 갖는 반도체 장치의 제조 방법.
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