KR20010059019A - 반도체소자의 비트라인 형성방법 - Google Patents

반도체소자의 비트라인 형성방법 Download PDF

Info

Publication number
KR20010059019A
KR20010059019A KR1019990066397A KR19990066397A KR20010059019A KR 20010059019 A KR20010059019 A KR 20010059019A KR 1019990066397 A KR1019990066397 A KR 1019990066397A KR 19990066397 A KR19990066397 A KR 19990066397A KR 20010059019 A KR20010059019 A KR 20010059019A
Authority
KR
South Korea
Prior art keywords
bit line
layer
forming
insulating film
capacitor
Prior art date
Application number
KR1019990066397A
Other languages
English (en)
Other versions
KR100403329B1 (ko
Inventor
윤희용
장헌용
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-1999-0066397A priority Critical patent/KR100403329B1/ko
Publication of KR20010059019A publication Critical patent/KR20010059019A/ko
Application granted granted Critical
Publication of KR100403329B1 publication Critical patent/KR100403329B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 셀 부에 비트라인용 콘택플러그 및 캐패시터용 제1콘택플러그가 구비되고 셀부 및 주변회로부에 워드라인이 구비되는 제1층간절연막을 반도체기판 상부에 형성하한 다음, 전체표면상부에 제1층간절연막 상부에 제2층간절연막, 식각방지막 및 제1절연막을 적층하고 상기 캐패시터용 제1콘택플러그를 노출시키는 캐패시터 콘택홀을 형성한 다음, 상기 캐패시터 콘택홀 측벽에 제2절연막 스페이서를 형성하고 이를 매립하는 캐패시터 제2콘택플러그를 형성한 다음, 상기 식각방지막을 식각장벽으로 하여 비트라인 영역의 상기 제1절연막을 식각하고 셀부 및 주변회로부에 비트라인 콘택홀을 형성한 다음, 상기 비트라인 측벽에 제3절연막 스페이서를 형성하고 상기 전체표면상부에 확산장벽층 및 비트라인용 금속층을 형성한 다음, 상기 제1절연막의 일정깊이까지 상기 확산장벽층 및 비트라인용 금속층을 식각하고 상기 확산장벽층 및 비트라인용 금속층 상측으로 상기 제1절연막 높이까지 제4절연막을 형성하는 공정으로 비트라인의 절연특성을 향상시키며 공정을 단순화시켜 캐패시터 콘택플러그를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시키는 기술이다.

Description

반도체소자의 비트라인 형성방법{A method for forming a bit line of a semiconductor device}
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 특히 커패시터와 하부 전도막을 연결하는 콘택을 상감 기법에 의한 금속 비트라인 형성 공정과 접목하여 커패시터 콘택 형성시 필요했던 자기정렬적인 콘택 ( Self Aligned Contact ) 공정을 적용하지 않고 DRAM을 제조할 수 있는 기술에 관한 것이다.
반도체 DRAM 소자의 최소 사이즈가 감소함에 따라 각종 라인에 금속을 사용하여 비저항을 낮추어 RC Delay를 줄이기 위한 목적의 일환으로 금속 비트 라인을 적용하는 것이 현재의 추세이다.
그러나 양산 및 연구 개발에서 포지티브 형의 감광막을 사용하는 경우 포지티브형 감광막의 특성상 비트라인 식각공정후에도 마스크 작업이 진행되지않는 지역에는 비트 라인용 금속이 존재하게 되는데, 넓은 지역에 걸쳐 비트 라인 금속이 남게 될 경우, 금속 자체의 스트레스나 후속 열공정에 의해 금속이 들고 일어나는 현상이 발생하게 된다.
또한 비트 라인을 절연시키는 절연 물질 증착공정시 나쁜 단차피복비로 인하여 상기 비트라인 사이에 보이드 ( void ) 가 형성되는 현상이 빈번하게 발생하고있다.
그리고 커패시터를 하부의 전도막과 연결하는 콘택을 형성하기 위한 식각 공정시 비트라인이 손상되는 경우가 발생된다.
상기한 바와같이 종래기술에 따른 반도체소자의 비트라인 형성방법은, 비트라인이 손상되거나 비트라인의 절연특성이 나뻐 반도체소자의 특성 및 신뢰성을 저하시키며 반도체소자의 수율 및 생산성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, DRAM 메모리 소자의 전체 구조를 고려하여 상감 기법의 금속 비트라인 형성 이전에 커패시터 콘택을 형성함으로써 후속공정으로 인한 비트라인의 손상을 방지하고 절연특성이 향상된 비트라인을 형성하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 24 는 본 발명의 제1실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.
도 25 내지 도 39 는 본 발명의 제2실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.
도 40 내지 도 43 는 본 발명의 제3실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 제1층간절연막 2 : 제1감광막패턴
3 : 제1폴리실리콘 4 : 제2층간절연막
5 : 식각방지막 6 : 제1절연막
7 : 제2절연막 8 : 제3절연막
9 : 확산방지막 10 : 비트라인용 금속층
11 : 제4절연막 12 : 제2감광막패턴
13 : 제2폴리실리콘 22 : 제3감광막패턴
32 : 제4감광막패턴 42 : 제5감광막패턴
100 : 반도체기판
A : 소자분리막 B : 워드라인
C : 엔형 엑티브 D : 피형 엑티브
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비트라인 형성방법은,
셀부에 비트라인용 콘택플러그 및 캐패시터용 제1콘택플러그가 구비되고 셀부 및 주변회로부에 워드라인이 구비되는 제1층간절연막을 반도체기판 상부에 형성하는 공정과,
전체표면상부에 제1층간절연막 상부에 제2층간절연막, 식각방지막 및 제1절연막을 적층하는 공정과,
상기 캐패시터용 제1콘택플러그를 노출시키는 캐패시터 콘택홀을 형성하는 공정과,
상기 캐패시터 콘택홀 측벽에 제2절연막 스페이서를 형성하고 이를 매립하는 캐패시터 제2콘택플러그를 형성하는 공정과,
상기 식각방지막을 식각장벽으로 하여 비트라인 영역의 상기 제1절연막을 식각하고 셀부 및 주변회로부에 비트라인 콘택홀을 형성하는 공정과,
상기 비트라인 측벽에 제3절연막 스페이서를 형성하는 공정과,
상기 전체표면상부에 확산장벽층 및 비트라인용 금속층을 형성하고 상기 제1절연막의 일정깊이까지 상기 확산장벽층 및 비트라인용 금속층을 식각하는 공정과,
상기 확산장벽층 및 비트라인용 금속층 상측으로 상기 제1절연막 높이까지 제4절연막을 형성하는 공정을 포함하는 것과,
상기 제2절연막 스페이서 형성공정없이 비트라인을 형성하는 것과,
상기 제3절연막 스페이서 형성공정없이 비트라인을 형성하는 것을 특징으로한다.
여기서, 상기 제2,3,4절연막은 실리콘산화질화막이나 실리콘질화막으로 형성한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 24 는 본 발명의 제1실시예에 따른 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
먼저, 반도체소자의 활성영역을 정의하는 소자분리막(A)을 형성한다. 이때,상기 소자분리막은 트렌치 ( Shallow Trench Isolation ) 형태로 형성한다.
그리고, 상기 반도체기판(100) 상부에 워드라인(B)을 형성한다. 이때, 상기 워드라인(B)은 상부 및 측벽에 절연막이 형성되어 절연특성이 향상된 것이다.
그 다음, 상기 반도체기판에 엔형 ( n-Type )(C)과 피형 ( p-Type )(D)의 불순물을 이온주입하여 엑티브 영역을 형성한다.
그리고, 전체표면상부에 제1층간절연막(1)을 형성한다. (도 1)
그리고, 마스크 공정으로 셀 어레이 지역에서 엔형 엑티브 영역과 커패시터 및 비트라인을 연결하는 콘택이 형성되는 지역만 오픈시키는 제1감광막패턴(2)을 형성한다. (도 2)
그리고, 상기 제1감광막패턴(2)을 마스크로하여 상기 제1층간절연막(1)을 식각함으로써 상기 엔형 엑티브 영역(C)을 노출시키는 콘택홀을 형성한다.
그리고, 상기 제1감광막패턴(2)을 제거한다. (도 3)
그 다음, 상기 콘택홀을 제1폴리실리콘(3)을 전체표면상부에 형성하고 이를 평탄화식각하여 비트라인 및 캐패시터 제1콘택플러그를 형성한다.
여기서, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 4, 도 5)
그 다음, 전체표면상부에 제2층간절연막(4)을 평탄화시켜 형성한다. 상기 제2층간절연막(4)은 상기 제1층간절연막(1)과 같이 유동성이 우수한 산화계 절연물질로 형성한다.
그리고, 그 상부에 상감 기법에 의한 비트라인 형성용 식각방지막(5) 및 제1절연막을 적층한다. (도 6)
그리고, 상기 캐패시터용 제1콘택플러그를 노출시킬 수 있는 제2감광막패턴(12)을 상기 제1절연막(6) 상부에 형성한다.
이때, 상기 제2감광막패턴(12)은 캐패시터 콘택마스크를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 제1절연막(6)은 상기 제1,2층간절연막(1,4)와 유사한 특성을 갖는 절연물질로 형성한다. (도 7)
그 다음, 상기 제2감광막패턴(12)을 마스크로하는 식각 공정으로 상기 제1절연(6), 식각방지막(5) 및 제2층간절연막(4)을 식각하여 상기 캐패시터용 제1콘택플러그인 제1폴리실리콘(3)을 노출시키는 캐패시터용 콘택홀을 형성한다. (도 8)
그리고, 커패시터 콘택간 그리고 커패시터 콘택과 비트라인 사이의 절연을 위하여 제2절연막(7)을 전체표면상부에 증착한다(도 9)
그리고, 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터용 콘택홀 측벽에 제2절연막 스페이서를 형성한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 10)
그리고, 상기 커패시터 콘택홀을 매립하는 제2폴리 실리콘(13)을 전체표면상부에 형성한다. (도 11)
상기 제2폴리실리콘(13)을 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터 콘택홀을 상기 제2폴리실리콘(13)으로 매립한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 12)
그 다음, 전체표면상부에 비트라인 마스크를 이용한 노광 및 현상공정으로 제3감광막패턴(22)을 형성한다. (도 13)
그리고, 상기 제3감광막패턴(22)을 마스크로하여 상기 식각방지막(5)을 베리어로 하며 상기 제1절연막(6)을 식각한다. (도 14)
그 다음, 전체표면상부에 제4감광막패턴(32)을 형성한다. 이때, 상기 제4감광막패턴(32)은 전체표면상부에 제4감광막을 도포하고 이를 비트라인 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 셀 어레이 부분에만 콘택을 형성할 수 있도록 형성한 것이다. (도 15)
그리고, 상기 제4감광막패턴(32)을 마스크로하여 상기 식각방지막(5) 및 제1층간절연막(4)을 식각하여 상기 비트라인 콘택플러그용 제1폴리실리콘(3)을 노출시킨다. (도 16)
그 다음, 셀 어레이 이외의 지역, 즉 주변회로부의 비트라인과 엔형(C) 및 피형(D) 엑티브와 워드라인(B)을 연결하는 시킬 수 있는 주변회로부용 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 제5감광막패턴(42)을 형성한다. (도 17)
그리고, 상기 제5감광막패턴(42)을 마스크로하여 상기 식각방지막(5)과 제1,2층간절연막(1,4)을 제거하는 식각 공정을 진행한다. (도 18)
상기 제5감광막패턴(42)을 제거하고 전체표면상부에 제3절연막(8)의 증착한 다음, 이를 이방성식각하여 상기 반도체기판(100) 상부 구조의 측벽에 제3절연막(8)으로 스페이서를 형성한다. (도 19, 도 20)
그 다음, 전체표면상부에 확산방지막(9)을 전체표면상부에 일정두께 형성한다. 이때, 상기 확산방지막(9)은 Ti, TiN, TiSiN, TiAlN 또는 이들의 조합으로 이루어진 것이다.
그리고, 상기 확산방지막 상부에 비트라인용 금속층(10)을 증착한다.
이때, 상기 비트라인용 금속층(10)은 텅스텐이나 티타늄실리사이드 계열의 금속으로 형성된 것이다. (도 21)
그 다음, 화학적 기계적 연마와 에치-백 공정 또는 에치-백 공정만으로 상기 제1절연막(6) 표면으로부터 적정한 깊이 까지 비트라인 금속(10)과 확산방지막(9)을 식각한다. (도 22)
그리고, 전체표면상부에 커패시터와 비트라인 간의 절연 특성 향상을 위한 제4절연막(11)을 증착하고 이를 상기 제1절연막(6) 표면까지 화학적 기계적 연마 또는 에치-백 공정으로 평탄화식각하여 절연특성이 향상된 비트라인을 형성하는 동시에 캐패시터 콘택 플러그를 형성하여 반도체소자의 특성 및 신뢰성을 향상시킨다. (도 23, 도 24)
도 25 내지 도 39 는 본 발명의 제2실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도로서, 상기 제1실시예의 도 1 내지 도 8 의 공정에 연속된 것이다.
먼저, 반도체소자의 활성영역을 정의하는 소자분리막(A)을 형성한다. 이때, 상기 소자분리막은 트렌치 ( Shallow Trench Isolation ) 형태로 형성한다.
그리고, 상기 반도체기판(100) 상부에 워드라인(B)을 형성한다. 이때, 상기 워드라인(B)은 상부 및 측벽에 절연막이 형성되어 절연특성이 향상된 것이다.
그 다음, 상기 반도체기판에 엔형 ( n-Type )(C)과 피형 ( p-Type )(D)의 불순물을 이온주입하여 엑티브 영역을 형성한다.
그리고, 전체표면상부에 제1층간절연막(1)을 형성한다. (도 1)
그리고, 마스크 공정으로 셀 어레이 지역에서 엔형 엑티브 영역과 커패시터 및 비트라인을 연결하는 콘택이 형성되는 지역만 오픈시키는 제1감광막패턴(2)을 형성한다. (도 2)
그리고, 상기 제1감광막패턴(2)을 마스크로하여 상기 제1층간절연막(1)을 식각함으로써 상기 엔형 엑티브 영역(C)을 노출시키는 콘택홀을 형성한다.
그리고, 상기 제1감광막패턴(2)을 제거한다. (도 3)
그 다음, 상기 콘택홀을 제1폴리실리콘(3)을 전체표면상부에 형성하고 이를 평탄화식각하여 비트라인 및 캐패시터 제1콘택플러그를 형성한다.
여기서, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 4, 도 5)
그 다음, 전체표면상부에 제2층간절연막(4)을 평탄화시켜 형성한다. 상기 제2층간절연막(4)은 상기 제1층간절연막(1)과 같이 유동성이 우수한 산화계 절연물질로 형성한다.
그리고, 그 상부에 상감 기법에 의한 비트라인 형성용 식각방지막(5) 및 제1절연막을 적층한다. (도 6)
그리고, 상기 캐패시터용 제1콘택플러그를 노출시킬 수 있는 제2감광막패턴(12)을 상기 제1절연막(6) 상부에 형성한다.
이때, 상기 제2감광막패턴(12)은 캐패시터 콘택마스크를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 제1절연막(6)은 상기 제1,2층간절연막(1,4)와 유사한 특성을 갖는 절연물질로 형성한다. (도 7)
그 다음, 상기 제2감광막패턴(12)을 마스크로하는 식각 공정으로 상기 제1절연(6), 식각방지막(5) 및 제2층간절연막(4)을 식각하여 상기 캐패시터용 제1콘택플러그인 제1폴리실리콘(3)을 노출시키는 캐패시터용 콘택홀을 형성한다. (도 8)
그리고, 공정 마진을 크게 하기 위하여 커패시터 콘택간 그리고 커패시터 콘택과 비트라인 사이의 절연을 위한 상기 제2절연막(7) 증착공정을 생략하고, 상기 커패시터 콘택홀을 매립하는 제2폴리 실리콘(13)을 전체표면상부에 형성한다. ( 도 25, 도 26)
그 다음, 상기 제2폴리실리콘(13)을 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터 콘택홀을 상기 제2폴리실리콘(13)으로 매립한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 27)
그 다음, 전체표면상부에 비트라인 마스크를 이용한 노광 및 현상공정으로 제3감광막패턴(22)을 형성한다. (도 28)
그리고, 상기 제3감광막패턴(22)을 마스크로하여 상기 식각방지막(5)을 베리어로 하며 상기 제1절연막(6)을 식각한다. (도 29)
그 다음, 전체표면상부에 제4감광막패턴(32)을 형성한다. 이때, 상기 제4감광막패턴(32)은 전체표면상부에 제4감광막을 도포하고 이를 비트라인 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 셀 어레이 부분에만 콘택을 형성할 수 있도록 형성한 것이다. (도 30)
그리고, 상기 제4감광막패턴(32)을 마스크로하여 상기 식각방지막(5) 및 제1층간절연막(4)을 식각하여 상기 비트라인 콘택플러그용 제1폴리실리콘(3)을 노출시킨다. (도 31)
그 다음, 셀 어레이 이외의 지역, 즉 주변회로부의 비트라인과 엔형(C) 및 피형(D) 엑티브와 워드라인(B)을 연결하는 시킬 수 있는 주변회로부용 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 제5감광막패턴(42)을 형성한다. (도 32)
그리고, 상기 제5감광막패턴(42)을 마스크로하여 상기 식각방지막(5)과 제1,2층간절연막(1,4)을 제거하는 식각 공정을 진행한다. (도 33)
상기 제5감광막패턴(42)을 제거하고 전체표면상부에 제3절연막(8)의 증착한 다음, 이를 이방성식각하여 상기 반도체기판(100) 상부 구조의 측벽에 제3절연막(8)으로 스페이서를 형성한다. (도 34, 도 35)
그 다음, 전체표면상부에 확산방지막(9)을 전체표면상부에 일정두께 형성한다. 이때, 상기 확산방지막(9)은 Ti, TiN, TiSiN, TiAlN 또는 이들의 조합으로 이루어진 것이다.
그리고, 상기 확산방지막 상부에 비트라인용 금속층(10)을 증착한다.
이때, 상기 비트라인용 금속층(10)은 텅스텐이나 티타늄실리사이드 계열의 금속으로 형성된 것이다. (도 36)
그 다음, 화학적 기계적 연마와 에치-백 공정 또는 에치-백 공정만으로 상기제1절연막(6) 표면으로부터 적정한 깊이 까지 비트라인 금속(10)과 확산방지막(9)을 식각한다. (도 37)
그리고, 전체표면상부에 커패시터와 비트라인 간의 절연 특성 향상을 위한 제4절연막(11)을 증착하고 이를 상기 제1절연막(6) 표면까지 화학적 기계적 연마 또는 에치-백 공정으로 평탄화식각하여 절연특성이 향상된 비트라인을 형성하는 동시에 캐패시터 콘택 플러그를 형성하여 반도체소자의 특성 및 신뢰성을 향상시킨다. (도 38, 도 39)
도 40 내지 도 43 는 본 발명의 제3실시예에 따른 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.
먼저, 반도체소자의 활성영역을 정의하는 소자분리막(A)을 형성한다. 이때, 상기 소자분리막은 트렌치 ( Shallow Trench Isolation ) 형태로 형성한다.
그리고, 상기 반도체기판(100) 상부에 워드라인(B)을 형성한다. 이때, 상기 워드라인(B)은 상부 및 측벽에 절연막이 형성되어 절연특성이 향상된 것이다.
그 다음, 상기 반도체기판에 엔형 ( n-Type )(C)과 피형 ( p-Type )(D)의 불순물을 이온주입하여 엑티브 영역을 형성한다.
그리고, 전체표면상부에 제1층간절연막(1)을 형성한다. (도 1)
그리고, 마스크 공정으로 셀 어레이 지역에서 엔형 엑티브 영역과 커패시터 및 비트라인을 연결하는 콘택이 형성되는 지역만 오픈시키는 제1감광막패턴(2)을 형성한다. (도 2)
그리고, 상기 제1감광막패턴(2)을 마스크로하여 상기 제1층간절연막(1)을 식각함으로써 상기 엔형 엑티브 영역(C)을 노출시키는 콘택홀을 형성한다.
그리고, 상기 제1감광막패턴(2)을 제거한다. (도 3)
그 다음, 상기 콘택홀을 제1폴리실리콘(3)을 전체표면상부에 형성하고 이를 평탄화식각하여 비트라인 및 캐패시터 제1콘택플러그를 형성한다.
여기서, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 4, 도 5)
그 다음, 전체표면상부에 제2층간절연막(4)을 평탄화시켜 형성한다. 상기 제2층간절연막(4)은 상기 제1층간절연막(1)과 같이 유동성이 우수한 산화계 절연물질로 형성한다.
그리고, 그 상부에 상감 기법에 의한 비트라인 형성용 식각방지막(5) 및 제1절연막을 적층한다. (도 6)
그리고, 상기 캐패시터용 제1콘택플러그를 노출시킬 수 있는 제2감광막패턴(12)을 상기 제1절연막(6) 상부에 형성한다.
이때, 상기 제2감광막패턴(12)은 캐패시터 콘택마스크를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 제1절연막(6)은 상기 제1,2층간절연막(1,4)와 유사한 특성을 갖는 절연물질로 형성한다. (도 7)
그 다음, 상기 제2감광막패턴(12)을 마스크로하는 식각 공정으로 상기 제1절연(6), 식각방지막(5) 및 제2층간절연막(4)을 식각하여 상기 캐패시터용 제1콘택플러그인 제1폴리실리콘(3)을 노출시키는 캐패시터용 콘택홀을 형성한다. (도 8)
그리고, 커패시터 콘택간 그리고 커패시터 콘택과 비트라인 사이의 절연을 위하여 제2절연막(7)을 전체표면상부에 증착한다(제9도).
그리고, 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터용 콘택홀 측벽에 제2절연막 스페이서를 형성한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 10)
그리고, 상기 커패시터 콘택홀을 매립하는 제2폴리 실리콘(13)을 전체표면상부에 형성한다. (도 11)
상기 제2폴리실리콘(13)을 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터 콘택홀을 상기 제2폴리실리콘(13)으로 매립한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 12)
그 다음, 전체표면상부에 비트라인 마스크를 이용한 노광 및 현상공정으로 제3감광막패턴(22)을 형성한다. (도 13)
그리고, 상기 제3감광막패턴(22)을 마스크로하여 상기 식각방지막(5)을 베리어로 하며 상기 제1절연막(6)을 식각한다. (도 14)
그 다음, 전체표면상부에 제4감광막패턴(32)을 형성한다. 이때, 상기 제4감광막패턴(32)은 전체표면상부에 제4감광막을 도포하고 이를 비트라인 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 셀 어레이 부분에만 콘택을 형성할 수 있도록 형성한 것이다. (도 15)
그리고, 상기 제4감광막패턴(32)을 마스크로하여 상기 식각방지막(5) 및 제1층간절연막(4)을 식각하여 상기 비트라인 콘택플러그용 제1폴리실리콘(3)을 노출시킨다. (도 16)
그 다음, 셀 어레이 이외의 지역, 즉 주변회로부의 비트라인과 엔형(C) 및 피형(D) 엑티브와 워드라인(B)을 연결하는 시킬 수 있는 주변회로부용 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 제5감광막패턴(42)을 형성한다. (도 17)
그리고, 상기 제5감광막패턴(42)을 마스크로하여 상기 식각방지막(5)과 제1,2층간절연막(1,4)을 제거하는 식각 공정을 진행한다. (도 18)
상기 제5감광막패턴(42)을 제거하고 전체표면상부에 확산방지막(9)을 전체표면상부에 일정두께 형성한다. 이때, 상기 확산방지막(9)은 Ti, TiN, TiSiN, TiAlN 또는 이들의 조합으로 이루어진 것이다.
그리고, 상기 확산방지막 상부에 비트라인용 금속층(10)을 증착한다.
이때, 상기 비트라인용 금속층(10)은 텅스텐이나 티타늄실리사이드 계열의 금속으로 형성된 것이다. (도 40)
그 다음, 화학적 기계적 연마와 에치-백 공정 또는 에치-백 공정만으로 상기 제1절연막(6) 표면으로부터 적정한 깊이 까지 비트라인용 금속층(10)과 확산방지막(9)을 식각한다. (도 41)
그리고, 전체표면상부에 커패시터와 비트라인 간의 절연 특성 향상을 위한 제4절연막(11)을 증착하고 이를 상기 제1절연막(6) 표면까지 화학적 기계적 연마 또는 에치-백 공정으로 평탄화식각하여 절연특성이 향상된 비트라인을 형성하는 동시에 캐패시터 콘택 플러그를 형성하여 반도체소자의 특성 및 신뢰성을 향상시킨다. (도 42, 도 43)
상기한 바와같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 별도의 자기정렬적인 콘택없이 캐패시터 콘택 공정을 실시하여 공정을 단순화시키고 비트라인의 특성을 향상시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시킬 수 있는 효과를 제공한다.

Claims (9)

  1. 셀부에 비트라인용 콘택플러그 및 캐패시터용 제1콘택플러그가 구비되고 셀부 및 주변회로부에 워드라인이 구비되는 제1층간절연막을 반도체기판 상부에 형성하는 공정과,
    전체표면상부에 제1층간절연막 상부에 제2층간절연막, 식각방지막 및 제1절연막을 적층하는 공정과,
    상기 캐패시터용 제1콘택플러그를 노출시키는 캐패시터 콘택홀을 형성하는 공정과,
    상기 캐패시터 콘택홀 측벽에 제2절연막 스페이서를 형성하고 이를 매립하는 캐패시터 제2콘택플러그를 형성하는 공정과,
    상기 식각방지막을 식각장벽으로 하여 비트라인 영역의 상기 제1절연막을 식각하고 셀부 및 주변회로부에 비트라인 콘택홀을 형성하는 공정과,
    상기 비트라인 측벽에 제3절연막 스페이서를 형성하는 공정과,
    상기 전체표면상부에 확산장벽층 및 비트라인용 금속층을 형성하고 상기 제1절연막의 일정깊이까지 상기 확산장벽층 및 비트라인용 금속층을 식각하는 공정과,
    상기 확산장벽층 및 비트라인용 금속층 상측으로 상기 제1절연막 높이까지 제4절연막을 형성하는 공정을 포함하는 반도체소자의 비트라인 형성방법.
  2. 제 1 항에 있어서,
    상기 제2절연막 스페이서 형성공정없이 비트라인을 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  3. 제 1 항에 있어서,
    상기 제3절연막 스페이서 형성공정없이 비트라인을 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 한항에 있어서,
    상기 제1,2층간절연막과 제1절연막은 유동성이 우수한 산화계 절연물질로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  5. 제 1 항 내지 제 3 항 중 어느 한항에 있어서,
    상기 식각방지막은 실리콘산화질화막이나 실리콘질화막으로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  6. 제 1 항 및 제 2 항 중 어느 한항에 있어서,
    상기 제3절연막은 실리콘산화질화막이나 실리콘질화막으로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  7. 제 1 항 및 제 3 항 중 어느 한항에 있어서,
    상기 제2절연막은 실리콘산화질화막이나 실리콘질화막으로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  8. 제 1 항 내지 제 3 항 중 어느 한항에 있어서,
    상기 확산방지막은 Ti, TiN, TiSiN, TiAlN 이 이루는 군에서 임의의 한가지 또는 이들의 조합으로 이루어진 것을 특징으로하는 반도체소자의 비트라인 형성방법.
  9. 제 1 항 내지 제 3 항 중 어느 한항에 있어서,
    상기 제4절연막은 실리콘산화질화막이나 실리콘질화막으로 형성하는 것을 특징으로하는 반도체소자의 비트라인 형성방법.
KR10-1999-0066397A 1999-12-30 1999-12-30 반도체소자의 비트라인 형성방법 KR100403329B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0066397A KR100403329B1 (ko) 1999-12-30 1999-12-30 반도체소자의 비트라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0066397A KR100403329B1 (ko) 1999-12-30 1999-12-30 반도체소자의 비트라인 형성방법

Publications (2)

Publication Number Publication Date
KR20010059019A true KR20010059019A (ko) 2001-07-06
KR100403329B1 KR100403329B1 (ko) 2003-10-30

Family

ID=19633535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0066397A KR100403329B1 (ko) 1999-12-30 1999-12-30 반도체소자의 비트라인 형성방법

Country Status (1)

Country Link
KR (1) KR100403329B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439038B1 (ko) * 2002-08-23 2004-07-03 삼성전자주식회사 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법
US7045842B2 (en) 2003-02-17 2006-05-16 Samsung Electronics Co., Ltd. Integrated circuit devices having self-aligned contact structures
KR100859831B1 (ko) * 2002-09-16 2008-09-23 주식회사 하이닉스반도체 매립형 비트라인을 구비한 반도체 소자의 제조 방법
US8148250B2 (en) 2009-03-10 2012-04-03 Hynix Semiconductor Inc. Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug
CN111223860A (zh) * 2018-11-27 2020-06-02 长鑫存储技术有限公司 半导体器件及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100242470B1 (ko) * 1996-03-22 2000-02-01 김영환 반도체 메모리장치 제조방법
KR100195213B1 (ko) * 1996-05-22 1999-06-15 윤종용 반도체장치의 평탄화방법
JPH10242422A (ja) * 1997-02-28 1998-09-11 Toshiba Corp 半導体記憶装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439038B1 (ko) * 2002-08-23 2004-07-03 삼성전자주식회사 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법
KR100859831B1 (ko) * 2002-09-16 2008-09-23 주식회사 하이닉스반도체 매립형 비트라인을 구비한 반도체 소자의 제조 방법
US7045842B2 (en) 2003-02-17 2006-05-16 Samsung Electronics Co., Ltd. Integrated circuit devices having self-aligned contact structures
US7410892B2 (en) 2003-02-17 2008-08-12 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit devices having self-aligned contact structures
US8148250B2 (en) 2009-03-10 2012-04-03 Hynix Semiconductor Inc. Method for manufacturing semiconductor device for preventing occurrence of short circuit between bit line contact plug and storage node contact plug
CN111223860A (zh) * 2018-11-27 2020-06-02 长鑫存储技术有限公司 半导体器件及其制备方法
CN111223860B (zh) * 2018-11-27 2024-05-21 长鑫存储技术有限公司 半导体器件及其制备方法

Also Published As

Publication number Publication date
KR100403329B1 (ko) 2003-10-30

Similar Documents

Publication Publication Date Title
CN108257919B (zh) 随机动态处理存储器元件的形成方法
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
KR100403329B1 (ko) 반도체소자의 비트라인 형성방법
US6903022B2 (en) Method of forming contact hole
KR100261329B1 (ko) 반도체소자의 제조방법
KR100345069B1 (ko) 반도체 소자의 폴리실리콘 플러그 형성방법
KR20010008589A (ko) 상감 기법을 이용한 반도체장치의 비트라인 형성방법
KR100382542B1 (ko) 반도체 소자의 제조방법
KR100487915B1 (ko) 반도체소자의캐패시터형성방법
KR20010011640A (ko) 반도체 장치의 플러그폴리 형성방법
KR20020024735A (ko) 스토리지 노드 콘택 형성방법
KR100504949B1 (ko) 커패시터의 저장 전극 형성 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100444312B1 (ko) 반도체소자의미세콘택형성방법
KR19980068806A (ko) 메모리 소자의 자기 정렬 콘택 형성방법
US20070010089A1 (en) Method of forming bit line of semiconductor device
KR20040024685A (ko) 매립형 비트라인을 구비한 반도체 소자의 제조 방법
KR20040059822A (ko) 반도체 메모리 소자 및 그 제조방법
KR20000044673A (ko) 반도체 메모리소자의 제조방법
CN114078780A (zh) 半导体结构及其制作方法
KR100265830B1 (ko) 반도체장치의콘택홀형성방법
KR20030003306A (ko) 반도체 장치의 랜딩 플러그 제조 방법
KR20020004374A (ko) 반도체소자의 제조방법
KR20010028501A (ko) 반도체 장치의 콘택 형성 방법
KR20020049373A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee