KR20000044673A - 반도체 메모리소자의 제조방법 - Google Patents

Abstract

비트라인을 활성영역과 필드영역 아래에 형성하고 워드라인 상부에 커패시터를 형성하여 주변회로영역의 활성영역에 대한 금속콘택 식각 타겟을 감소시켜 과도식각을 하더라도 활성영역이 입는 손상을 감소시키고, 커패시터 콘택 플러그를 한 번에 형성하기 위하여 반도체기판상에 도전층을 형성하는 단계와; 상기 도전층을 소정패턴으로 패터닝하여 비트라인을 형성하는 단계; 기판 전면에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 비트라인 콘택영역을 형성하는 단계; 상기 비트라인 콘택영역내에 비트라인콘택 플러그를 형성하는 단계; 상기 절연막을 일정두께만큼 남기고 식각하는 단계; 상기 노출된 비트라인콘택 플러그 측면에 스페이서를 형성하는 단계 및 기판 전면에 실리콘을 증착하는 단계를 포함하는 반도체 메모리장치의 제조방법을 제공한다.

Description

반도체 메모리소자의 제조방법

본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 메모리소자의 비트라인 형성방법에 관한 것이다.

종래의 DRAM의 단면구조를 도 1에 나타내었는바, 이를 참조하여 종래의 DRAM 제조방법을 설명하면 다음과 같다.

트랜지스터가 형성되는 반도체기판의 활성영역(1)상에 워드라인(3)을 형성한 후, 기판 소정영역에 소오스 및 드레인(4)을 형성하고, 기판 전면에 절연막(5)을 형성한 다음, 이를 선택적으로 식각하여 비트라인 및 커패시터콘택을 형성하고 이 콘택영역내에 폴리실리콘 플러그(6)를 형성한다. 이어서 비트라인 콘택 플러그 상부에 비트라인(7)을 형성하고, 기판 전면에 다시 절연막(8)을 형성한 후, 이를 선택적으로 식각하여 커패시터 콘택을 형성하고, 이 콘택영역내에 커패시터 콘택플러그(9)를 형성한 다음, 그 상부에 스토리지노드(10)와 유전체막 및 플레이트전극(11)으로 이루어진 커패시터를 형성한 다음, 전면에 절연막(12)을 형성한다.

상기 종래기술에 의한 DRAM 제조공정에 있어서는 주변회로영역의 활성영역에 대한 금속콘택 과도식각을 행했을때 활성영역이 상당한 손상을 받아 접합누설전류가 증가하거나 페일(fail)로 인해 소자 특성 및 신뢰성이 저하되는 문제가 있다. 따라서 이 특성들을 향상시키기 위해 과도식각 타겟을 줄여서 실시하기도 하지만 기판 전체에 대한 균일도가 좋지 않아 식각이 되지 않는 부분도 있어서 이 또한 문제가 된다. 그리고 커패시터 콘택 플러그를 두 번에 걸쳐 형성하게 되는데, 그 경계면에서 누설전류가 증가하게 된다. 이 문제를 해결하기 위해 상기 커패시터 콘택 플러그 식각을 한 번에 실시할 수도 있지만 식각 타겟이 너무 커서 식각하는데 어려움이 있다. 또한, 형성된 플러그의 높이로 인해 저항 또한 증가하여 소자의 동작속도를 저하시키는 문제가 있다. 이에 따라 소자 제조시의 수율을 저하시키게 된다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 비트라인을 활성영역과 필드영역 아래에 형성하고 워드라인 상부에 커패시터를 형성하여 주변회로영역의 활성영역에 대한 금속콘택 식각 타겟을 감소시켜 과도식각을 하더라도 활성영역이 입는 손상을 감소시키고, 커패시터 콘택 플러그를 한 번에 형성할 수 있도록 하는 반도체 메모리장치의 제조방법을 제공하는 것을 그 목적으로 한다.

도 1은 종래기술에 의해 제조된 DRAM 단면도,

도 2a 내지 도 2h는 본 발명에 의한 DRAM 제조방법을 도시한 공정순서도,

도 3은 본 발명에 의한 DRAM구조의 평면도.

*도면의 주요부분에 대한 부호의 설명*

21.반도체기판 22.도핑된 폴리실리콘

23.텅스텐 실리사이드 24.비트라인 형성용 포토레지스트패턴

25.절연막 26.비트라인콘택플러그 형성용 패턴

27.비트라인콘택 플러그 28.스페이서

29.활성영역 30.필드영역

31.워드라인 32.소오스 및 드레인

33.절연막 34.커패시터콘택 플러그

35.커패시터 스토리지노드 36.커패시터 플레이트전극

37.유전체막 38.절연막

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 반도체기판상에 도전층을 형성하는 단계와; 상기 도전층을 소정패턴으로 패터닝하여 비트라인을 형성하는 단계; 기판 전면에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 비트라인 콘택영역을 형성하는 단계; 상기 비트라인 콘택영역내에 비트라인콘택 플러그를 형성하는 단계; 상기 절연막을 일정두께만큼 남기고 식각하는 단계; 상기 노출된 비트라인콘택 플러그 측면에 스페이서를 형성하는 단계 및 기판 전면에 실리콘을 증착하는 단계를 포함하여 구성된다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2h에 본 발명의 일실시예에 의한 DRAM 제조방법을 공정순서에 따라 도시하였다.

먼저, 도 2a를 참조하면, 반도체기판(21)상에 도핑된 폴리실리콘층(22)과 텅스텐 실리사이드층(23)을 차례로 형성한 후, 그 상부에 비트라인 형성용 포토레지스트패턴(24)을 형성한다.

이어서 도 2b에 나타낸 바와 같이 상기 포토레지스트패턴(24)을 마스크로 하여 상기 텅스텐 실리사이드층(23) 및 폴리실리콘층(22)을 식각하여 비트라인을 형성한다.

다음에 도 2c에 나타낸 바와 같이 상기 포토레지스트패턴을 제거한 후, 기판 전면에 절연막으로서 산화막(25)을 형성하고 CMP에 의해 평탄화시킨 다음, 비트라인 콘택 형성용 포토레지스트패턴(26)을 형성한다.

이어서 도 2d에 나타낸 바와 같이 상기 포토레지스트패턴(26)을 마스크로 하여 상기 산화막(25)을 식각하여 비트라인 콘택영역을 형성한다. 도 2d부터는 비트라인에 평행한 단면을 나타낸 것이다.

다음에 도 2e에 나타낸 바와 같이 기판 전면에 도핑된 폴리실리콘을 증착한 후, 이를 에치백하여 상기 비트라인 콘택영역내에 비트라인콘택 플러그(27)를 형성한다.

이어서 도 2f에 나타낸 바와 같이 상기 산화막(25)을 식각하는바, 약 1000Å정도 텅스텐실리사이드층(23)상에 남도록 식각을 행한 후, 기판 전면에 절연막을 증착하고 식각하여 비트라인콘택 플러그(27) 측면에 스페이서(28)를 형성한다.

다음에 도 2g에 나타낸 바와 같이 기판 전면에 실리콘(29)을 증착하고 이를 CMP에 의해 평탄화시킨 후, 소정의 소자분리영역에 해당하는 실리콘층 부위를 식각하고 이 부분에 소자분리막(30)을 형성함으로써 활성영역(29) 및 필드영역(30)을 형성한다. 이때, 활성영역(29)은 비트라인콘택 플러그 상부에 드레인(32)(도 2h 참조)이 형성될 수 있도록 정렬되어 형성되어야 한다.

이어서 도 2h에 나타낸 바와 같이 상기 결과물 상부에 워드라인(31)을 형성하고 상기 활성영역(29) 소정부분에 소오스 및 드레인(32)을 형성한 후, 그 전면에 절연막(33)을 형성하고 이를 선택적으로 식각하여 커패시터콘택을 형성하고 이 콘택영역에 커패시터콘택 플러그(34)를 형성한다. 이어서 커패시터콘택 플러그(34) 상부에 스토리지노드(35)와 유전체막(37) 및 플레이트전극(36)으로 구성되는 커패시터를 형성한 후, 그 전면에 절연막(38)을 형성한다.

도 3은 워드라인까지 형성한 후의 구조의 평면도이다. 여기서, 참조부호 100은 비트라인, 200은 커패시터콘택 플러그, 300은 활성영역, 400은 워드라인을 각각 나타낸다.

상기와 같은 구조로 활성영역을 형성하기 위해 실리콘을 증착할때 SPG(solid phase grain)방법으로 어닐링을 하여 폴리실리콘으로 만들거나 더욱 향상된 소자특성을 가지도록 단결정실리콘으로 만들 수도 있다.

또한, 상기 비트라인의 텅스텐 실리사이드층위에 산화막(25)을 남기지 않고 전부 식각한 후, 비정질실리콘을 증착하고 그 상부 일부만 폴리실리콘으로 만들어 활성영역을 형성할 수도 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의하면, 비트라인을 활성영역 아래에 형성함으로써 금속콘택 식각할 두께가 감소되어 주변회로영역의 활성영역에 대해 과도식각을 하더라도 종래보다는 손상을 적게 입어 활성영역의 접합누설전류 및 소자페일을 감소시키며, 커패시터콘택을 한 번에 형성하고 그 높이는 절반으로 감소시킴으로써 소자의 특성 및 신뢰성을 향상시키고 소자제조시의 수율을 향상시킬 수 있다.

Claims (6)

1. 반도체기판상에 도전층을 형성하는 단계와;

   상기 도전층을 소정패턴으로 패터닝하여 비트라인을 형성하는 단계;

   기판 전면에 절연막을 형성하는 단계;

   상기 절연막을 선택적으로 식각하여 비트라인 콘택영역을 형성하는 단계;

   상기 비트라인 콘택영역내에 비트라인콘택 플러그를 형성하는 단계;

   상기 절연막을 일정두께만큼 남기고 식각하는 단계;

   상기 노출된 비트라인콘택 플러그 측면에 스페이서를 형성하는 단계; 및

   기판 전면에 실리콘을 증착하는 단계;

   를 포함하는 반도체 메모리장치의 제조방법.
2. 제1항에 있어서,

   상기 실리콘을 증착하는 단계후에 소자분리영역에 해당하는 상기 실리콘층 부위를 선택적으로 식각하고 이 부분에 소자분리막을 형성하여 활성영역 및 소자분리영역을 형성하는 단계가 더 포함되는 반도체 메모리장치의 제조방법.
3. 제1항에 있어서,

   상기 실리콘이 폴리실리콘 또는 단결정실리콘인 반도체 메모리장치의 제조방법.
4. 제1항에 있어서,

   상기 절연막을 산화막으로 형성하는 반도체 메모리장치의 제조방법.
5. 반도체기판상에 도전층을 형성하는 단계와;

   상기 도전층을 소정패턴으로 패터닝하여 비트라인을 형성하는 단계;

   기판 전면에 절연막을 형성하는 단계;

   상기 절연막을 선택적으로 식각하여 비트라인 콘택영역을 형성하는 단계;

   상기 비트라인 콘택영역내에 비트라인콘택 플러그를 형성하는 단계;

   상기 절연막을 제거하는 단계;

   상기 노출된 비트라인콘택 플러그 측면에 스페이서를 형성하는 단계;

   기판 전면에 비정질실리콘을 증착하는 단계; 및

   상기 비정질실리콘층 상부를 폴리실리콘으로 만드는 단계;

   를 포함하는 반도체 메모리장치의 제조방법.
6. 제1항에 있어서,

   상기 도전층이 도핑된 폴리실리콘과 텅스텐실리사이드로 이루어진 반도체 메모리장치의 제조방법.