WO2023245759A1 - 一种半导体结构及其形成方法 - Google Patents

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WO2023245759A1
WO2023245759A1 PCT/CN2022/105121 CN2022105121W WO2023245759A1 WO 2023245759 A1 WO2023245759 A1 WO 2023245759A1 CN 2022105121 W CN2022105121 W CN 2022105121W WO 2023245759 A1 WO2023245759 A1 WO 2023245759A1
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layer
insulating layer
substrate
active layer
forming
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PCT/CN2022/105121
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邵光速
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of integrated circuit manufacturing, and in particular, to a semiconductor structure and a method of forming the same.
  • a memory device such as a dynamic random access memory (DRAM) array, may include a plurality of memory cells, where the memory cells may include selectors, such as transistors, to control access to the memory cells.
  • DRAM dynamic random access memory
  • a thin film transistor (TFT) is a field effect transistor that includes a channel layer, a gate electrode, and source and drain electrodes on a supporting but non-conductive substrate. TFTs differ from conventional transistors, in which the channel is typically within a substrate, such as a silicon substrate. By integrating TFTs in the backend while leaving silicon substrate area for high-speed transistors, TFTs have become an attractive option for advancing Moore's Law. TFTs can be used as selectors for memory cells in memory devices, such as DRAM devices.
  • DRAM devices memory devices
  • current designs and implementations of memory devices still face many challenges.
  • the current DRAM device manufacturing process requirements are high, and it is difficult to further increase the storage density.
  • embodiments of the present disclosure provide a semiconductor structure and a method of forming the same.
  • a semiconductor structure including:
  • the device structure layer includes: active layer, bit line, word line, contact plug and storage structure;
  • the bit line is located above the substrate
  • the active layer is located above the bit line and parallel to the surface of the substrate;
  • the contact plug connects the bit line and the first end of the active layer
  • the second end of the active layer is connected to the memory structure; the word line is located above the channel area of the active layer.
  • the active layer includes one or more of an indium gallium zinc oxide film, an indium doped zinc oxide film, a zinc tin oxide film, and a yttrium doped zinc oxide film.
  • bit lines extend along a first direction
  • word lines extend along a second direction
  • first direction and the second direction are perpendicular to each other and parallel to the substrate.
  • surface; the extension direction of the storage structure is perpendicular to the surface of the substrate.
  • the second end of the active layer is connected to a middle region of the memory structure.
  • the word line includes a metal layer and a metal barrier layer, the metal layer being located above the metal barrier layer.
  • it also includes:
  • a first insulating layer is located on the substrate; the bit line is embedded in the upper surface of the first insulating layer;
  • the contact plug penetrates the second insulating layer and contacts the bit line;
  • a third insulating layer is located on the second insulating layer; the active layer penetrates the third insulating layer;
  • An isolation layer located on the dielectric layer and the word line;
  • a fourth insulating layer is located on the isolation layer.
  • the storage structure penetrates the fourth insulating layer, the isolation layer, the dielectric layer, the third insulating layer, and part of the second insulating layer.
  • the memory structure includes a capacitor structure including a first metal layer, a dielectric layer, and a second metal layer arranged in sequence.
  • the substrate includes a plurality of sequentially stacked device structure layers.
  • a method for forming a semiconductor structure including:
  • bit lines on the substrate
  • An active layer is formed on the contact plug, the active layer is parallel to the surface of the substrate; a first end of the active layer is electrically connected to the bit line through the contact plug;
  • a storage structure is formed, the storage structure being connected to the second end of the active layer.
  • the active layer includes one or more of an indium gallium zinc oxide film, an indium doped zinc oxide film, a zinc tin oxide film, and a yttrium doped zinc oxide film.
  • bit lines includes:
  • Conductive material is filled in the first trench to form a bit line.
  • forming the contact plug includes:
  • Conductive material is filled in the first through hole to form a contact plug.
  • forming the active layer includes:
  • Semiconductor material is filled in the second trench to form an active layer.
  • forming a word line includes:
  • a word line is formed on the dielectric layer, and the word line extends along a second direction; the first direction and the second direction are perpendicular to each other and parallel to the surface of the substrate.
  • forming a storage structure includes:
  • a storage structure is formed within the second through hole.
  • forming a storage structure in the second through hole includes:
  • a first metal layer, a dielectric layer and a second metal layer are sequentially formed in the second through hole along a radially inward direction of the memory structure.
  • the size of a single layer is larger, the storage density is improved, and multi-layer stacking of semiconductor structures can be realized, while the manufacturing scheme is more convenient. It is simple and reduces the process difficulty; and the bit line in the embodiment of the present disclosure is connected to the first end of the active layer through a contact plug, so that the distance between the bit line and the word line is farther, which can reduce the parasitic capacitance; at the same time, the active layer The second end is connected to the storage structure without the need for a landing pad, reducing the problem of poor contact.
  • Figure 1 is a schematic structural diagram of a semiconductor structure provided by an embodiment of the present disclosure
  • Figure 2 is a schematic structural diagram of a semiconductor structure provided by another embodiment of the present disclosure.
  • Figure 3 is a schematic flowchart of a method for forming a semiconductor structure provided by an embodiment of the present disclosure
  • FIGS. 4a to 4q are schematic structural diagrams of the semiconductor structure during the formation process according to embodiments of the present disclosure.
  • Figures 5a to 5d are top views of some embodiments of device structure layers.
  • 20-device structure layer 21-bit line; 22-contact plug; 23-active layer; 24-word line; 241-metal barrier layer; 242-metal layer; 25-storage structure; 251-first metal layer ; 252-dielectric layer; 253-second metal layer;
  • FIG. 1 is a schematic structural diagram of a semiconductor structure provided by an embodiment of the present disclosure.
  • the semiconductor structure includes:
  • the device structure layer 20 includes: an active layer 23, a bit line 21, a word line 24, a contact plug 22 and a storage structure 25;
  • the bit line 21 is located above the substrate 10;
  • the active layer 23 is located above the bit line 21 and parallel to the surface of the substrate 10;
  • the contact plug 22 connects the bit line 21 and the first end of the active layer 23;
  • the second end of the active layer 23 is connected to the memory structure 25 ; the word line 24 is located above the channel area of the active layer 23 .
  • the size of a single layer is larger, the storage density is improved, and multi-layer stacking of semiconductor structures can be realized, while the manufacturing scheme is more convenient. It is simple and reduces the process difficulty; and the bit line in the embodiment of the present disclosure is connected to the first end of the active layer through a contact plug, so that the distance between the bit line and the word line is farther, which can reduce the parasitic capacitance; at the same time, the active layer The second end is connected to the storage structure without the need for a landing pad, reducing the problem of poor contact.
  • the substrate 10 may be a silicon substrate, a germanium substrate, a silicon germanium substrate, a silicon carbide substrate, an SOI (Silicon On Insulator) substrate or a GOI (Germanium on Insulator, Germanium On Insulator) substrate, etc., can also be a substrate including other element semiconductors or compound semiconductors, such as glass substrates or III-V compound substrates (such as gallium nitride substrates or gallium arsenide substrates, etc.), It can also be a stacked structure, such as Si/SiGe, etc., or other epitaxial structures, such as SGOI (silicon germanium on insulator), etc.
  • the material of the contact plug 22 is, for example, tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN) or its combination.
  • the material of the active layer may be an amorphous material.
  • the active layer 23 includes indium gallium zinc oxide film (IGZO), indium doped zinc oxide film (IZO), zinc One or more of tin oxide film (ZTO) and yttrium-doped zinc oxide film (YZO).
  • amorphous materials are used as the material of the active area.
  • the size of the single layer can be larger, the storage density can be improved, and the production scheme can be more convenient. Simple, reducing process difficulty.
  • the bit line 21 extends along a first direction
  • the word line 24 extends along a second direction
  • the first direction and the second direction are perpendicular to each other, and are parallel to the surface of the substrate 10
  • the extension direction of the storage structure 25 is perpendicular to the surface of the substrate 10 .
  • the material of the bit line 21 includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, metal alloy or other materials thereof. Any combination.
  • the second end of the active layer 23 is connected to the middle region of the memory structure 25 .
  • the second end of the active layer is connected to the middle area of the memory structure, so there is no need for a landing pad, which reduces the problem of poor contact, and allows part of the memory structure to go down deep into the space where the contact plug is located, reducing three-dimensional stacking
  • the height enables multi-layer stacking of semiconductor structures and improves the storage density of semiconductor structures.
  • the word line includes a metal layer 242 and a metal barrier layer 241, and the metal layer 242 is located above the metal barrier layer 241.
  • the material of the metal layer 242 includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, metal alloy or other materials. Any combination.
  • the material of the metal barrier layer 241 includes but is not limited to oxide, such as silicon oxide.
  • the first end and the second end of the active layer 23 are respectively formed as a drain electrode and a source electrode; the drain electrode is electrically coupled to the bit line 21 through the contact plug 22; so The source is electrically coupled to the memory structure 25 .
  • the first end and the second end of the active layer 23 are respectively formed as a source electrode and a drain electrode; the source electrode is electrically coupled to the bit line 21 through the contact plug 22; The drain is electrically coupled to the memory structure 25 .
  • the source or drain is electrically coupled to the bit line through a contact plug, and the contact plug extends in a direction perpendicular to the surface of the substrate. In this way, the contact plug makes the distance between the bit line and the word line farther, Reduced parasitic capacitance.
  • the semiconductor structure further includes:
  • the first insulating layer 31 is located on the substrate 10; the bit line 21 is embedded in the upper surface of the first insulating layer 31;
  • the second insulating layer 32 is located on the first insulating layer 31; the contact plug 22 penetrates the second insulating layer 32 and contacts the bit line 21;
  • the third insulating layer 33 is located on the second insulating layer 32; the active layer 23 penetrates the third insulating layer 33;
  • Dielectric layer 34 is located between the third insulating layer 33 and the word line 24;
  • Isolation layer 35 is located on the dielectric layer 34 and the word line 24;
  • the fourth insulating layer 36 is located on the isolation layer 35 .
  • the materials of the first insulating layer 31 , the second insulating layer 32 , the third insulating layer 33 , the dielectric layer 34 , the isolation layer 35 and the fourth insulating layer 36 include but are not limited to oxidation. materials, nitrides, metal oxides and nitrogen oxides, etc.; optionally, high-K dielectric materials can be included.
  • the high-K dielectric material may include, but is not limited to, aluminum oxide (Al2O3), tantalum oxide (Ta2O3), titanium oxide (TiO2), yttrium oxide (Y2O3), zirconium oxide (ZrO2), zirconium oxide Silicon oxide (ZrSixOy), hafnium oxide (HfO2), hafnium silicon oxide (HfSixOy), hafnium silicon oxynitride (HfSiON), hafnium zirconate (HfZrO4), lanthanum oxide (La2O3), lanthanum aluminum oxide (LaAlxOy), lanthanum-hafnium oxide (LaHfxOy), hafnium aluminum oxide (HfAlxOy) and/or praseodymium oxide (Pr2O3), etc.
  • Al2O3 aluminum oxide
  • Ta2O3 tantalum oxide
  • TiO2O3 titanium oxide
  • TiO2O3 titanium oxide
  • the memory structure 25 penetrates the fourth insulating layer 36 , the isolation layer 35 , the dielectric layer 34 , the third insulating layer 33 , and part of the second insulating layer 32 .
  • the storage structure penetrates deeply into the second insulating layer, that is, into the space where the contact plug is located, thereby reducing the three-dimensional stacking height and improving the storage density of the semiconductor structure.
  • the memory structure includes a capacitor structure, which includes a first metal layer 251, a dielectric layer 252, and a second metal layer 253 arranged in sequence.
  • the first metal layer 251 and the second metal layer 253 are insulated and isolated by the dielectric layer 252 .
  • the materials of the first metal layer 251 and the second metal layer 253 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN). ), one or more of metal silicides and metal alloys, such as titanium nitride (TiN).
  • the material of the dielectric layer 252 includes but is not limited to oxide, nitride, metal oxide, oxynitride, etc.; optionally, the material of the dielectric layer 252 may include a high-K dielectric material.
  • the high-K dielectric material may include, but is not limited to, aluminum oxide (Al2O3), tantalum oxide (Ta2O3), titanium oxide (TiO2), yttrium oxide (Y2O3), zirconium oxide (ZrO2), zirconium oxide Silicon oxide (ZrSixOy), hafnium oxide (HfO2), hafnium silicon oxide (HfSixOy), hafnium silicon oxynitride (HfSiON), hafnium zirconate (HfZrO4), lanthanum oxide (La2O3), lanthanum aluminum oxide (LaAlxOy), lanthanum-hafnium oxide (LaHfxOy), hafnium aluminum oxide (Hf
  • the substrate 10 includes a plurality of device structure layers 20 stacked in sequence.
  • An embodiment of the present disclosure also provides a method for forming a semiconductor structure. Please refer to FIG. 3 for details. As shown in the figure, the method includes the following steps:
  • Step 301 Provide a substrate
  • Step 302 Form a bit line on the substrate
  • Step 303 Form contact plugs on the bit lines
  • Step 304 Form an active layer on the contact plug, the active layer is parallel to the surface of the substrate; the first end of the active layer is electrically connected to the bit line through the contact plug. ;
  • Step 305 Form word lines on the active layer
  • Step 306 Form a storage structure, and the storage structure is connected to the second end of the active layer.
  • FIGS. 4a to 4q are schematic structural diagrams of a semiconductor structure during the formation process according to embodiments of the present disclosure. It should be explained that Figure (1) in Figures 4a to 4q is a schematic cross-sectional view of the semiconductor structure, and Figures (2) and (3) in Figures 4a to 4q are top views of the semiconductor structure.
  • step 301 is performed to provide a substrate 10.
  • the substrate 10 may be a silicon substrate, a germanium substrate, a silicon germanium substrate, a silicon carbide substrate, an SOI (Silicon On Insulator) substrate or a GOI (Germanium on Insulator, Germanium On Insulator) substrate, etc., can also be a substrate including other element semiconductors or compound semiconductors, such as glass substrates or III-V compound substrates (such as gallium nitride substrates or gallium arsenide substrates, etc.), It can also be a stacked structure, such as Si/SiGe, etc., or other epitaxial structures, such as SGOI (silicon germanium on insulator), etc.
  • step 302 is performed to form bit lines 21 on the substrate 10 .
  • bit line 21 includes:
  • first insulating layer 31 Form a first insulating layer 31 on the substrate 10; etch the first insulating layer 31 to form a first trench 301 extending in the first direction; fill the first trench 301 with conductive material to form Bit line 21.
  • a first insulating layer 31 is formed on the substrate.
  • the first insulating layer 31 may be formed using one or more thin film deposition processes; specifically, the deposition processes include but are not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (CVD) process. PECVD) process, atomic layer deposition (ALD) process or a combination thereof.
  • CVD chemical vapor deposition
  • CVD plasma enhanced chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • the first insulating layer 31 is etched to form a first trench 301 extending along the first direction.
  • a mask layer may first be grown on the upper surface of the first insulating layer 31, and then the mask layer may be patterned to display the first trench pattern to be etched on the mask layer.
  • the mask layer is patterned through a photolithography process.
  • the mask layer may be a photoresist mask or a hard mask patterned based on a photolithography mask; when the mask layer is a photoresist mask, the mask layer may be exposed, developed and removed. and other steps to pattern the mask layer.
  • a first trench 301 with a certain depth is etched according to the first trench pattern to be etched.
  • a wet or dry etching process may be used to form the first trench 301.
  • the first trench 301 is filled with conductive material to form the bit line 21 .
  • the material of the bit line 21 includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, metal alloy or other materials thereof. Any combination.
  • step 303 is performed to form a contact plug 22 on the bit line 21 .
  • forming the contact plug 22 includes:
  • a second insulating layer 32 is formed on the first insulating layer 31.
  • the second insulating layer 32 may be formed using one or more thin film deposition processes; specifically, the deposition process includes but is not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (CVD) process. PECVD) process, atomic layer deposition (ALD) process or a combination thereof.
  • CVD chemical vapor deposition
  • CVD plasma enhanced chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • the second insulating layer 32 is etched to form a first through hole 302 penetrating the second insulating layer 32 .
  • a mask layer may first be grown on the upper surface of the second insulating layer 32, and then the mask layer may be patterned to display the first through hole pattern to be etched on the mask layer.
  • the mask layer is patterned through a photolithography process.
  • the mask layer may be a photoresist mask or a hard mask patterned based on a photolithography mask; when the mask layer is a photoresist mask, the mask layer may be exposed, developed and removed. and other steps to pattern the mask layer.
  • a first through hole 302 penetrating the second insulating layer 32 is etched according to the first through hole pattern to be etched.
  • a wet or dry etching process may be used to form the first through hole 302 .
  • the first through hole 302 is filled with conductive material to form a contact plug 22 .
  • the contact plug 22 is made of, for example, tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN) or a combination thereof.
  • step 304 is performed to form an active layer 23 on the contact plug 22 , the active layer 23 is parallel to the surface of the substrate 10 ; The first end is electrically connected to the bit line 21 through the contact plug 22 .
  • forming the active layer 23 includes:
  • the active layer 23 is formed by internal filling of semiconductor material.
  • a third insulating layer 33 is formed on the second insulating layer 32 .
  • the third insulating layer 33 can be formed using one or more thin film deposition processes; specifically, the deposition process includes but is not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (CVD) process. PECVD) process, atomic layer deposition (ALD) process or a combination thereof.
  • CVD chemical vapor deposition
  • CVD plasma enhanced chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • the third insulating layer 33 is etched to form a second trench 303 penetrating the third insulating layer 33 .
  • a mask layer may first be grown on the upper surface of the third insulating layer 33, and then the mask layer may be patterned to display the second trench pattern to be etched on the mask layer.
  • the mask layer is patterned through a photolithography process.
  • the mask layer may be a photoresist mask or a hard mask patterned based on a photolithography mask; when the mask layer is a photoresist mask, the mask layer may be exposed, developed and removed. and other steps to pattern the mask layer.
  • a second trench 303 penetrating the third insulating layer 33 is etched according to the second trench pattern to be etched.
  • a wet or dry etching process may be used to form the second trench 303.
  • the second grooves 303 are aligned along both the first direction and the second direction; in other embodiments, as shown in (2) in Figure 4h 3) As shown in the figure, the second grooves 303 are arranged in a staggered manner.
  • the contact plug 22 is located at one end of the second groove 303 .
  • the second trench 303 is filled with semiconductor material to form the active layer 23.
  • the active layer 23 formed is also aligned along the first direction and the second direction. Align settings in both directions. In some other embodiments, as shown in (3) of FIG. 4i, because the second trenches are arranged in a staggered manner, the active layers formed are also arranged in a staggered manner.
  • the material of the active layer may be an amorphous material.
  • the active layer 23 includes indium gallium zinc oxide film (IGZO), indium doped zinc oxide film (IZO), zinc tin oxide film (ZTO) ) and one or more of yttrium-doped zinc oxide thin films (YZO).
  • IGZO indium gallium zinc oxide film
  • IZO indium doped zinc oxide film
  • ZTO zinc tin oxide film
  • YZO yttrium-doped zinc oxide thin films
  • amorphous materials are used as the material of the active area.
  • the size of the single layer can be larger, the storage density can be improved, and the production scheme can be more convenient. Simple, reducing process difficulty.
  • step 305 is performed to form word lines 24 on the active layer 23 .
  • forming the word line 24 includes:
  • a dielectric layer 34 is formed on the third insulating layer 33; a word line 24 is formed on the dielectric layer 34, and the word line 24 extends along a second direction; the first direction and the second direction are perpendicular to each other. , and are parallel to the surface of the substrate 10 .
  • a dielectric layer 34 is formed on the third insulating layer 33 .
  • the dielectric layer 34 may be formed using one or more thin film deposition processes; specifically, the deposition process includes but is not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (PECVD) process, atomic layer deposition (ALD) process, or a combination thereof.
  • CVD chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • word lines 24 are formed on the dielectric layer 34 , and the word lines 24 extend along a second direction; the first direction and the second direction are perpendicular to each other, and both are parallel to the substrate. Bottom 10 surface.
  • forming the word line 24 on the dielectric layer 34 includes: forming a metal barrier layer 241 on the dielectric layer 34 , and forming a metal layer 242 on the metal barrier layer 241 .
  • the material of the metal layer 242 includes tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, metal alloy or other materials. Any combination.
  • the material of the metal barrier layer 241 includes but is not limited to oxide, such as silicon oxide.
  • step 306 is performed to form a storage structure 25 , and the storage structure 25 is connected to the second end of the active layer 23 .
  • the second end of the active layer 23 is connected to the middle region of the memory structure 25 .
  • the second end of the active layer is connected to the middle area of the memory structure, so there is no need for a landing pad, which reduces the problem of poor contact, and allows part of the memory structure to go down deep into the space where the contact plug is located, reducing three-dimensional stacking
  • the height enables multi-layer stacking of semiconductor structures and improves the storage density of semiconductor structures.
  • a drain electrode and a source electrode are respectively formed on the first end and the second end of the active layer 23; the drain electrode is electrically coupled to the bit line 21 through the contact plug 22; The source is electrically coupled to memory structure 25 .
  • the first end and the second end of the active layer 23 are respectively formed as a source electrode and a drain electrode; the source electrode is electrically coupled to the bit line 21 through the contact plug 22; The drain is electrically coupled to the memory structure 25 .
  • the source or drain is electrically coupled to the bit line through a contact plug, and the contact plug extends in a direction perpendicular to the surface of the substrate. In this way, the contact plug makes the distance between the bit line and the word line farther, Reduced parasitic capacitance.
  • forming the storage structure 25 includes:
  • an isolation layer 35 is formed on the dielectric layer 34 and the word line 24 .
  • the isolation layer 35 may be formed using one or more thin film deposition processes; specifically, the deposition process includes but is not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (PECVD) process, atomic layer deposition (ALD) process, or a combination thereof.
  • CVD chemical vapor deposition
  • PECVD plasma enhanced chemical vapor deposition
  • ALD atomic layer deposition
  • a fourth insulating layer 36 is formed on the isolation layer 35.
  • the fourth insulating layer 36 may be formed using one or more thin film deposition processes; specifically, the deposition process includes but is not limited to chemical vapor deposition (CVD) process, plasma enhanced chemical vapor deposition (CVD) process, PECVD) process, atomic layer deposition (ALD) process or a combination thereof.
  • CVD chemical vapor deposition
  • CVD plasma enhanced chemical vapor deposition
  • PECVD PECVD
  • ALD atomic layer deposition
  • the first insulating layer 31 , the second insulating layer 32 , the third insulating layer 33 , the dielectric layer 34 , the isolation layer 35 and the fourth insulating layer 36 are Materials include but are not limited to oxides, nitrides, metal oxides, oxynitrides, etc.; optionally, high-K dielectric materials may be included.
  • the high-K dielectric material may include, but is not limited to, aluminum oxide (Al2O3), tantalum oxide (Ta2O3), titanium oxide (TiO2), yttrium oxide (Y2O3), zirconium oxide (ZrO2), zirconium oxide Silicon oxide (ZrSixOy), hafnium oxide (HfO2), hafnium silicon oxide (HfSixOy), hafnium silicon oxynitride (HfSiON), hafnium zirconate (HfZrO4), lanthanum oxide (La2O3), lanthanum aluminum oxide (LaAlxOy), lanthanum-hafnium oxide (LaHfxOy), hafnium aluminum oxide (HfAlxOy) and/or praseodymium oxide (Pr2O3), etc.
  • Al2O3 aluminum oxide
  • Ta2O3 tantalum oxide
  • TiO2O3 titanium oxide
  • TiO2O3 titanium oxide
  • the fourth insulating layer 36, the isolation layer 35, the dielectric layer 34, the third insulating layer 33 and part of the second insulating layer 32 are etched to form a second through hole. 304.
  • a mask layer may first be grown on the upper surface of the fourth insulating layer 36, and then the mask layer may be patterned to display the second via hole pattern to be etched on the mask layer.
  • the mask layer is patterned through a photolithography process.
  • the mask layer may be a photoresist mask or a hard mask patterned based on a photolithography mask; when the mask layer is a photoresist mask, the mask layer may be exposed, developed and removed. and other steps to pattern the mask layer.
  • a second through hole 304 with a certain depth is etched according to the second through hole pattern to be etched.
  • a wet or dry etching process may be used to form the second through hole 304 .
  • the orthographic projection of the second through hole 304 used to form the memory structure on the substrate plane is completely located on the substrate plane of the active layer 23.
  • the contact method is a fully enclosed contact; in some other embodiments, as shown in (3) in Figure 4n, the second through hole 304 used to form the storage structure is in the lining If the orthographic projection portion on the bottom plane is located within the orthographic projection of the active layer 23 on the substrate plane, the contact method is a semi-enveloping contact.
  • a memory structure 25 is formed in the second through hole 304.
  • the storage structure penetrates deep into the second insulating layer, that is, deep into the space where the contact plug is located, which reduces the three-dimensional stacking height and improves the storage density of the semiconductor structure.
  • forming the storage structure 25 in the second through hole 304 includes: sequentially forming a third storage structure 25 in the second through hole 304 in a radially inward direction of the storage structure 25 .
  • a first metal layer 251 is formed on the sidewall and bottom of the second through hole 304.
  • a dielectric layer 252 is formed on the sidewalls and bottom of the first metal layer 251 , and the dielectric layer 252 also completely covers the fourth insulating layer 36 .
  • a second metal layer 253 is formed on the surface of the dielectric layer 252 .
  • the second metal layer completely fills the second through hole 304 and covers the dielectric layer 252 and is located on the third Four insulating layers 36 on the part.
  • the first metal layer 251 and the second metal layer 253 are insulated and isolated by the dielectric layer 252 .
  • the materials of the first metal layer 251 and the second metal layer 253 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN). ), one or more of metal silicides and metal alloys, such as titanium nitride (TiN).
  • the material of the dielectric layer 252 includes but is not limited to oxide, nitride, metal oxide, oxynitride, etc.; optionally, the material of the dielectric layer 252 may include a high-K dielectric material.
  • the high-K dielectric material may include, but is not limited to, aluminum oxide (Al2O3), tantalum oxide (Ta2O3), titanium oxide (TiO2), yttrium oxide (Y2O3), zirconium oxide (ZrO2), zirconium oxide Silicon oxide (ZrSixOy), hafnium oxide (HfO2), hafnium silicon oxide (HfSixOy), hafnium silicon oxynitride (HfSiON), hafnium zirconate (HfZrO4), lanthanum oxide (La2O3), lanthanum aluminum oxide (LaAlxOy), lanthanum-hafnium oxide (LaHfxOy), hafnium aluminum oxide (Hf
  • Figures 5a to 5d are top views of some embodiments of device structure layers. It should be noted that Figures 5a to 5d only show contact plugs, active layers, word lines and memory structures in a direction parallel to the substrate plane. There are no requirements on the positional relationship of contact plugs, active layers, word lines and memory structures in the direction perpendicular to the substrate.
  • the active layer 23 is aligned along both the first direction and the second direction, and one end of the active layer 23 is connected to the contact plug 22 .
  • the active layer 23 The other end of the word line 24 is connected to the memory structure 25 , and the word line 24 is located above the active layer 23 between the contact plug 22 and the memory structure 25 , that is, above the channel area of the active layer 23 .
  • a word line is formed above an active layer.
  • the active layers 23 are arranged in a staggered manner, and one end of the active layer 23 is connected to the contact plug 22, and the other end of the active layer 23 is connected to the contact plug 22.
  • the memory structure 25 is connected, and the word line 24 is located above the active layer 23 between the contact plug 22 and the memory structure 25 , that is, above the channel area of the active layer 23 .
  • a word line is formed above an active layer.
  • the active layer 23 is aligned along the first direction and the second direction, and both ends of the active layer 23 are connected to the storage structure 25 .
  • the active layer 23 The middle area of the word line 24 is connected to the contact plug 22 , and the word line 24 is located above the active layer 23 between the contact plug 22 and the memory structure 25 , that is, above the channel area of the active layer 23 .
  • two word lines are formed above one active layer.
  • the active layers 23 are arranged in a staggered manner, and both ends of the active layer 23 are connected to the memory structure 25 , and the middle area of the active layer 23 is in contact with the storage structure 25 .
  • the plugs 22 are connected, and the word line 24 is located above the active layer 23 between the contact plug 22 and the memory structure 25 , that is, above the channel area of the active layer 23 .
  • two word lines are formed above one active layer.
  • the size of a single layer is larger, the storage density is improved, and multi-layer stacking of semiconductor structures can be realized, while the manufacturing scheme is more convenient. It is simple and reduces the process difficulty; and the bit line in the embodiment of the present disclosure is connected to the first end of the active layer through a contact plug, so that the distance between the bit line and the word line is farther, which can reduce the parasitic capacitance; at the same time, the active layer The second end is connected to the storage structure without the need for a landing pad, reducing the problem of poor contact.

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Abstract

本公开实施例公开了一种半导体结构及其形成方法，其中，所述半导体结构包括：衬底，以及位于所述衬底上的器件结构层；所述器件结构层包括：有源层、位线、字线、接触插塞和存储结构；所述位线位于所述衬底上方；所述有源层位于所述位线上方，且平行于所述衬底的表面；所述接触插塞连接所述位线与所述有源层的第一端；所述有源层的第二端连接所述存储结构；所述字线位于所述有源层沟道区域的上方。

Description

一种半导体结构及其形成方法
相关申请的交叉引用
本公开基于申请号为202210728981.6、申请日为2022年06月24日、发明名称为“一种半导体结构及其形成方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及集成电路制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
存储器装置是集成电路(IC)和现代电子装置的重要部分。存储器装置(例如动态随机存取存储器(DRAM)阵列)可以包括多个存储器单元，其中存储器单元可以包括选择器(例如晶体管)以控制对存储单元的存取。薄膜晶体管(TFT)是一种场效应晶体管，其包括在支撑但不导电的衬底上的沟道层、栅极电极、以及源极电极和漏极电极。TFT不同于常规晶体管，其中常规晶体管的沟道通常在衬底(诸如硅衬底)内。通过在后端中集成TFT，同时为高速晶体管留出硅衬底区域，TFT已成为推动摩尔定律的有吸引力的选项。TFT可以被用作存储器装置(例如，DRAM装置)中的存储器单元的选择器。
然而，存储器装置(例如，DRAM装置)的当前设计和实现仍然面临许多挑战。例如，目前的DRAM装置制程工艺要求高，存储密度的进一步提升难度较大。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法。
根据本公开实施例的第一方面，提供了一种半导体结构，包括：
衬底，以及位于所述衬底上的器件结构层；
所述器件结构层包括：有源层、位线、字线、接触插塞和存储结构；
所述位线位于所述衬底上方；
所述有源层位于所述位线上方，且平行于所述衬底的表面；
所述接触插塞连接所述位线与所述有源层的第一端；
所述有源层的第二端连接所述存储结构；所述字线位于所述有源层沟道区域的上方。
在一些实施例中，所述有源层包括铟镓锌氧化物薄膜、铟掺杂氧化锌薄膜、锌锡氧化物薄膜和钇掺杂氧化锌薄膜中的一种或多种。
在一些实施例中，所述位线沿第一方向延伸，所述字线沿着第二方向延伸； 所述第一方向和所述第二方向相互垂直，且都平行于所述衬底的表面；所述存储结构的延伸方向垂直于所述衬底的表面。
在一些实施例中，所述有源层的第二端连接所述存储结构的中间区域。
在一些实施例中，所述字线包括金属层和金属阻挡层，所述金属层位于所述金属阻挡层上方。
在一些实施例中，还包括：
第一绝缘层，位于所述衬底上；所述位线嵌入所述第一绝缘层的上表面；
第二绝缘层，位于所述第一绝缘层上；所述接触插塞贯穿所述第二绝缘层，并与所述位线接触；
第三绝缘层，位于所述第二绝缘层上；所述有源层贯穿所述第三绝缘层；
介质层，位于所述第三绝缘层和所述字线之间；
隔离层，位于所述介质层和所述字线上；
第四绝缘层，位于所述隔离层上。
在一些实施例中，所述存储结构贯穿所述第四绝缘层、所述隔离层、所述介质层、所述第三绝缘层，以及部分所述第二绝缘层。
在一些实施例中，所述存储结构包括电容器结构，所述电容器结构包括依次设置的第一金属层、电介质层和第二金属层。
在一些实施例中，所述衬底上包括多个依次层叠的器件结构层。
根据本公开实施例的第二方面，提供一种半导体结构的形成方法，包括：
提供衬底；
在所述衬底上形成位线；
在所述位线上形成接触插塞；
在所述接触插塞上形成有源层，所述有源层平行于所述衬底的表面；所述有源层的第一端通过所述接触插塞电连接所述位线；
在所述有源层上形成字线；
形成存储结构，所述存储结构与所述有源层的第二端连接。
在一些实施例中，所述有源层包括铟镓锌氧化物薄膜、铟掺杂氧化锌薄膜、锌锡氧化物薄膜和钇掺杂氧化锌薄膜中的一种或多种。
在一些实施例中，所述形成位线，包括：
在所述衬底上形成第一绝缘层；
刻蚀所述第一绝缘层，形成沿第一方向延伸的第一沟槽；
在所述第一沟槽内填充导电材料形成位线。
在一些实施例中，所述形成接触插塞，包括：
在所述第一绝缘层上形成第二绝缘层；
刻蚀所述第二绝缘层，形成贯穿所述第二绝缘层的第一通孔；
在所述第一通孔内填充导电材料形成接触插塞。
在一些实施例中，所述形成有源层，包括：
在所述第二绝缘层上形成第三绝缘层；
刻蚀所述第三绝缘层，形成贯穿所述第三绝缘层的第二沟槽；
在所述第二沟槽内填充半导体材料形成有源层。
在一些实施例中，所述形成字线，包括：
在所述第三绝缘层上形成介质层；
在所述介质层上形成字线，所述字线沿第二方向延伸；所述第一方向与所述第二方向相互垂直，且都平行于所述衬底的表面。
在一些实施例中，所述形成存储结构，包括：
在所述介质层和所述字线上形成隔离层；
在所述隔离层上形成第四绝缘层；
刻蚀所述第四绝缘层、所述隔离层、所述介质层、所述第三绝缘层和部分所述第二绝缘层，形成第二通孔；
在所述第二通孔内形成存储结构。
在一些实施例中，所述在所述第二通孔内形成存储结构，包括：
沿所述存储结构的径向向内的方向，在所述第二通孔内依次形成第一金属层、电介质层和第二金属层。
本公开实施例中，通过形成实质上平行于所述衬底的表面的有源层，使得单层的尺寸更大，提高了存储密度，并且能够实现半导体结构的多层堆叠，同时制作方案更加简单，减少了工艺难度；并且本公开实施例中的位线通过接触插塞与有源层的第一端连接，使得位线与字线的距离较远，可以减少寄生电容；同时有源层的第二端与存储结构连接，无需着陆焊盘，减少了接触不良的问题。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的结构示意图；
图2为本公开另一实施例提供的半导体结构的结构示意图；
图3为本公开实施例提供的半导体结构的形成方法的流程示意图；
图4a至图4q为本公开实施例提供的半导体结构在形成过程中的结构示意图；
图5a至图5d为器件结构层的部分实施例的俯视图。
附图标记说明：
10-衬底；
20-器件结构层；21-位线；22-接触插塞；23-有源层；24-字线；241-金属阻挡层；242-金属层；25-存储结构；251-第一金属层；252-电介质层；253-第二金属层；
31-第一绝缘层；32-第二绝缘层；33-第三绝缘层；34-介质层；35-隔离层；36-第四绝缘层；301-第一沟槽；302-第一通孔；303-第二沟槽；304-第二通孔。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显 示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
基于此，本公开实施例提供了一种半导体结构。图1为本公开实施例提供的半导体结构的结构示意图。
参见图1，所述半导体结构，包括：
衬底10，以及位于所述衬底10上的器件结构层20；
所述器件结构层20包括：有源层23、位线21、字线24、接触插塞22和存储结构25；
所述位线21位于所述衬底10上方；
所述有源层23位于所述位线21上方，且平行于所述衬底10的表面；
所述接触插塞22连接所述位线21与所述有源层23的第一端；
所述有源层23的第二端连接所述存储结构25；所述字线24位于所述有源层23沟道区域的上方。
本公开实施例中，通过形成实质上平行于所述衬底的表面的有源层，使得单层的尺寸更大，提高了存储密度，并且能够实现半导体结构的多层堆叠，同时制作方案更加简单，减少了工艺难度；并且本公开实施例中的位线通过接触插塞与有源层的第一端连接，使得位线与字线的距离较远，可以减少寄生电容；同时有源层的第二端与存储结构连接，无需着陆焊盘，减少了接触不良的问题。
在一实施例中，所述衬底10可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
在一实施例中，所述接触插塞22的材料例如是钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合。
在一实施例中，所述有源层的材料可以为非晶材料，具体地，所述有源层23包括铟镓锌氧化物薄膜(IGZO)、铟掺杂氧化锌薄膜(IZO)、锌锡氧化物薄膜(ZTO)和钇掺杂氧化锌薄膜(YZO)中的一种或多种。
本公开实施例中采用非晶材料作为有源区的材料，相比于现有的半导体结构中采用弯曲的沟道结构，可以使得单层的尺寸更大，提高了存储密度，并且制作方案更加简单，减少了工艺难度。
在一实施例中，如图1所示，所述位线21沿第一方向延伸，所述字线24沿着第二方向延伸；所述第一方向和所述第二方向相互垂直，且都平行于所述衬底10的表面；所述存储结构25的延伸方向垂直于所述衬底10的表面。
所述位线21的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。
在一实施例中，所述有源层23的第二端连接所述存储结构25的中间区域。有源层的第二端与存储结构的中间区域连接，因此无需着陆焊盘，减少了接触不良的问题，并且使得部分存储结构能够向下深入到接触插塞所处的空间，减少了三维堆叠高度，可以实现半导体结构的多层堆叠，提高了半导体结构的存储密度。
在一实施例中，所述字线包括金属层242和金属阻挡层241，所述金属层242位于所述金属阻挡层241上方。
所述金属层242的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。所述金属阻挡层241的材料包括但不限于氧化物，例如氧化硅。
在一实施例中，所述有源层23的第一端和第二端分别形成为漏极和源极；所述漏极通过所述接触插塞22电耦合至所述位线21；所述源极电耦合至所述存储结构25。在另外一实施例中，所述有源层23的第一端和第二端分别形成为源极和漏极；所述源极通过所述接触插塞22电耦合至所述位线21；所述漏极电耦合至所述存储结构25。
源极或漏极通过接触插塞与位线电耦合，且接触插塞沿垂直于所述衬底的表面的方向延伸，如此，接触插塞使得位线与字线之间的距离较远，减少了寄生电容。
在一实施例中，所述半导体结构，还包括：
第一绝缘层31，位于所述衬底10上；所述位线21嵌入所述第一绝缘层31的上表面；
第二绝缘层32，位于所述第一绝缘层31上；所述接触插塞22贯穿所述第二绝缘层32，并与所述位线21接触；
第三绝缘层33，位于所述第二绝缘层32上；所述有源层23贯穿所述第三绝缘层33；
介质层34，位于所述第三绝缘层33和所述字线24之间；
隔离层35，位于所述介质层34和所述字线24上；
第四绝缘层36，位于所述隔离层35上。
所述第一绝缘层31、所述第二绝缘层32、所述第三绝缘层33、所述介质层34、所述隔离层35和所述第四绝缘层36的材料包括但不限于氧化物、氮化物、金属氧化物及氮氧化物等；可选的，可以包括高K介质材料。具体的，所述高K介质材料可以包括但不限于铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO4)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)等。
在一实施例中，所述存储结构25贯穿所述第四绝缘层36、所述隔离层35、所述介质层34、所述第三绝缘层33，以及部分所述第二绝缘层32。
所述存储结构深入到第二绝缘层内，即深入到接触插塞所处的空间，减少了三维堆叠高度，提高了半导体结构的存储密度。
在一实施例中，所述存储结构包括电容器结构，所述电容器结构包括依次设置的第一金属层251、电介质层252和第二金属层253。
所述第一金属层251和所述第二金属层253通过所述电介质层252进行绝缘隔离。
所述第一金属层251和所述第二金属层253的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如氮化钛(TiN)。
所述电介质层252的材料包括但不限于氧化物、氮化物、金属氧化物及氮氧化物等；可选的，所述电介质层252的材料可以包括高K介质材料。具体的，所述高K介质材料可以包括但不限于铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物 (HfO2)、铪硅氧化物(HfSixOy)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO4)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)等。
在一实施例中，如图2所示，所述衬底10上包括多个依次层叠的器件结构层20。
本公开实施例还提供了一种半导体结构的形成方法，具体请参见附图3，如图所示，所述方法包括以下步骤：
步骤301：提供衬底；
步骤302：在所述衬底上形成位线；
步骤303：在所述位线上形成接触插塞；
步骤304：在所述接触插塞上形成有源层，所述有源层平行于所述衬底的表面；所述有源层的第一端通过所述接触插塞电连接所述位线；
步骤305：在所述有源层上形成字线；
步骤306：形成存储结构，所述存储结构与所述有源层的第二端连接。
下面结合具体实施例对本公开实施例提供的半导体结构的形成方法再作进一步详细的说明。
图4a至图4q为本公开实施例提供的半导体结构在形成过程中的结构示意图。需要解释的是，图4a至图4q中的(1)图为半导体结构的剖面示意图，图4a至图4q中的(2)图和(3)图为半导体结构的俯视图。
首先，参见图4a，执行步骤301，提供衬底10。
在一实施例中，所述衬底10可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
接着，参见图4a至图4c，执行步骤302，在所述衬底10上形成位线21。
在一实施例中，所述形成位线21，包括：
在所述衬底10上形成第一绝缘层31；刻蚀所述第一绝缘层31，形成沿第一方向延伸的第一沟槽301；在所述第一沟槽301内填充导电材料形成位线21。
具体地，先参见图4a，在所述衬底上形成第一绝缘层31。
在实际操作中，所述第一绝缘层31可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，参见图4b，刻蚀所述第一绝缘层31，形成沿第一方向延伸的第一沟槽301。
具体地，可以先在第一绝缘层31的上表面生长一层掩模层，接着对该掩模层进行图案化，以在掩模层上显示出要刻蚀的第一沟槽图形，可以通过光刻工艺对该掩模层进行图案化。该掩模层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模；当该掩模层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤对该掩模层进行图案化。接着按照要刻蚀的第一沟槽图形刻蚀出具有一定深度的第一沟槽301。
这里，例如可以采用湿法或干法刻蚀工艺形成第一沟槽301。
接着，参见图4c，在所述第一沟槽301内填充导电材料形成位线21。
所述位线21的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。
接着，参见4d至图4f，执行步骤303，在所述位线21上形成接触插塞22。
在一实施例中，所述形成接触插塞22，包括：
在所述第一绝缘层31上形成第二绝缘层32；刻蚀所述第二绝缘层32，形成贯穿所述第二绝缘层32的第一通孔302；在所述第一通孔302内填充导电材料形成接触插塞22。
具体地，先参见图4d，在所述第一绝缘层31上形成第二绝缘层32。
在实际操作中，所述第二绝缘层32可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，参见图4e，刻蚀所述第二绝缘层32，形成贯穿所述第二绝缘层32的第一通孔302。
具体地，可以先在第二绝缘层32的上表面生长一层掩模层，接着对该掩模层进行图案化，以在掩模层上显示出要刻蚀的第一通孔图形，可以通过光刻工艺对该掩模层进行图案化。该掩模层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模；当该掩模层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤对该掩模层进行图案化。接着按照要刻蚀的第一通孔图形刻蚀出贯穿所述第二绝缘层32的第一通孔302。
这里，例如可以采用湿法或干法刻蚀工艺形成第一通孔302。
接着，参见图4f，在所述第一通孔302内填充导电材料形成接触插塞22。
所述接触插塞22的材料例如是钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合。
接着，参见图4g至图4i，执行步骤304，在所述接触插塞22上形成有源层23，所述有源层23平行于所述衬底10的表面；所述有源层23的第一端通过所述接触插塞22电连接所述位线21。
在一实施例中，所述形成有源层23，包括：
在所述第二绝缘层32上形成第三绝缘层33；刻蚀所述第三绝缘层33，形成贯穿所述第三绝缘层33的第二沟槽303；在所述第二沟槽303内填充半导体材料形成有源层23。
具体地，先参见图4g，在所述第二绝缘层32上形成第三绝缘层33。
在实际操作中，所述第三绝缘层33可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，参见图4h，刻蚀所述第三绝缘层33，形成贯穿所述第三绝缘层33的第二沟槽303。
具体地，可以先在第三绝缘层33的上表面生长一层掩模层，接着对该掩模层进行图案化，以在掩模层上显示出要刻蚀的第二沟槽图形，可以通过光刻工艺对该掩模层进行图案化。该掩模层可以是光致抗蚀剂掩模或者基于光刻掩模进行 图案化的硬掩模；当该掩模层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤对该掩模层进行图案化。接着按照要刻蚀的第二沟槽图形刻蚀出贯穿所述第三绝缘层33的第二沟槽303。
这里，例如可以采用湿法或干法刻蚀工艺形成第二沟槽303。
在一些实施例中，如图4h中的(2)图所示，所述第二沟槽303沿第一方向和第二方向均对齐设置；在其他一些实施例中，如图4h中的(3)图所示，所述第二沟槽303呈交错排布。
需要解释的是，无论是图4h中的(2)图所示的实施例还是(3)图所示的实施例中，所述接触插塞22均位于所述第二沟槽303的一端。
接着，参见图4i，在所述第二沟槽303内填充半导体材料形成有源层23。
在一些实施例中，如图4i中的(2)图所示，因为第二沟槽沿第一方向和第二方向均对齐设置，因此，形成的有源层23也沿第一方向和第二方向均对齐设置。在其他一些实施例中，如图4i中的(3)图所示，因为所述第二沟槽呈交错排布，因此形成的有源层也呈交错排布。
所述有源层的材料可以为非晶材料，具体地，所述有源层23包括铟镓锌氧化物薄膜(IGZO)、铟掺杂氧化锌薄膜(IZO)、锌锡氧化物薄膜(ZTO)和钇掺杂氧化锌薄膜(YZO)中的一种或多种。
本公开实施例中采用非晶材料作为有源区的材料，相比于现有的半导体结构中采用弯曲的沟道结构，可以使得单层的尺寸更大，提高了存储密度，并且制作方案更加简单，减少了工艺难度。
接着，参见图4j至图4k，执行步骤305，在所述有源层23上形成字线24。
在一实施例中，所述形成字线24，包括：
在所述第三绝缘层33上形成介质层34；在所述介质层34上形成字线24，所述字线24沿第二方向延伸；所述第一方向与所述第二方向相互垂直，且都平行于所述衬底10的表面。
具体地，先参见图4j，在所述第三绝缘层33上形成介质层34。
在实际操作中，所述介质层34可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，参见图4k，在所述介质层34上形成字线24，所述字线24沿第二方向延伸；所述第一方向与所述第二方向相互垂直，且都平行于所述衬底10的表面。
具体地，所述在所述介质层34上形成字线24，包括：在所述介质层34上形成金属阻挡层241，在所述金属阻挡层241上形成金属层242。
所述金属层242的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。所述金属阻挡层241的材料包括但不限于氧化物，例如氧化硅。
接着，参见图4l至图4q，执行步骤306，形成存储结构25，所述存储结构25与所述有源层23的第二端连接。
在一实施例中，所述有源层23的第二端连接所述存储结构25的中间区域。有源层的第二端与存储结构的中间区域连接，因此无需着陆焊盘，减少了接触不 良的问题，并且使得部分存储结构能够向下深入到接触插塞所处的空间，减少了三维堆叠高度，可以实现半导体结构的多层堆叠，提高了半导体结构的存储密度。
在一实施例中，在所述有源层23的第一端和第二端分别形成为漏极和源极；所述漏极通过所述接触插塞22电耦合至所述位线21；所述源极电耦合至存储结构25。在另外一实施例中，所述有源层23的第一端和第二端分别形成为源极和漏极；所述源极通过所述接触插塞22电耦合至所述位线21；所述漏极电耦合至所述存储结构25。
源极或漏极通过接触插塞与位线电耦合，且接触插塞沿垂直于所述衬底的表面的方向延伸，如此，接触插塞使得位线与字线之间的距离较远，减少了寄生电容。
在一实施例中，所述形成存储结构25，包括：
在所述介质层34和所述字线24上形成隔离层35；在所述隔离层35上形成第四绝缘层36；刻蚀所述第四绝缘层36、所述隔离层35、所述介质层34、所述第三绝缘层33和部分所述第二绝缘层32，形成第二通孔304；在所述第二通孔内304形成存储结构25。
具体地，先参见图4l，在所述介质层34和所述字线24上形成隔离层35。
在实际操作中，所述隔离层35可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接着，参见图4m，在所述隔离层35上形成第四绝缘层36。
在实际操作中，所述第四绝缘层36可以使用一种或多种薄膜沉积工艺形成；具体地，所述沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在一实施例中，所述第一绝缘层31、所述第二绝缘层32、所述第三绝缘层33、所述介质层34、所述隔离层35和所述第四绝缘层36的材料包括但不限于氧化物、氮化物、金属氧化物及氮氧化物等；可选的，可以包括高K介质材料。具体的，所述高K介质材料可以包括但不限于铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO4)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)等。
接着，参见图4n，刻蚀所述第四绝缘层36、所述隔离层35、所述介质层34、所述第三绝缘层33和部分所述第二绝缘层32，形成第二通孔304。
具体地，可以先在第四绝缘层36的上表面生长一层掩模层，接着对该掩模层进行图案化，以在掩模层上显示出要刻蚀的第二通孔图形，可以通过光刻工艺对该掩模层进行图案化。该掩模层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模；当该掩模层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤对该掩模层进行图案化。接着按照要刻蚀的第二通孔图形刻蚀出具有一定深度的第二通孔304。
这里，例如可以采用湿法或干法刻蚀工艺形成第二通孔304。
在一实施例中，用于形成存储结构的第二通孔304与有源层23的位置关系 存在两种情况。其中，在一些实施例中，如图4n中的(2)图所示，用于形成存储结构的第二通孔304在衬底平面上的正投影完全位于所述有源层23在衬底平面上的正投影内，则该种接触方式为全包围式接触；在其他一些实施例中，如图4n中的(3)图所示，用于形成存储结构的第二通孔304在衬底平面上的正投影部分位于所述有源层23在衬底平面上的正投影内，则该种接触方式为半包围式接触。
接着，参见图4o至图4q，在所述第二通孔内304形成存储结构25。
本公开实施例中，所述存储结构深入到第二绝缘层内，即深入到接触插塞所处的空间，减少了三维堆叠高度，提高了半导体结构的存储密度。
在一实施例中，所述在所述第二通孔304内形成存储结构25，包括：沿所述存储结构25的径向向内的方向，在所述第二通孔304内依次形成第一金属层251、电介质层252和第二金属层253。
具体地，先如图4o所示，在所述第二通孔304的侧壁和底部形成第一金属层251。
接着，如图4p所示，在所述第一金属层251的侧壁和底部形成电介质层252，并且，所述电介质层252还完全覆盖所述第四绝缘层36。
接着，如图4q所示，在所述电介质层252的表面形成第二金属层253，所述第二金属层全部填充所述第二通孔304，并且覆盖所述电介质层252位于所述第四绝缘层36上的部分。
所述第一金属层251和所述第二金属层253通过所述电介质层252进行绝缘隔离。
所述第一金属层251和所述第二金属层253的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种，例如氮化钛(TiN)。
所述电介质层252的材料包括但不限于氧化物、氮化物、金属氧化物及氮氧化物等；可选的，所述电介质层252的材料可以包括高K介质材料。具体的，所述高K介质材料可以包括但不限于铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铪硅氮氧化物(HfSiON)、铪锆酸盐(HfZrO4)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和/或镨氧化物(Pr2O3)等。
图5a至图5d为器件结构层的部分实施例的俯视图，需要解释的是，图5a至图5d中只显示出接触插塞、有源层、字线和存储结构在平行于衬底平面方向上的位置关系，对接触插塞、有源层、字线和存储结构在垂直于衬底方向上的位置关系不作要求。
在一些实施例中，如图5a所示，所述有源层23沿第一方向和第二方向均对齐设置，且有源层23的一端与所述接触插塞22连接，有源层23的另一端与所述存储结构25连接，所述字线24位于接触插塞22和存储结构25之间的有源层23的上方，即位于有源层23沟道区域的上方。在图5a所示的实施例中，一个有源层的上方形成有一条字线。
在另一些实施例中，如图5b所示，所述有源层23呈交错排布，且有源层23 的一端与所述接触插塞22连接，有源层23的另一端与所述存储结构25连接，所述字线24位于接触插塞22和存储结构25之间的有源层23的上方，即位于有源层23沟道区域的上方。在图5b所示的实施例中，一个有源层的上方形成有一条字线。
在另一些实施例中，如图5c所示，所述有源层23沿第一方向和第二方向均对齐设置，且有源层23的两端均与存储结构25连接，有源层23的中间区域与所述接触插塞22连接，所述字线24位于接触插塞22和存储结构25之间的有源层23的上方，即位于有源层23沟道区域的上方。在图5c所示的实施例中，一个有源层的上方形成有两条字线。
在另一些实施例中，如图5d所示，所述有源层23呈交错排布，且有源层23的两端均与存储结构25连接，有源层23的中间区域与所述接触插塞22连接，所述字线24位于接触插塞22和存储结构25之间的有源层23的上方，即位于有源层23沟道区域的上方。在图5d所示的实施例中，一个有源层的上方形成有两条字线。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
工业实用性
本公开实施例中，通过形成实质上平行于所述衬底的表面的有源层，使得单层的尺寸更大，提高了存储密度，并且能够实现半导体结构的多层堆叠，同时制作方案更加简单，减少了工艺难度；并且本公开实施例中的位线通过接触插塞与有源层的第一端连接，使得位线与字线的距离较远，可以减少寄生电容；同时有源层的第二端与存储结构连接，无需着陆焊盘，减少了接触不良的问题。

Claims (17)

  1. 一种半导体结构，包括：
    衬底，以及位于所述衬底上的器件结构层；
    所述器件结构层包括：有源层、位线、字线、接触插塞和存储结构；
    所述位线位于所述衬底上方；
    所述有源层位于所述位线上方，且平行于所述衬底的表面；
    所述接触插塞连接所述位线与所述有源层的第一端；
    所述有源层的第二端连接所述存储结构；所述字线位于所述有源层沟道区域的上方。
  2. 根据权利要求1所述的半导体结构，其中，
    所述有源层包括铟镓锌氧化物薄膜、铟掺杂氧化锌薄膜、锌锡氧化物薄膜和钇掺杂氧化锌薄膜中的一种或多种。
  3. 根据权利要求1所述的半导体结构，其中，
    所述位线沿第一方向延伸，所述字线沿着第二方向延伸；所述第一方向和所述第二方向相互垂直，且都平行于所述衬底的表面；所述存储结构的延伸方向垂直于所述衬底的表面。
  4. 根据权利要求1所述的半导体结构，其中，
    所述有源层的第二端连接所述存储结构的中间区域。
  5. 根据权利要求1所述的半导体结构，其中，
    所述字线包括金属层和金属阻挡层，所述金属层位于所述金属阻挡层上方。
  6. 根据权利要求1所述的半导体结构，其中，还包括：
    第一绝缘层，位于所述衬底上；所述位线嵌入所述第一绝缘层的上表面；
    第二绝缘层，位于所述第一绝缘层上；所述接触插塞贯穿所述第二绝缘层，并与所述位线接触；
    第三绝缘层，位于所述第二绝缘层上；所述有源层贯穿所述第三绝缘层；
    介质层，位于所述第三绝缘层和所述字线之间；
    隔离层，位于所述介质层和所述字线上；
    第四绝缘层，位于所述隔离层上。
  7. 根据权利要求6所述的半导体结构，其中，
    所述存储结构贯穿所述第四绝缘层、所述隔离层、所述介质层、所述第三绝缘层，以及部分所述第二绝缘层。
  8. 根据权利要求1所述的半导体结构，其中，
    所述存储结构包括电容器结构，所述电容器结构包括依次设置的第一金属层、电介质层和第二金属层。
  9. 根据权利要求1所述的半导体结构，其中，
    所述衬底上包括多个依次层叠的器件结构层。
  10. 一种半导体结构的形成方法，包括：
    提供衬底；
    在所述衬底上形成位线；
    在所述位线上形成接触插塞；
    在所述接触插塞上形成有源层，所述有源层平行于所述衬底的表面；所述有源层的第一端通过所述接触插塞电连接所述位线；
    在所述有源层上形成字线；
    形成存储结构，所述存储结构与所述有源层的第二端连接。
  11. 根据权利要求10所述的方法，其中，
    所述有源层包括铟镓锌氧化物薄膜、铟掺杂氧化锌薄膜、锌锡氧化物薄膜和钇掺杂氧化锌薄膜中的一种或多种。
  12. 根据权利要求10所述的方法，其中，
    所述形成位线，包括：
    在所述衬底上形成第一绝缘层；
    刻蚀所述第一绝缘层，形成沿第一方向延伸的第一沟槽；
    在所述第一沟槽内填充导电材料形成位线。
  13. 根据权利要求12所述的方法，其中，
    所述形成接触插塞，包括：
    在所述第一绝缘层上形成第二绝缘层；
    刻蚀所述第二绝缘层，形成贯穿所述第二绝缘层的第一通孔；
    在所述第一通孔内填充导电材料形成接触插塞。
  14. 根据权利要求13所述的方法，其中，
    所述形成有源层，包括：
    在所述第二绝缘层上形成第三绝缘层；
    刻蚀所述第三绝缘层，形成贯穿所述第三绝缘层的第二沟槽；
    在所述第二沟槽内填充半导体材料形成有源层。
  15. 根据权利要求14所述的方法，其中，
    所述形成字线，包括：
    在所述第三绝缘层上形成介质层；
    在所述介质层上形成字线，所述字线沿第二方向延伸；所述第一方向与所述第二方向相互垂直，且都平行于所述衬底的表面。
  16. 根据权利要求15所述的方法，其中，
    所述形成存储结构，包括：
    在所述介质层和所述字线上形成隔离层；
    在所述隔离层上形成第四绝缘层；
    刻蚀所述第四绝缘层、所述隔离层、所述介质层、所述第三绝缘层和部分所述第二绝缘层，形成第二通孔；
    在所述第二通孔内形成存储结构。
  17. 根据权利要求16所述的方法，其中，
    所述在所述第二通孔内形成存储结构，包括：
    沿所述存储结构的径向向内的方向，在所述第二通孔内依次形成第一金属层、电介质层和第二金属层。
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