TWI694594B - 使用梳狀繞線結構以減少金屬線裝載的記憶元件 - Google Patents

使用梳狀繞線結構以減少金屬線裝載的記憶元件 Download PDF

Info

Publication number
TWI694594B
TWI694594B TW107139136A TW107139136A TWI694594B TW I694594 B TWI694594 B TW I694594B TW 107139136 A TW107139136 A TW 107139136A TW 107139136 A TW107139136 A TW 107139136A TW I694594 B TWI694594 B TW I694594B
Authority
TW
Taiwan
Prior art keywords
structures
group
forming
layer
conductive
Prior art date
Application number
TW107139136A
Other languages
English (en)
Other versions
TW202011576A (zh
Inventor
霍宗亮
肖莉紅
夏志良
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202011576A publication Critical patent/TW202011576A/zh
Application granted granted Critical
Publication of TWI694594B publication Critical patent/TWI694594B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本案揭露了一種三維記憶元件架構及其製作方法的實施例。在示例中，所述記憶元件包括基底以及處於所述基底上的一或多個週邊元件。所述記憶元件還包括一或多個互連層以及設置在所述一或多個互連層之上的半導體層。在所述半導體層上設置具有交替的導體和絕緣體層的堆疊層。多個結構豎直延伸通過所述堆疊層。第一組導電線與所述多個結構中的第一組電耦合，並且第二組導電線與所述多個結構中不同於所述第一組的第二組電耦合。所述第一組導電線和所述第二組導電線與所述多個結構的相對兩端豎直隔開一定距離。

Description

使用梳狀繞線結構以減少金屬線裝載的記憶元件
本揭露書的實施例涉及三維(3D)記憶元件及其製作方法。
快閃(flash)記憶元件已經經歷了快速發展。快閃記憶元件可以在沒有電力的情況下對資料進行相當長時間的儲存(即它們具有非易失性記憶體的形式)，並且具有諸如高整合度、快速存取、易於抹寫和重寫的優點。為了進一步提高快閃記憶元件的位元密度並降低其成本，已經開發出了三維NAND快閃記憶元件。
三維NAND快閃記憶元件包括設置在基底之上的字元線堆疊層，其中多個半導體通道通過字元線並且與字元線相交，進入p型和/或n型佈植基底。底部/下閘電極起著底部/下選擇閘(bottom select gate,BSG)的作用。頂部/上閘電極起著頂部/上選擇閘(top select gate,TSG)的作用。後段製程(back-end-of-line,BEOL)金屬起著位元線(bit line,BL)的作用。頂部/上選擇閘電極和底部/下閘電極之間的字元線/閘電極起著字元線(word line,WL)的作用。字元線與半導體通道的交叉形成了儲存單元。WL和BL通常相互垂直(例如沿著X方向和Y方向)設置，且TSG沿著垂直於WL和BL兩者的方向(例如沿著Z方向)設置。
文中公開了三維記憶元件架構及其製作方法的實施例。所公開的結構和方法提供了用於各種金屬線(如位元線)的交錯製作，以降低同一平面上金屬線的密度。降低金屬線密度能降低線與線之間的串擾並提供更快的編程速度。
在一些實施例中，一種記憶元件包括基底以及所述基底上的一或多個週邊元件。所述週邊元件還包括與所述一或多個週邊元件電耦合的一或多個互連層、以及設置在所述一或多個互連層之上的半導體層。在所述半導體層上方設置具有交替的導體和絕緣體層的堆疊層。多個結構豎直延伸通過所述堆疊層。所述記憶元件還包括與所述多個結構中的第一組電耦合的第一組導電線以及與所述多個結構中的不同於所述第一組的第二組電耦合的第二組導電線。所述第一組導電線與所述多個結構的一端豎直隔開一定距離，並且所述第二組導電線與所述多個結構的相對端豎直隔開一定距離。
在一些實施例中，所述記憶元件進一步包括一或多個第二互連層，所述一或多個第二互連層電耦合至所述第二組導電線。
在一些實施例中，所述一或多個第二互連層包括被設置來提供與外部元件電連接的導電接墊。
在一些實施例中，所述多個結構包括一或多個NAND記憶體串。
在一些實施例中，所述一或多個NAND記憶體串都包括包圍芯絕緣材料的多個層結構，其中，所述多個層結構包括阻擋層、儲存層、穿隧層和通道層。
在一些實施例中，所述多個結構包括一或多個導電接觸點。
在一些實施例中，所述多個結構中的第一組僅包括NAND記憶體串，並且所述多個結構中的第二組僅包括導電接觸點。
在一些實施例中，所述第二組導電線位於所述半導體層的與所述第一組導電線相對的一側上。
在一些實施例中，所述第一半導體結構進一步包括被設置來提供與外部元件電連接的多個導電接墊。
在一些實施例中，所述記憶元件進一步包括延伸通過所述半導體層厚度的通孔，其中所述通孔電接觸所述第一組導電線以及所述多個結構中的第一組。
在一些實施例中，一種記憶元件包括基底、設置在所述基底的第一表面上的介電材料、設置在所述介電材料上的半導體層、以及設置在所述半導體層上具有交替的導體和絕緣體層的堆疊層。所述記憶元件還包括豎直延伸通過所述堆疊層的多個結構。所述記憶元件還包括與所述多個結構中的第一組電耦合的第一組導電線以及與所述多個結構中不同於所述第一組的第二組電耦合的第二組導電線。所述第一組導電線與所述多個結構的一端豎直隔開一定距離，並且所述第二組導電線與所述多個結構的相對端豎直隔開一定距離。所述記憶體還包括形成於所述基底的第二表面上的一或多個週邊元件，所述第二表面與所述第一表面相對。
在一些實施例中，所述多個結構包括一或多個NAND記憶體串。
在一些實施例中，所述一或多個NAND記憶體串都包括圍繞芯絕緣材料的多個層結構，其中所述多個層結構包括阻擋層、儲存層、穿隧層和通道層。
在一些實施例中，所述多個結構包括一或多個導電接觸點。
在一些實施例中，所述多個結構中的第一組僅包括NAND記憶體串，且所述多個結構中的第二組僅包括導電接觸點。
在一些實施例中，所述第二組導電線位於所述半導體層的與所述第一組導電線相對的一側上。
在一些實施例中，所述第一組導電線設置在所述介電材料中。
在一些實施例中，所述記憶元件進一步包括耦合至所述一或多個週邊元件的一或多個互連層。
在一些實施例中，所述記憶元件進一步包括延伸通過所述基底厚度的通孔，其中所述通孔電接觸所述第一組導電線以及所述一或多個互連層。
在一些實施例中，所述一或多個互連層包括被設計來提供與外部元件電連接的導電接墊。
在一些實施例中，一種形成記憶元件的方法包括在基底上形成一或多個週邊元件以及在所述一或多個週邊元件上形成一或多個互連層。所述一或多個互連層與所述一或多個週邊元件電耦合。所述方法還包括形成與所述一或多個互連層電耦合的第一組導電線以及在所述第一組導電線上形成半導體層。所述方法包括形成穿過所述半導體層厚度的通孔，其中所述通孔電耦合至所述第一組導電線。所述方法還包括在所述半導體層上形成具有交替的導體和絕緣體層的堆疊層。所述方法包括形成都豎直延伸通過所述堆疊層的多個結構。所述多個結構中的第一組使用通孔電耦合至所述第一組導電線。所述方法還包括在一端之上形成與所述多個結構豎直隔開一定距離的第二組導電線。所述第二組導電線電耦合至所述多個結構中的不同於所述第一組的第二組。
在一些實施例中，一種形成記憶元件的方法包括在基底的第一表面之上形成第一組導電線，所述第一組導電線被所述基底的第一表面上的介電層包圍。所述方法還包括在所述第一組導電線之上形成半導體層，以及形成穿過所述半導體層厚度的通孔。所述通孔電耦合至所述第一組導電線。所述方法還包括在所述半導體層上形成具有交替的導體和絕緣體層的堆疊層。所述方法包括形成都豎直延伸通過所述堆疊層的多個結構。所述多個結構中的第一組使用通孔電耦合至所述第一組導電線。所述方法還包括在一端之上形成與所述多個 結構豎直隔開一定距離的第二組導電線。所述第二組導電線電耦合至所述多個結構中的不同於所述第一組的第二組。所述方法還包括在所述基底的與所述第一表面相對的第二表面上形成一或多個週邊元件。
本揭露書提供的三維記憶元件包括位元線和其它金屬繞線，這些線被提供到基底上方(或下方)的不同高度，以使它們不會被密集地包裝在同一平面上。
100:快閃記憶元件
101:基底
103:絕緣層
104:下選擇閘電極
107:控制閘電極
107-1,107-2,107-3:臺階
108-1,108-2:閘縫隙
109:上選擇閘電極
111:位元線
113:記憶體膜
114:NAND串
115:芯填充膜
117:金屬接觸點
119:金屬互連結構
120:摻雜源極線區域
200:記憶元件
202:基底
204:週邊元件
206:週邊互連層
208:介電材料
210:半導體層
212:堆疊層
214:結構
216:NAND記憶體串
218:導電接觸點
226:通孔
228:第一組導電線
230:第二組導電線
232:互連層
234:介電材料
236:導電接墊
238:通孔
300:記憶元件
302:基底
303:第一組導電線
304:第二組導電線
306:介電材料
308:通孔
310:導電接墊
402:接觸點
404:導體層
406:頂面
408:堆疊層
410:犧牲層
412:介電層
414:記憶體層
416:芯絕緣體
418:頂部導電材料
420:磊晶生長材料
422:絕緣材料
424:導電芯
425:頂面
426:導體層
600:方法
602,604,606,608,610,612,614,616:操作
700:方法
702,704,706,708,710,712,714:操作
通過結合附圖閱讀下述詳細描述，本發明的各方面將得到最佳的理解。應當指出，根據本業界的慣例，各種特徵並非是按比例繪製的。實際上，為了例示和討論的清楚起見，可以任意增大或者縮小各種特徵的尺寸。
第1圖是一種三維記憶元件的圖示。
第2圖示出了根據一些實施例的三維記憶元件的截面圖。
第3圖示出了根據一些實施例的另一三維記憶元件的截面圖。
第4A-4H圖示出了根據一些實施例的處於示例性製作過程的不同階段的三維儲存結構的側視圖。
第5A-5E圖示出了根據一些實施例的處於示例性製作過程的不同階段的另一三維儲存結構的側視圖。
第6圖是根據一些實施例用於形成三維儲存結構的製作過程的圖示。
第7圖是根據一些實施例的用於形成三維儲存結構的另一製作過程的圖示。
儘管對具體配置和設置進行了討論，但應當理解，這只是出於示例 性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和設置而不脫離本揭露書的精神和範圍。對相關領域的技術人員顯而易見的是，本揭露書還可以用於多種其它應用中。
要指出的是，在說明書中提到「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等詞指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種用詞未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語「一或多個」可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」或「所述」的用詞同樣可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本揭露書中的「在…上」、「在…上方」和「在…之上」的含義應當以最廣義的方式來解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有中介特徵或層結構的含義，並且「在…上方」或「在…之上」不僅表示「在」某物「上方」或「之上」，而且還可以包括其「在」某物「上方」或「之上」且其間沒有中介特徵或層結構(即直接在某物上)的含義。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一或多個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的位向以外在設備使用或操作時的不同位向。設備可以以另外的 方式來定向(旋轉90度或在其它位向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語「基底」是指向其上增加後續材料層的材料。基底自身可以被圖案化。加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括廣泛範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層結構可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層結構可以位於在連續結構的頂面和底面之間或在頂面和底面處的任何一對水平面之間。層結構可以水準、豎直和/或沿著傾斜表面延伸。基底可以是層結構，在其中可以包括一或多個層，和/或可以在其上、其上方和/或其下方具有一或多個層。層結構可以包括多個層。例如，互連層可以包括一或多個導體和接觸層(其中形成接觸點、互連線和/或通孔)和一或多個介電層。
如本文使用的，術語「標稱/標稱地」是指在產品或過程的設計階段期間設定來用於部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值範圍。該值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語「大約」可以指的是基於與主題半導體元件相關聯的特定技術節點而變化的給定量值。基於特定技術節點，術語「大約」可以指示給定的量值，例如在值的10%-30%(例如，值的±10%、±20%或±30%)之間內變化。
如本文使用的，術語「3D記憶元件」是指一種半導體元件，其在橫向方位的基底上具有豎直方位的儲存單元電晶體串(在本文中被稱為「記憶體 串」，例如NAND串)，以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語「豎直/豎直地」是指標稱地垂直於基底的橫向表面。
在本揭露書中，為了便於描述，「臺階」用於指稱大體上沿著豎直方向處於相同高度的元件。例如，字元線和下層閘極介電層可以被稱為「臺階」，字元線和下層絕緣層一起可以被稱為「臺階」，大體上相同高度的字元線可以被稱為「字元線臺階」，依此類推。
可以將文中所描述記憶元件中的任何記憶元件用於諸如可攜式電子設備、電腦或者可穿戴電子設備的電子系統中。
第1圖示出了三維NAND快閃記憶元件100的部分。快閃記憶元件100包括基底101、基底101之上的絕緣層103、絕緣層103之上的下選擇閘電極104的臺階、以及由堆疊在底部選擇閘電極104頂部上的控制閘電極107所構成的多個臺階，以形成交替設置的導體/介電堆疊層。快閃記憶元件還包括處於控制閘電極107的堆疊層之上的上選擇閘電極109的臺階、處於基底101中位於相鄰下選擇閘電極104之間部分中的摻雜源極線區域120、以及穿過上選擇閘電極109、控制閘電極107、下選擇閘電極104和絕緣層103的NAND串114。NAND串114包括處於NAND串114內表面之上的記憶體膜113以及被記憶體膜113所圍繞的芯填充膜115。快閃記憶元件100進一步包括通過上選擇閘電極109連接至NAND串114的多條位元線111以及經由多個金屬接觸點117連接至閘電極的多個金屬互連結構119。為了清楚起見，第1圖中並未示出閘電極相鄰臺階之間的絕緣層。閘電極包括上選擇閘電極109、控制閘電極107(例如，又稱為字元線)以及下選擇閘電極104。
出於例示的目的，在第1圖中示出了控制閘電極的三個臺階107-1、107-2和107-3，連同上選擇閘電極109的一個臺階和下選擇閘電極104的一個臺階。閘電極的每個臺階在基底101之上具有大體上相同的高度。每個臺階的閘電 極藉由穿過閘電極堆疊層的閘縫隙108-1和108-2分隔開。同一臺階中的每個閘電極會經由金屬接觸點117導電連接至金屬互連結構119。也就是說，形成於閘電極上的金屬接觸點數量係等於閘電極的數量(即所有的上選擇閘電極109、控制閘電極107和下選擇閘電極104的總數)。此外，形成相同數量的金屬互連結構，以連接至每個金屬接觸點通孔。在一些設置中會形成額外的金屬接觸點，以連接至閘電極以外的其它結構，例如虛設(dummy)結構。
在形成NAND串114時，還可以形成延伸通過控制閘電極的臺階107-1、107-2和107-3向下到達基底101的其它豎直結構。其它豎直結構的示例包括可以用於與閘電極臺階上方和/或下方的部件進行電連接的貫穿陣列接觸點(through array contact,TAC)。為了清楚起見，在第1圖中並未示出這些其它的豎直結構。
出於例示之目的，使用相同的元件編號標記三維NAND元件中類似或相同部分。然而，元件編號僅用於在具體實施方式部分對相關部分進行區分，而不指示功能性、成分或位置方面的任何相似性或差異。第2圖所示的結構200提供了根據一些實施例的三維NAND記憶元件的側視圖。第3圖所示的結構300提供了根據一些實施例的另一三維NAND記憶元件的側視圖。第4A-4C圖示出了根據一些實施例中用於形成第2圖所示三維NAND記憶元件的示例性製作過程。第5A-5E圖示出了根據一些實施例中用於形成第3圖所示三維NAND記憶元件的示例性製作過程。為了便於描述，圖中未示出記憶元件的其它部分。儘管使用三維NAND元件作為示例，但是在各種應用和設計中也可以將所揭露的結構應用到類似或不同的半導體元件中，從而達到如降低金屬連接結構或佈線密度的功效。文中所揭露結構的具體應用不應受到本揭露書的實施例限制。出於例示之目的，以可互換的方式使用字元線和閘電極來描述本揭露內容。
第2圖示出了根據一些實施例的示例性記憶元件200。記憶元件200包 括基底202。基底202能夠提供用於形成後續結構的平臺。這樣的後續結構形成於基底202的正面(如頂面)上。並且可以說這樣的後續結構是沿著豎直方向(例如與基底202的正面正交)形成的。在第2圖中，對於所有後續例示的結構而言，X方向和Y方向沿著平行於基底202正面和背面的平面，而Z方向則處於與基底202正面和背面正交的方向。
在一些實施例中，基底202包括用於形成三維記憶元件的任何適當材料。例如，基底202可以包括矽、矽鍺、碳化矽、覆矽絕緣基板(silicon-on-insulator,SOI)、覆鍺絕緣基板(germanium-on-insulator,GOI)、玻璃、氮化鎵、砷化鎵和/或其它適當III-V化合物。
基底202可以包括一或多個週邊元件204。週邊元件204可以形成於基底202“上”，其中在基底202中(例如在基底202的頂面下方)和/或直接在基底202上形成整個週邊元件204或其部分。任何週邊元件204可以包括形成於基底202上的電晶體。也可以在基底202中形成用以形成電晶體的源極區/汲極區的摻雜區，這是相關領域技術人員所能夠理解的。
在一些實施例中，週邊元件204可以包括用於促進記憶元件200的運作的任何合適的數位、類比和/或混合訊號週邊電路。例如，週邊元件204可以包括頁緩衝器、解碼器(如行解碼器或列解碼器)、感測放大器、驅動器、電荷泵、參考電流或電壓、或者所述電路的任何主動或被動部件(如電晶體、二極體、電阻器或電容器)中的一或多者。在一些實施例中，使用互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)技術(又稱為「CMOS晶片」)將週邊元件204形成到基底202上。
一個或多個週邊互連層206可以被含括在週邊元件204上方，以傳輸那些通往和來自週邊元件204的訊號。週邊互連層206可以包括一或多個接觸點以及一或多個互連導體層，每一導體層包括一或多個互連線和/或通孔。如本文所 用，術語「接觸」結構可以寬泛地包括任何適當類型的互連結構，例如中段製程(middle-end-of-line,MEOL)互連結構和後段製程(back-end-of-line,BEOL)互連結構，包括豎直互連接入(例如，通孔)和橫向線(例如，互連線)。包括豎直互連接入結構(如通孔)和橫向線(如互連線)。週邊互連層206可以進一步包括通常由介電材料208表示的一或多個層間介電(interlayer dielectric,ILD)層。週邊互連層206中的接觸點和導體層可以包括導體材料，其包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。介電材料208可以包括氧化矽、氮化矽、氮氧化矽、摻雜氧化矽、或其任何組合。
根據一些實施例，半導體層210設置在介電材料208和週邊互連層206之上。半導體層210可以是磊晶生長矽或者任何其它磊晶生長半導體材料。半導體層210也可以是使用諸如化學氣相沉積(chemical vapor deposition,CVD)或者物理氣相沉積(physical vapor deposition,PVD)技術等習知氣相沉積技術沉積的。
半導體層210上設置有包含交替設置的導體和絕緣體層的堆疊層212。在堆疊層212中可以使用任何數量的交替導體/絕緣體層。導體層可以都具有相同厚度或者可以具有不同厚度。類似地，絕緣體層可以都具有相同厚度或者可以具有不同厚度。導體層可以包括導體材料，所述導體材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。絕緣體層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，絕緣體層表示空的空間(如真空)。
多個結構214豎直延伸通過堆疊層212並在半導體層210之上。多個結構214可以包括任何數量的NAND記憶體串216和/或導電接觸點218。每個NAND記憶體串216都提供了由施加至對應字元線(例如堆疊層212的導體層)的電壓來控制多個記憶體位置。每個NAND記憶體串216的導電頂部部分和底部部分的其中一者或兩者可以耦合至控制電流流經每個NAND記憶體串216的通道層的位元 線。
導電接觸點218可以是貫穿陣列接觸點(TAC)。導電接觸點218可以延伸通過堆疊層212，並且輸送訊號至設置在堆疊層212上方和下方這兩者的導電層或接墊。
根據一些實施例，記憶元件200包括兩個不同層級的接觸線，以用於與多個結構214中的每一者進行接觸。例如，第一組導電線228可以位於多個結構214的一側(沿著z方向)，並且第二組導電線230可以位於多個結構214的相對側(沿著z方向)。第一組和第二組導電線228和230的每一者可以包括耦合至NAND記憶體串216中的一或多者的位元線、使用導電通孔226耦合至堆疊層212的導電層的字元線、以及耦合至導電接觸點218的其它接觸線。藉由在分開的位置之間對這樣的導電線進行拆分，能夠降低單一位置上的線結構密度，從而達到降低記憶元件200的串擾以及提供更快運作速度的功效。
可以按照任何方式使各導電線在第一組導電線228和第二組導電線230之間交錯。對導電線進行交錯能夠建立導電線的梳狀設置。在一個示例中，每個導電接觸點218都會連接至第二組導電線230中對應的導電線，且每個NAND記憶體串216中都會連接至第一組導電線228中對應的位元線。每個NAND記憶體串216都可以使用穿過半導體層210厚度的通孔238連接至第一組導電線228中對應的位元線。在另一個示例中，對於多個結構214中的每一者而言，導電線沿著x方向交替地位於第一組導電線228中或者第二組導電線230中。在又一示例中，使連接至NAND記憶體串216的位元線發生交錯，以使得對於NAND記憶體串216中的每一者而言，位元線沿著x方向交替地位於第一組導電線228和第二組導電線230中。實施例也可能採行任何其它的設置，只要耦合至多個結構214中的每一者的導電線並非全部沿著同一平面設置即可。
在一些實施例中，多個結構214中的任何第一組結構可以耦合至第一 組導電線228中的導電線，並且多個結構214中的任何第二組結構可以耦合至第二組導電線230中的導電線。在一些實施例中，第一組結構可以包括所有的NAND記憶體串216，並且第二組結構可以包括所有的導電接觸點218。第一組結構可以不同於第二組結構。此外，在一些實施例中，第一組結構包括完全不同於第二組結構的結構。在一些實施例中，在z軸向上，第二組導電線230設置在半導體層210的與第一組導電線228相對的一側上。
記憶元件200包括一或多個互連層232，其具有與週邊互連層206基本相同的屬性。互連層232可以進一步包含通常由介電材料234形成的一或多個層間介電(ILD)層。介電材料234可以與介電材料208類似。互連層232可以包括處於半導體元件200的頂面的導電接墊236。導電接墊236可以用來提供與外部元件的電連接，並且其使用是相關領域技術人員所熟知的。
第3圖示出了根據一些實施例的記憶元件300的另一示例。記憶元件300與記憶元件200類似，並且包括很多與之相同的部件，在對記憶元件300的描述中將不再重複此類部件的細節。然而，在記憶元件200和記憶元件300之間，某些部件的位置和取向是不同的。記憶元件200的各種部件均設置在基底202的一個表面之上，而記憶元件300的各種部件可以設置在基底302的任一表面上。基底302可以具有與基底202類似的屬性。在一些實施例中，基底302比基底202薄。
在基底302的第一表面之上，記憶元件300包括介電材料306，隨後繼之以半導體層210。半導體層210上方的記憶體陣列的形成與在記憶元件200中描述的類似。
記憶元件300同樣地包括兩個層級的接觸線，以用於與多個豎直結構214中的每一者接觸。例如，第一組導電線303可以位於多個結構214的一側上(沿著z方向)，並且第二組導電線304可以位於多個結構214的相對側上(沿著z方向)。第一組導電線303可以位於介電材料306內。第一組導電線303和第二組導電 線304可以連接至多個結構214中的各個結構，如前文中針對記憶元件200所述者。
記憶元件300包括形成在基底302的與所述第一表面相對的第二表面上的一或多個週邊元件204。一或多個週邊元件可以與被介電材料208所圍繞的週邊互連層206電耦合，如上文針對記憶元件200所述者。此外，一或多個週邊元件204可以經由穿過基底302厚度的通孔308來與一或多個第一組導電線303電耦合。
週邊互連層206可以包括處於半導體元件300頂面的導電接墊310。導電接墊310可以用來提供與外部元件的電連接，其使用是相關領域技術人員所熟知的。
第4A-4H圖示出了用於形成記憶元件200的示例性製作過程。第4A圖示出了基底202上週邊元件204的形成。週邊元件204可以包括形成於基底202上的多個電晶體。所述電晶體可以是經由多道處理步驟形成的，所述步驟包括但不限於光刻、乾/濕蝕刻、薄膜沉積、熱生長、佈植、化學機械研磨(chemical,mechanism polishing,CMP)、或其任何組合。在一些實施例中，在基底202中形成摻雜區，摻雜區作為(例如)電晶體的源極區和/或汲極區。在一些實施例中，基底202中還會形成隔離區，例如淺溝槽隔離結構(shallow trench isolation,STI)。因為它們是相關領域技術人員熟知的結構，這些具體特徵在圖中並未明確加以示出。可以在基底202上提供電晶體或者被動元件(如電容器、電阻器等)的任何設置。
第4B圖示出了週邊元件204上方的第一互連層的形成。第一互連層包括一或多個接觸點402以及圖案化的導體層404。可以提供接觸點402以接觸週邊元件204的圖案化特徵或者基底202部分。導體層404表示延伸進出頁面的導電走線。接觸點402和圖案化的導體層404可以包括經由一或多種薄膜沉積製程沉積的導體材料，所述製程包括但不限於CVD、PVD、原子層沉積(atomic layer deposition,ALD)、電鍍、無電鍍或其任何組合。用以形成接觸點和導體層的製作過程還可以包括光刻、CMP、濕/乾蝕刻或其任何組合。
文中以介電材料218來表示一或多個沉積的介電層。介電材料218可以表示任何數量所沉積的介電層，其包括通過一或多種薄膜沉積製程沉積的材料，所述製程包括但不限於CVD、PVD、ALD或者其任何組合。
第4C圖示出了用以形成週邊互連層206的一或多個額外互連層的形成。實施例中可以形成任何數量的互連層，它們每者都具有連接導體層的不同層級的通孔。還可以沉積額外的介電層來提高介電材料208的總厚度。根據一些實施例，可以使用如化學機械研磨(CMP)的研磨技術使介電材料208的頂面406平坦化。
第4D圖示出了週邊互連層206上半導體層210的形成。半導體層210可以是磊晶生長的矽材或者能夠磊晶生長的任何其它半導電材料。半導體層210也可以是使用諸如化學氣相沉積(CVD)或者物理氣相沉積(PVD)技術的習知氣相沉積技術沉積的。根據一些實施例，形成穿過基底210厚度的一或多個通孔238。導電通孔238可以與週邊互連層206的一或多個層電耦合。
第4E圖示出了根據一些實施例中具有形成於半導體層210之上交替設置的犧牲層410和介電層412的堆疊層408之形成。
堆疊層408的形成可以涉及沉積犧牲層410，以使每個犧牲層具有相同厚度或者具有不同厚度。犧牲層410的示例性厚度可以在從10nm到60nm的範圍內。同樣地，介電層412可以都具有相同厚度或者可以具有不同厚度。介電層412的示例性厚度可以在從10nm到60nm的範圍內。
根據一些實施例，犧牲層410的介電材料不同於介電層412的介電材料。例如，犧牲層410的每一者都可以是氮化矽，而介電層412的每一者都可以是二氧化矽。用於犧牲層410的其它示例性材料包括多晶矽、多晶鍺和多晶矽鍺。用於介電層412或犧牲層410中任一者的介電材料可以包括氧化矽、氮化矽、氮氧化矽或其任何組合。應當理解，在堆疊層408中可以包括任何數量的介電層。
堆疊層408包括具有階梯結構的部分，在所述階梯結構中，至少犧牲層410中的每一者都會沿著水準“X”方向終止于不同的長度位置處。該階梯結構讓接觸點能電連接記憶元件的每條字元線，其將在後文中示出。
第4F圖示出了根據一些實施例中穿過堆疊層408的豎直結構214的形成。豎直結構214包括NAND記憶體串216和導電接觸點218兩者。
在一些實施例中，NAND記憶體串216包括在半導體層210上的磊晶生長材料420與頂部導電材料418之間延伸的多個記憶體層414和芯絕緣體材料416。磊晶生長材料420可以包括磊晶生長的矽材，其可以延伸到半導體層210部位中。頂部導電材料418可以包括摻雜多晶矽或者任何其它導電材料。
每個NAND記憶體串216的多個記憶體層414可以包括半導體通道層，如非晶矽、多晶矽或者單晶矽。多個記憶體層414還可以包括穿隧層、儲存層(又稱為「電荷捕獲/儲存層」)和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體通道層在側壁上按照所列舉順序設置在彼此之上(首先沉積阻擋層，並且最後沉積半導體通道層)。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數(高k)材料或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽、或其任何組合。在一些實施例中，多個記憶體層414包括氧化矽/氮化矽/氧化矽(ONO)介電(例如，穿隧層包括氧化矽，儲存層包括氮化矽，而阻擋層包括氧化矽)。芯絕緣體416可以是任何介電材料，如氧化物。在一些實施例中，多個記憶體層414包圍芯絕緣體416。NAND記憶體串216的直徑可以在大約100nm和200nm之間。
在一些實施例中，NAND記憶體串216的形成包括蝕刻出穿過堆疊層408並進入半導體層210部位中的多個開口。之後，在該多個開口的底部形成磊晶生長材料420，隨後沉積多個記憶體層414並沉積芯絕緣體416，使得多個記憶體層414圍繞住芯絕緣體416。可以在多個記憶體層414和芯絕緣體416之上形成頂部 導電材料418，且頂部導電材料418可以是在對記憶體層414和芯絕緣體416頂部進行蝕刻動作之後才形成的。多個記憶體層414的每個層結構都可以是使用任何合適的沉積技術形成的。例如，所述技術為濺射、蒸鍍或者化學氣相沉積(CVD)。示例性CVD技術包括電漿輔助式CVD(PECVD)、低壓CVD(LPCVD)和原子層沉積(ALD)。同樣地，芯絕緣體416可以是使用上文所描述技術中的任何技術來形成的。
在一些實施例中，NAND記憶體串216使用延伸通過半導體層210厚度的通孔238電耦合至第一組導電線228中對應的位元線。並非豎直結構214中的每個結構都會包括與第一組導電線228中導電線的連接。根據一些實施例，僅NAND記憶體串216連接至第一組導電線228中對應的導電線。
導電接觸點228可以是TAC，每個TAC包括被絕緣材料422包圍的導電芯424。導電芯424可以包括導體材料，所述導體材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。絕緣材料422可以包括氧化矽、氮化矽、氮氧化矽、摻雜氧化矽、或其任何組合。導電芯424和絕緣材料422可以都使用任何合適的沉積技術而形成，例如，所述技術為濺射、蒸鍍或者化學氣相沉積(CVD)。示例性CVD技術包括電漿輔助式CVD(PECVD)、低壓CVD(LPCVD)和原子層沉積(ALD)。
根據一些實施例，可以在形成多個豎直結構214之後進行化學機械研磨(CMP)來使半導體結構的頂面425平坦化。
第4G圖示出了記憶元件200上額外製作出的結構和層。根據一些實施例，堆疊層408的犧牲層410會被去除並被替換為導體層426，以形成具有交替設置的導體層426和介電層412的堆疊層212。導體層426可以充當每個NAND記憶體串216中的字元線。可以通過合適的蝕刻製程(如等向性乾蝕刻或濕蝕刻)來去除犧牲層410。此蝕刻製程可以具有對犧牲層410材料相對於所述結構其它部分的 材料足夠高的蝕刻選擇性，以使得蝕刻製程對所述結構的其它部分具有最小的影響。在一些實施例中，犧牲層410包括氮化矽，並且等向性乾蝕刻的蝕刻劑包括CF4、CHF3、C4F8、C4F6和CH2F2中的一或多者。等向性乾蝕刻的射頻(RF)功率可以低於大約100W，並且偏壓可以低於大約10V。在一些實施例中，犧牲層410包括氮化矽，並且濕蝕刻的蝕刻劑包括磷酸。在一些實施例中，介電層412可以被去除，以使得在導體層426之間存有空的空間(真空)。導體層426之間的真空空間起著絕緣層的作用，並且可以有助於減少寄生電容。
導體層426可以包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以使用諸如CVD、濺射、MOCVD和/或ALD的適當沉積方法將每個導體層426沉積到由於去除犧牲層410而空出來的區域中。
使用延伸通過介電材料234的通孔226來進行與每個導體層426接觸。第二組導電線230被形成為會與一或多條字元線以及與一或多個導電接觸點218發生電接觸。並非豎直結構214中的每一結構都會連接第二組導電線230中的導電線。根據一些實施例，僅導電接觸點218會連接至第二組導電線230中對應的導電線。
第4H圖示出了根據一些實施例中用於第二組導電線230中一或多條導電線進行電連接的一或多個互連層232的形成。可以形成任何數量的互連層，它們每一者都具有連接導體層的不同層級的通孔。實施例中還可以沉積額外的介電層，以提高介電材料234的總厚度。
根據一些實施例，導電接墊236形成於記憶元件200的頂面處。導電接墊236可以用來提供與外部元件的電連接，其使用是相關領域技術人員所熟知的。
第5A-5E圖示出了用於形成記憶元件300的示例性製作過程。第5A圖示出了基底302第一表面上的介電材料306之形成。第一組導電線303形成於介電 材料306內。
接下來在介電材料306上形成半導體層210。穿過半導體層210的厚度形成一或多個通孔238，且該一或多個通孔238能夠與第一組導電線303中的一或多條導電線進行電連接。
第5B圖示出了穿過堆疊層212的多個豎直結構214的形成。此外，根據一些實施例，在多個豎直結構214上形成第二組導電線304，並使用導電通孔在導電接觸點218和第二組導電線304中對應的導電線之間進行連接。形成與第二組導電線304中一或多條導電線有電連接關係的一或多個互連層232。這些部件的形成細節與前文中針對第4E-4H圖所描述者相同。
根據一些實施例，每個NAND記憶體串216都會使用通孔238電連接至第一組導電線303中對應的位元線。根據一些實施例，只有NAND記憶體串216電連接至第一組導電線303中的位元線，且只有導電接觸點218電連接至第二組導電線304中的導電線。
第5C圖示出了根據一些實施例中對基底302進行薄化動作以及接下來在基底302的與第一表面相對的第二表面上形成週邊元件204。週邊元件204的形成與前文中針對第4A圖所描述者相同。
第5D圖示出了週邊元件204上介電材料208的形成以及介電材料208內第一互連層級的形成。第一互連層級使用延伸通過薄化後的基底302厚度的通孔308以提供其與週邊元件204以及與第一組導電線303中一或多條位元線的電接觸。
第5E圖示出了與週邊元件204以及第一組導電線303中一或多條位元線進行電連接的其餘週邊互連層206的其餘部分的形成。週邊互連層206的形成與前文有關第4C圖所描述者相同。根據一些實施例，導電接墊310形成於記憶元件300的頂面處。導電接墊310可以用來提供與外部元件的電連接，其使用是相關領 域技術人員所熟知的。
第6圖是根據第一實施例用於形成NAND記憶元件的示例性方法600的流程圖。第4A-4H圖大致示出了方法600的操作。應當理解，方法600中所示的操作並不具有排他性，並且也可以在所示操作中的任何操作之前、之後或之間進行其它操作。在本揭露書的各種實施例中，方法600的操作可以是按照不同順序執行的，和/或可以發生變化。
在操作602中，在基底上形成週邊元件。所述週邊元件可以包括形成於基底上的多個電晶體。週邊元件可以包括電晶體或被動元件(如電容器、電阻器等)的任何設置。電晶體可以是通過多個處理步驟形成的，包括但不限於光刻、乾/濕法蝕刻、薄膜沉積、熱生長、佈植、化學機械研磨(CMP)或其任何組合。在一些實施例中，在基底中形成摻雜區，摻雜區作為(例如)電晶體的源極區和/或汲極區。一些實施例中還可在基底中形成隔離區，如淺溝槽隔離結構(STI)。
在操作604中，在週邊元件之上形成一或多個互連層。可以形成任何數量的互連層，每個互連層具有連接導體層的不同層級的通孔。可以沉積介電材料以包圍一或多個互連層。
在操作606中，形成第一組導電線，並使之電耦合至一或多個互連層。第一組導電線也可以被視為一或多個互連層中的一個層結構。
在操作608中，在一或多個互連層之上形成半導體層。還可以在第一組導電線之上形成半導體層。半導體層可以是使用諸如化學氣相沉積(CVD)或者物理氣相沉積(PVD)技術等習知氣相沉積技術所沉積的。在一些實施例中，半導體層是磊晶生長的矽材。
在操作610中，穿過半導體層厚度形成一或多個通孔。根據一些實施例，一或多個通孔與第一組導電線進行電接觸。
在操作612中，在第一半導體層上形成具有交替設置的導體和絕緣體層的堆疊層。堆疊層的形成可以涉及到先沉積交替類型的介電材料(如犧牲層和介電層交替設置)。交替介電堆疊層中的層結構可以包含但不限於氧化矽、氮化矽、氮氧化矽或其任何材料組合。交替介電堆疊層中的層結構可以包括經由一或多到薄膜沉積製程所沉積的介電材料，所述製程包括但不限於CVD、PVD、ALD或其任何組合。隨後可以將犧牲層去除並用導體層替換，以形成交替的導體和絕緣體層。絕緣體層可以是介電層，或者可以是處於導體層之間的真空區域。
在操作614中，穿過所述堆疊層形成多個豎直結構。豎直結構可以包括一或多個NAND記憶體串，所述NAND記憶體串具有圍繞芯絕緣體的多個記憶體層。多個記憶體層的形成可以包括沉積諸如非晶矽、多晶矽或單晶矽的半導體通道層、穿隧層、儲存層(又稱為「電荷捕獲/儲存層」)和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體通道層可以按照所列舉順序沉積在一或多個第一開口的側壁上。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數(高k)材料或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽、或其任何組合。在一些實施例中，多個記憶體層包括氧化矽/氮化矽/氧化矽(ONO)介電(例如，穿隧層包括氧化矽，儲存層包括氮化矽，阻擋層包括氧化矽)。可以在操作610中所形成的通孔上方形成一或多個NAND記憶體串，使得僅僅一或多個NAND記憶體串使用所述通孔電連接至所述第一組導電線中對應的位元線。
其它豎直結構可以包括諸如TAC的導電接觸點，所述導電接觸點包括豎直延伸通過所述堆疊層的芯導電材料。
根據一些實施例，豎直結構中的任何第一組可以使用所述通孔耦合至所述第一組導電線中對應的導電線。
在操作616中，形成耦合至豎直結構中第二組的第二組導電線。第二組豎直結構不同於第一組豎直結構，儘管所述豎直結構中的一些特徵可能既處於第一組中又處於第二組中。根據一些實施例，第二組豎直結構可以包括任何數量的NAND串和豎直導電接觸點。在一個示例中，第二組豎直結構僅包括豎直導電接觸點。
根據一些實施例，第二組導電線形成於處於所述多個豎直結構上方或下方的與第一組導電線不同的平面上。與第一組導電線相比，第二組導電線可以形成於相對端之上，與所述多個豎直結構豎直隔開一定距離。經由在兩個不同平面上對各條導電線的位置進行交錯，能夠降低給定平面上導電線的密度。
第7圖是根據第一實施例中用於形成NAND記憶元件的示例性方法700的流程圖。第5A-5E圖大致示出了方法700的操作。應當理解，方法700中所示的操作並不具有排他性，並且也可以在所示操作中的任何操作之前、之後或之間進行其它操作。在本揭露書的各種實施例中，方法700的操作可以是按照不同循序執行的，以及/或可以發生變化。
在操作702中，在基底的第一表面上形成第一組導電線。第一組導電線可以形成在沉積於基底第一表面上的介電材料內。
在操作704中，在介電材料中的第一組導電線上形成半導體層。所述半導體層可以是使用諸如化學氣相沉積(CVD)或者物理氣相沉積(PVD)等習知的氣相沉積技術所沉積的。在一些實施例中，所述半導體層是磊晶生長的矽材。
在操作706中，穿過所述半導體層厚度形成一或多個通孔。根據一些實施例，所述一或多個通孔與所述第一組導電線進行電接觸。
在操作708中，在半導體層上形成具有交替的導體和絕緣體層的堆疊層。所述堆疊層的形成可以涉及先沉積交替類型的介電材料(如犧牲層和介電 層交替設置)。交替介電堆疊層中的層結構可以包括但不限於氧化矽、氮化矽、氮氧化矽或其任何的材料組合。交替介電堆疊層中的層結構可以包括通過一或多種薄膜沉積製程沉積的介電材料，所述製程包括但不限於CVD、PVD、ALD或其任何組合。隨後可以將犧牲層去除並用導體層替換，以形成交替的導體和絕緣體層。絕緣體層可以是介電層，或者可以是處於導體層之間的真空區域。
在操作710中，穿過所述堆疊層形成多個豎直結構。豎直結構可以包括一或多個NAND記憶體串，所述NAND記憶體串具有圍繞芯絕緣體的多個記憶體層。所述多個記憶體層的形成可以包括沉積諸如非晶矽、多晶矽或單晶矽的半導體通道層、穿隧層、儲存層(又稱為「電荷捕獲/儲存層」)和阻擋層。根據一些實施例，阻擋層、儲存層、穿隧層和半導體通道層可以按照所列舉順序沉積在一或多個第一開口的側壁上。穿隧層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數(高k)材料或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽、或其任何組合。在一些實施例中，多個記憶體層包括氧化矽/氮化矽/氧化矽(ONO)介電(例如，穿隧層包括氧化矽，儲存層包括氮化矽，阻擋層包括氧化矽)。可以在操作706中形成的通孔上方形成一或多個NAND記憶體串，使得僅僅一或多個NAND記憶體串使用所述通孔電連接至所述第一組導電線中對應的位元線。
其它豎直結構可以包括諸如TAC的導電接觸點，所述導電接觸點包括豎直延伸通過所述堆疊層的芯導電材料。
根據一些實施例，豎直結構中的任何第一組可以使用所述通孔耦合至所述第一組導電線中對應的導電線。
在操作712中，在豎直結構的與所述第一組導電線相對的一端上形成第二組導電線。第二組導電線耦合至豎直結構中的第二組。第二組豎直結構不同於第一組豎直結構，儘管所述豎直結構中的一些特徵可能既處於第一組中又 處於第二組中。根據一些實施例，第二組豎直結構可以包括任何數量的NAND串和豎直導電接觸點。在一個示例中，第二組豎直結構僅包括豎直導電接觸點。
根據一些實施例，第二組導電線形成於處於所述多個豎直結構上方或下方的與第一組導電線不同的平面上。與第一組導電線相比，第二組導電線可以形成於相對端之上，與所述多個豎直結構豎直隔開一定距離。藉由在兩個不同平面上對各條導電線的位置進行交錯，其能夠降低給定平面上的導電線的密度。
在操作714中，在所述基底的與所述第一表面相對的第二表面上形成週邊元件。在一些實施例中，在形成週邊元件之前對所述基底進行薄化動作。週邊元件是按照與前文在操作602中所描述的相同方式形成的，並且週邊元件還可以包括連接至週邊元件的一或多個互連層。該一或多個互連層還可以使用穿過基底厚度的導電通孔來與第一組導電線中的位元線中的一或多條位元線進行電連接。
本揭露書描述了三維記憶元件及其製作方法的各種實施例。在一些實施例中，記憶元件包括基底以及處於所述基底上的一或多個週邊元件。所述週邊元件還包括與所述一或多個週邊元件電耦合的一或多個互連層以及設置在所述一或多個互連層之上的半導體層。在所述半導體層上方設置具有交替的導體和絕緣體層的堆疊層。多個結構豎直延伸穿過所述堆疊層。所述記憶元件還包括與所述多個結構中的第一組電耦合的第一組導電線以及與所述多個結構中不同於所述第一組的第二組電耦合的第二組導電線。所述第一組導電線與所述多個結構的一端豎直隔開一定距離，且所述第二組導電線與所述多個結構的相對端豎直隔開一定距離。
在一些實施例中，一種記憶元件包括基底、設置在所述基底的第一表面上的介電材料、設置在所述介電材料上的半導體層、以及設置在所述半導 體層上具有交替的導體和絕緣體層的堆疊層。所述記憶元件還包括豎直延伸穿過所述堆疊層的多個結構。所述記憶元件還包括與所述多個結構中的第一組電耦合的第一組導電線以及與所述多個結構中不同於所述第一組的第二組電耦合的第二組導電線。所述第一組導電線與所述多個結構的一端豎直隔開一定距離，並且所述第二組導電線與所述多個結構的相對端豎直隔開一定距離。所述記憶體還包括形成於所述基底的第二表面上的一或多個週邊元件，所述第二表面與所述第一表面相對。
在一些實施例中，一種形成記憶元件的方法包括在基底上形成一或多個週邊元件以及在所述一或多個週邊元件之上形成一或多個互連層。所述一或多個互連層與所述一或多個週邊元件電耦合。所述方法還包括形成與所述一或多個互連層電耦合的第一組導電線以及在所述第一組導電線之上形成半導體層。所述方法包括形成穿過所述半導體層厚度的通孔，其中所述通孔電耦合至所述第一組導電線。所述方法還包括在所述半導體層上形成具有交替的導體和絕緣體層的堆疊層。所述方法包括形成都豎直延伸通過所述堆疊層的多個結構。所述多個結構中的第一組使用通孔電耦合至所述第一組導電線。所述方法還包括在其一端上形成與所述多個結構豎直隔開一定距離的第二組導電線。所述第二組導電線電耦合至所述多個結構中的不同於所述第一組的第二組。
在一些實施例中，一種形成記憶元件的方法包括在基底的第一表面上形成第一組導電線，所述第一組導電線被所述基底第一表面上的介電層所圍繞。所述方法還包括在所述第一組導電線上形成半導體層，以及形成穿過所述半導體層厚度的通孔。所述通孔電耦合至所述第一組導電線。所述方法還包括在所述半導體層上形成具有交替的導體和絕緣體層的堆疊層。所述方法包括形成都豎直延伸通過所述堆疊層的多個結構。所述多個結構中的第一組使用通孔電耦合至所述第一組導電線。所述方法還包括在一端上形成與所述多個結構豎 直隔開一定距離的第二組導電線。所述第二組導電線電耦合至所述多個結構中不同於所述第一組的第二組。所述方法還包括在所述基底的與所述第一表面相對的第二表面上形成一或多個週邊元件。
對特定實施例的上述說明因此將完全揭示本揭露書的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本揭露書的一般概念。因此，基於本文呈現的教示和指導，這種調整和修改旨在處於所揭露書的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教示和指導進行解釋。
前文已然借助於功能方塊描述了本揭露書的實施例，功能方塊例示了指定功能及其關係的實施方式。在本文中出於方便描述之目的，其任意地限定了這些功能方塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本揭露書的一或多個示例性實施例，但其未必是所有示例性實施例。故此，並非旨在通過任何方式限制本揭露書和所附權利要求。
本揭露書的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:記憶元件
202:基底
204:週邊元件
206:週邊互連層
208:介電材料
210:半導體層
212:堆疊層
214:結構
216:NAND記憶體串
218:導電接觸點
226:通孔
228:第一組導電線
230:第二組導電線
232:互連層
234:介電材料
236:導電接墊
238:通孔

Claims (16)

  1. 一種記憶元件，包括：基底；形成於該基底上的一或多個週邊元件；一或多個互連層，設置在該一或多個週邊元件上方並與該一或多個週邊元件電耦合；設置在該一或多個互連層之上的半導體層；設置在該半導體層上方的具有交替的導體和絕緣體層的堆疊層；豎直延伸通過該堆疊層的多個結構，其中該多個結構包括NAND記憶體串，且該多個結構中的第一組包括該NAND記憶體串中的第一組，而該多個結構中的第二組包括該NAND記憶體串中的第二組；與該多個結構中的該第一組以及該一或多個互連層電耦合的第一組導電線，該第一組導電線與該多個結構的一端豎直隔開一定距離；以及與該多個結構中不同於該第一組的該第二組電耦合的第二組導電線，該第二組導電線與該多個結構的相對端豎直隔開一定距離。
  2. 如申請專利範圍第1項所述之記憶元件，其中該多個結構包括導電接觸點。
  3. 如申請專利範圍第2項所述之記憶元件，其中該多個結構中的該第一組僅包括該NAND記憶體串，而該多個結構中的該第二組僅包括該導電接觸點。
  4. 一種記憶元件，包括：基底； 設置在該基底的第一表面上的介電材料；設置在該介電材料上的半導體層；設置在該半導體層上具有交替的導體和絕緣體層的堆疊層；豎直延伸通過該堆疊層的多個結構，其中該多個結構包括一或多個NAND記憶體串，且該多個結構中的第一組包括該NAND記憶體串中的第一組，而該多個結構中的第二組包括該NAND記憶體串中的第二組；與該多個結構中的該第一組電耦合的第一組導電線，該第一組導電線與該多個結構的一端豎直隔開一定距離；以及與該多個結構中不同於該第一組的該第二組電耦合的第二組導電線，該第二組導電線與該多個結構的相對端豎直隔開一定距離；以及形成於該基底的第二表面上的一或多個週邊元件，該第二表面與該第一表面相對。
  5. 如申請專利範圍第4項所述之記憶元件，其中該多個結構包括一或多個導電接觸點。
  6. 如申請專利範圍第5項所述之記憶元件，其中該多個結構中的該第一組僅包括該NAND記憶體串，而該多個結構中的該第二組僅包括該導電接觸點。
  7. 一種用於形成記憶元件的方法，包括：在基底上形成一或多個週邊元件；在該一或多個週邊元件之上形成一或多個互連層，該一或多個互連層與該一或多個週邊元件電耦合；形成與該一或多個互連層電耦合的第一組導電線； 在該第一組導電線之上形成半導體層；形成穿過該半導體層的厚度的通孔，該通孔電耦合至該第一組導電線；在該半導體層上形成具有交替的導體和絕緣體層的堆疊層；形成都豎直延伸通過該堆疊層的多個結構，其中該多個結構中的第一組使用該通孔電耦合至該第一組導電線；以及在一端上形成與該多個結構豎直隔開一定距離的第二組導電線，該第二組導電線電耦合至該多個結構中不同於該第一組的第二組。
  8. 如申請專利範圍第7項所述之用於形成記憶元件的方法，其中形成該多個結構包括形成多個NAND串，其中形成該多個NAND串包括：沉積包括阻擋層、儲存層、穿隧層和通道層的多個記憶體層；以及沉積芯絕緣體材料。
  9. 如申請專利範圍第8項所述之用於形成記憶元件的方法，其中形成該多個結構包括將該多個結構中的該第一組形成為該NAND串中的第一組，並且將該多個結構中的該第二組形成為不同於該NAND串中的第一組的該NAND串中的第二組。
  10. 如申請專利範圍第8項所述之用於形成記憶元件的方法，其中形成該多個結構包括形成多個導電接觸點。
  11. 如申請專利範圍第10項所述之用於形成記憶元件的方法，其中形成該多個結構包括將該多個結構中的該第二組僅形成為該導電接觸點。
  12. 一種用於形成記憶元件的方法，包括：在基底的第一表面之上形成第一組導電線，該第一組導電線被該基底的該第一表面上的介電層包圍；在該第一組導電線之上形成半導體層；形成穿過該半導體層的厚度的通孔，該通孔電耦合至該第一組導電線；在該半導體層上形成具有交替的導體和絕緣體層的堆疊層；形成都豎直延伸通過該堆疊層的多個結構，其中該多個結構中的第一組使用該通孔電耦合至該第一組導電線；在一端之上形成與該多個結構豎直隔開一定距離的第二組導電線，該第二組導電線電耦合至該多個結構中不同於該第一組的第二組；以及在該基底的與該第一表面相對的第二表面上形成一或多個週邊元件。
  13. 如申請專利範圍第12項所述之用於形成記憶元件的方法，其中形成該多個結構包括形成多個NAND串，其中形成該多個NAND串包括：沉積包括阻擋層、儲存層、穿隧層和通道層的多個記憶體層；以及沉積芯絕緣體材料。
  14. 如申請專利範圍第13項所述之用於形成記憶元件的方法，其中形成該多個結構包括將該多個結構中的該第一組形成為該NAND串中的第一組，並且將該多個結構中的該第二組形成為不同於該NAND串中的第一組的該NAND串中的第二組。
  15. 如申請專利範圍第13項所述之用於形成記憶元件的方法，其中形成該多個結構包括形成多個導電接觸點。
  16. 如申請專利範圍第15項所述之用於形成記憶元件的方法，其中形成該多個結構包括將該多個結構中的該第二組僅形成為該導電接觸點。
TW107139136A 2018-09-10 2018-11-05 使用梳狀繞線結構以減少金屬線裝載的記憶元件 TWI694594B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2018/104834 2018-09-10
PCT/CN2018/104834 WO2020051737A1 (en) 2018-09-10 2018-09-10 Memory device using comb-like routing structure for reduced metal line loading

Publications (2)

Publication Number Publication Date
TW202011576A TW202011576A (zh) 2020-03-16
TWI694594B true TWI694594B (zh) 2020-05-21

Family

ID=65462652

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107139136A TWI694594B (zh) 2018-09-10 2018-11-05 使用梳狀繞線結構以減少金屬線裝載的記憶元件

Country Status (4)

Country Link
US (3) US10762965B2 (zh)
CN (1) CN109417077B (zh)
TW (1) TWI694594B (zh)
WO (1) WO2020051737A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI772982B (zh) * 2020-10-09 2022-08-01 大陸商長江存儲科技有限責任公司 記憶體儲存元件及其製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
CN109417077B (zh) 2018-09-10 2019-10-18 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
CN111211133B (zh) * 2018-09-10 2021-03-30 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
WO2021016804A1 (zh) * 2019-07-29 2021-02-04 中国科学院微电子研究所 三维存储器及其制作方法
CN111771282B (zh) * 2020-05-22 2021-08-03 长江存储科技有限责任公司 存储器件及其形成方法
US11342332B2 (en) * 2020-06-23 2022-05-24 Winbond Electronics Corp. Memory structure and manufacturing method therefor
US11289130B2 (en) 2020-08-20 2022-03-29 Macronix International Co., Ltd. Memory device
TWI719927B (zh) * 2020-08-20 2021-02-21 旺宏電子股份有限公司 記憶體裝置
CN111952318A (zh) * 2020-08-20 2020-11-17 长江存储科技有限责任公司 三维存储器及其制造方法
JP2022051289A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
KR20220098963A (ko) * 2021-01-05 2022-07-12 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN113228282B (zh) * 2021-03-29 2023-12-05 长江存储科技有限责任公司 用于增大半导体器件中的多晶硅晶粒尺寸的阶梯式退火工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876401A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 存储器件的形成方法
CN107658317A (zh) * 2017-09-15 2018-02-02 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN107658315A (zh) * 2017-08-21 2018-02-02 长江存储科技有限责任公司 半导体装置及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5283960B2 (ja) * 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009272565A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体記憶装置、及びその製造方法
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
CN103137625B (zh) * 2011-11-23 2016-05-04 中国科学院微电子研究所 三维层叠存储器及其制造方法
CN103295966B (zh) * 2012-02-24 2016-01-27 旺宏电子股份有限公司 形成三维非易失存储单元阵列的方法
KR20160124294A (ko) * 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
US10134737B2 (en) * 2015-12-29 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with reduced-resistance interconnect
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
CN109417077B (zh) 2018-09-10 2019-10-18 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876401A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 存储器件的形成方法
CN107658315A (zh) * 2017-08-21 2018-02-02 长江存储科技有限责任公司 半导体装置及其制备方法
CN107658317A (zh) * 2017-09-15 2018-02-02 长江存储科技有限责任公司 一种半导体装置及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI772982B (zh) * 2020-10-09 2022-08-01 大陸商長江存儲科技有限責任公司 記憶體儲存元件及其製造方法
US11837541B2 (en) 2020-10-09 2023-12-05 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof

Also Published As

Publication number Publication date
US20200082886A1 (en) 2020-03-12
CN109417077B (zh) 2019-10-18
US10762965B2 (en) 2020-09-01
US11024384B2 (en) 2021-06-01
US11443807B2 (en) 2022-09-13
WO2020051737A1 (en) 2020-03-19
CN109417077A (zh) 2019-03-01
TW202011576A (zh) 2020-03-16
US20200335167A1 (en) 2020-10-22
US20210272632A1 (en) 2021-09-02

Similar Documents

Publication Publication Date Title
TWI694594B (zh) 使用梳狀繞線結構以減少金屬線裝載的記憶元件
TWI685953B (zh) 使用梳狀繞線結構減少金屬線裝載的記憶元件
TWI738381B (zh) 具有背面源極接觸的立體記憶體元件
US11600636B2 (en) Stacked connections in 3D memory and methods of making the same
TWI670836B (zh) 用於形成三維記憶體裝置的方法
TWI683424B (zh) 具有沉積的半導體插塞的立體記憶體元件及其形成方法
TW202008568A (zh) 三維記憶體裝置
TW202010109A (zh) 具有貫穿陣列接觸的三維記憶體元件及其形成方法
TW202023038A (zh) 用於立體記憶體件的接觸結構
WO2020142989A1 (en) Structures and methods for reducing stress in three-dimensional memory device
US11114453B2 (en) Bonded memory device and fabrication methods thereof
TW202021094A (zh) 立體記憶體件及其製造方法
JP2023526476A (ja) コンタクト構造体を形成するための方法およびその半導体デバイス