CN103295966B - 形成三维非易失存储单元阵列的方法 - Google Patents

Abstract

本发明公开了一种形成三维非易失存储单元阵列的方法，以及具有该三维非易失存储单元阵列的集成电路。一种具有嵌镶字线的三维非易失存储单元阵列，例如是硅的导线形成于非易失存储结构叠层之上，字线沟道用来分隔相邻的硅线，这些由字线沟道分隔的硅线被氧化，形成绝缘表面于此字线沟道中，字线然后于字线沟道中形成。

Description

形成三维非易失存储单元阵列的方法

技术领域

本发明是关于高密度存储装置，特别是关于存储装置中具有多阶层存储单元以提供三维存储器阵列的安排，尤其是一种形成三维非易失存储单元阵列的方法，以及具有该三维非易失存储单元阵列的集成电路。

背景技术

在一三维存储器阵列的范例中，每一个包括长条半导体叠层与长条氧化物交错排列的多个山脊状，以及这些山脊由例如是多晶硅的电荷储存层或是类似氧化硅氮化硅氧化硅的电荷捕捉材料覆盖。字线与山脊正交且顺形地，以对此三维存储单元阵列的存储单元进行存取。例如是氧化硅的绝缘线与山脊正交且顺形地，将相邻的字线彼此电性隔离。

然而，形成氧化硅线将相邻的字线彼此电性隔离并不是一件很简单的工作。图1及图2显示不同工艺中制造三维阵列的字线及氧化硅线所遭遇的问题。

图1显示一三维存储阵列装置的示意图，其中多晶硅字线是于分隔字线的氧化硅前形成，且多晶硅残留物会形成不欲见的导桥造成相邻字线间的电性连接。

半导体长条叠层11、13、15是由绝缘材料长条10、12、14、16分隔。交错排列的半导体/氧化硅长条叠层是由例如是ONO或ONONO的电荷储存层26覆盖。多晶硅字线55通过用多晶硅覆盖交错排列的半导体/氧化硅长条和电荷储存层的叠层，且将相邻多晶硅字线间多余的多晶硅刻蚀去除以在相邻多晶硅字线间形成沟道。于刻蚀去除多余的多晶硅后，氧化硅线形成以隔离相邻多晶硅字线。

由于电荷储存层覆盖的交错排列的半导体/氧化硅长条叠层的高度相对于介于相邻字线间的理想距离所代表的高深宽比。其结果是，无法将多晶硅残留物56刻蚀去除。虽然在多晶硅刻蚀之后会有氧化硅填充于沟道中，但是多晶硅残留物56造成相邻字线间的电性连接(图中仅显示字线，并未显示相邻字线)。

此电荷储存层填充了此交错排列的半导体/氧化硅长条叠层的一部分，造成区域27中的氧化硅缺陷。区域27中的氧化硅缺陷是由于在准备形成电荷储存层时的清洁交错排列的半导体/氧化硅长条叠层所导致。此孔洞由多晶硅残留物56填充，其会造成相邻字线间的电性连接(图中仅显示字线，并未显示相邻字线)。

图2显示一三维存储阵列装置的示意图，其中氧化硅线是于多晶硅字线前形成，且一氧化硅孔洞允许多晶硅残留物会形成不欲见的导桥造成相邻字线间的电性连接。

半导体长条叠层11、13、15是由氧化硅长条10、12、14、16分隔。交错排列的半导体/氧化硅长条叠层是由例如是氧化硅20-氮化硅21-氧化硅22的电荷储存层覆盖。氧化硅线45通过用氧化硅覆盖交错排列的半导体/氧化硅长条和电荷储存层的叠层，且将相邻氧化硅线间多余的氧化硅刻蚀去除以在相邻氧化硅线间形成沟道。于刻蚀去除多余的氧化硅后，嵌镶多晶硅字线形成于相邻氧化硅线间的沟道中。

氧化硅线45具有一孔洞46。在嵌镶多晶硅字线形成于相邻氧化硅线间的沟道中的步骤，氧化硅孔洞46会填入多晶硅，造成氧化硅线45两侧的相邻多晶硅线间产生电性连接。

一个额外的问题是覆盖交错排列的半导体/氧化硅长条叠层的电荷储存层质量。然而，于刻蚀多余的氧化硅之后，氧化硅刻蚀工艺会伤害多余氧化硅下方的电荷储存层。如此对于电荷储存层伤害会影响存储装置的表现。对具有外侧氧化硅的电荷储存层例如是ONO，非常难以进行仅除去多余氧化硅而不会去除电荷储存层外侧氧化硅的选择性刻蚀。

图3显示一三维存储阵列装置的上视图，其中ONO电荷储存层于氧化硅线之后但是于多晶硅字线之前形成，导致此阵列的一个较大尺寸。此工艺流程显示(i)形成交错的氧化硅/半导体长条叠层18，(ii)形成氧化硅线42与氧化硅/半导体长条叠层正交且顺形，(iii)形成例如是ONO或多晶硅的电荷储存层28。此电荷储存层可以覆盖交错的氧化硅/半导体长条叠层18。此图式并未显示电荷储存层可以覆盖交错的氧化硅/半导体长条叠层18，所以可以看见电荷储存层的侧向尺寸。此工艺流程是不良的，因为单位存储单元尺寸在侧向放大为电荷储存层厚度的两倍。

因此需要提供一种低制造成本的三维集成电路存储器结构，其包括可靠、非常小存储元件，以及改良具有栅极结构的相邻存储单元串行叠层相关的工艺区间。

发明内容

此处所描述的技术包括一种形成一三维非易失存储单元阵列的方法，于该三维阵列中的多个非易失存储结构之上形成字线沟道，是通过形成多个硅线于该多个非易失存储结构之上，使得该多个字线沟道将该多个硅线彼此分隔；该多个字线沟道形成绝缘表面，是通过将分隔该多个字线沟道的该多个硅线氧化。

在某些实施例中，该多个硅线包括非晶硅、多晶硅及单晶硅中的至少一个。

在某些实施例中，形成该多个硅线保留残留硅于该多个字线沟道中的至少一字线沟道中，且该残留硅在氧化该多个硅线时被氧化。

在某些实施例中，形成该多个硅线具有孔洞，且该多个孔洞在氧化该多个硅线时填入氧化的硅。

在某些实施例中，形成该多个硅线包括形成一层硅于该多个非易失存储结构的叠层之上，且自该硅层除去多余的硅以保留该多个硅线及形成该多个字线沟道于相邻的该多个硅线之间。

在某些实施例中，于氧化多个硅线之后，刻蚀该多个字线沟道中覆盖该多个非易失存储结构的叠层的裸露的氧化硅，以及然后形成氧化硅覆盖该多个字线沟道中的该多个非易失存储结构的叠层。

在某些实施例中，形成该多条字线是一嵌镶工艺。

在某些实施例中，于形成该多个字线沟道之前，形成该多个非易失存储结构的叠层，其包括多个由绝缘材料分隔的半导体长条，及电荷储存结构覆盖该多个半导体长条。该电荷储存结构包括一氮化硅层。此外，该电荷储存结构包括一氧化硅-氮化硅-氧化硅-氮化硅-氧化硅结构(例如能隙工程硅-氧化硅-氮化硅-氧化硅-硅结构BE-SONOS)。在一范例中，该电荷储存结构包括一氧化铪层。在另一范例中，电荷储存结构覆盖该多个半导体长条，该电荷储存结构包括介电层具有一介电常数大于氧化硅的介电常数。

此处描述许多不同的实施例。

本发明也公开一种改良技术，将分隔该多个字线沟道的该多个硅线用材料线取代。于该多个字线沟道形成绝缘表面，是通过将分隔该多个字线沟道的该多个材料线氧化。材料线的范例可为例如是钨的金属线，其氧化变成氧化钨(WOx)。成功地将金属线氧化成绝缘氧化物是与工艺相关，且会随着氧的浓度变动。

此处描述许多不同的实施例。

本发明的另一目的为提供一种形成一三维非易失存储单元阵列的方法，包含：于该三维阵列中的多个非易失存储结构的叠层之上的多个字线沟道中形成多条字线，该多个字线沟道位于多个非易失存储结构之上，该多条字线包括介于该多个非易失存储结构的叠层之间的一第一组硅构件。

在某些实施例中，将该多个字线沟道填充多条硅字线，刻蚀该多条硅字线的一部分以形成金属沟道于该多条硅字线中，将该金属沟道填充金属以形成该多条硅字线的金属表面。

在某些实施例中，于形成金属硅化物于该多条字线之上。

在某些实施例中，形成该多条字线是一嵌镶工艺。

在某些实施例中，多条字线包括一第二组硅构件与该第一组硅构件正交。

本发明的再一目的为提供一种具有三维非易失存储单元阵列的集成电路，包含字线、氧化硅线分隔相邻的该多个字线及非易失存储结构叠层于该三维阵列中。

此非易失存储结构叠层由该多条字线及该多条氧化硅线覆盖。该多个非易失存储结构叠层包含一氮化硅层。该多个非易失存储结构叠层包含由该多条字线覆盖的一第一部分及由该多条氧化硅线覆盖的一第二部分。该第一部分中的该氮化硅层具有较该第一部分中的该氮化硅层更小的厚度。

在此处所描述的某些实施例中，该氮化硅层是该非易失存储单元的一电荷储存层。

本发明的目的、特征和实施例，会在下列实施方式的章节中搭配图式被描述。

附图说明

图1显示一三维存储阵列装置的示意图，其中多晶硅字线是于分隔字线的氧化硅前形成，且多晶硅残留物会形成不欲见的导桥造成相邻字线间的电性连接。

图2显示一三维存储阵列装置的示意图，其中氧化硅线是于多晶硅字线前形成，且一氧化硅孔洞允许多晶硅残留物会形成不欲见的导桥造成相邻字线间的电性连接。

图3显示一三维存储阵列装置的上视图，其中ONO电荷储存层于氧化硅线之后但是于多晶硅字线之前形成，导致此阵列的一个较大尺寸。

图4显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的多个平行的半导体长条由氧化物长条分隔及安排成多个山脊状叠层。

图5显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的氧化硅-氮化硅-氧化硅数据储存层于图4中所示的多个山脊状叠层之上。

图6显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的具有顺形底部表面的多晶硅线于图5中所示多个山脊状叠层之上。

图7显示制造一存储装置的部份工艺剖面示意图，且显示自图6中的多晶硅线各自所形成氧化硅线于具有顺形底部表面多个山脊状叠层之上。

图8是图6的替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的具有顺形底部表面的多晶硅线于图5中所示多个山脊状叠层之上，于一多晶硅线中具有一孔洞。

图9则是图6的另一替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的具有顺形底部表面的多晶硅线于图5中所示多个山脊状叠层之上，于邻近一多晶硅线处具有残留多晶硅。

图10是图7的替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示自图9中的多晶硅线各自所形成氧化硅线40于具有顺形底部表面多个山脊状叠层之上，且显示残留多晶硅转变为残留氧化硅。

图11则是图6的另一替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示各自除去图7中所示氧化硅-氮化硅-氧化硅数据储存层中的外侧氧化硅。

图12显示制造一存储装置的部份工艺剖面示意图，且显示各自于图11中所示氮化硅-氧化硅数据储存层的外侧再次形成外侧氧化硅。

图13显示制造一存储装置的部份工艺剖面示意图，且显示自图12中的各自氧化硅线40于具有顺形底部表面多个山脊状叠层间的沟道中所形成的多晶硅字线。

图14显示制造一存储装置的部份工艺剖面示意图，且显示自图13中各自的多晶硅字线形成硅化物多晶硅字线。

图15是图14的替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示自图13中各自的多个山脊状叠层上的氧化硅-氮化硅-氧化硅数据储存层上方的多晶硅移除。

图16是图14的另一替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示自图15中各自的多个山脊状叠层上裸露的氧化硅-氮化硅-氧化硅数据储存层外侧及在图15中裸露的多晶硅形成具有金属表面的字线。

图17是图16的替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示在裸露的多晶硅上形成具有金属表面的字线。

图18显示显示各自氧化硅-氮化硅-氧化硅数据储存层介于字线下方区域及氧化硅线下方的氮化硅层的比较图。

图19～图21显示不同M形栅极的示意图。

图22为一具有交错的通道与氧化硅叠层的三维存储器一部分的剖面示意图，显示潜在有″阴影效应″的区域。

图23是一个具有嵌镶栅极的三维存储器结构的范例。

图24显示图23中具有嵌镶栅极的三维存储器结构的范例的电路示意图。

图25显示根据本发明一实施例的集成电路的简化示意图，其中集成电路包括使用具有此处所描述嵌镶栅极及列、行和平面译码电路的三维与非门闪存阵列。

【主要元件符号说明】

11、13、15：半导体长条叠层

10、12、14、16：绝缘材料长条

18：交错的氧化硅/半导体长条叠层

20、22：氧化硅

21：氮化硅

26、28：电荷储存层

40、42、45：氧化硅线

31、46：孔洞

30、50、55：多晶硅字线

32、56：残留多晶硅

51：金属硅化物

52：垂直的多晶硅构件

60：金属表面

62、64：金属线

70、71、72、73、74、75、76、77、78、80、82、84：存储单元

96：位线

106、108：串行选择线

159、162：接地选择线

160、161：字线

402、403、404、405、412、413、414、415：长条半导体材料

402B、403B、404B、405B、412A、413A、414A、415A：阶梯状结构

409、419：SSL栅极结构

425-1～425-n：字线

426、427：栅极选择线GSL

107、428：源极线

975：集成电路

960：具有嵌镶栅极的三维与非门存储器阵列

958：平面译码器

959：位线

961：列译码器

962：字线

963：行译码器

964：串行选择线

965：总线

967：数据总线

966：感测放大器/数据输入结构

974：其他电路

969：状态机构

968：偏压调整供应电压

971：数据输入线

972：数据输出线

具体实施方式

图4显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的多个平行的半导体长条由氧化物长条分隔及安排成多个山脊状叠层。

在图4中，为了简化起见仅显示3层的半导体长条。然而，这些层次的数目也可以是其他的数目例如是2层、4层、8层、16层等。此存储阵列是形成于一集成电路衬底之上，其具有绝缘层形成于底层的半导体或是其它结构之上(未示)。此存储阵列包括多个半导体长条叠层(图中显示2个叠层)11、13、15与绝缘材料长条10、12、14、16交互排列。这些叠层是山脊状且延伸于Y轴如图中所示，使得这些半导体长条11、13、15组态为存储单元串行。于相同高度的半导体长条作为相同存储器平面的存储单元串行。

为了形成长条的叠层，在一范例中半导体层次与绝缘材料层次利用例如是全面沉积交错形成于此芯片中的阵列区域。这些半导体长条使用由绝缘层分隔的半导体层而形成。图4显示光刻图案化步骤，其是用来定义半导体长条的山脊状叠层。深高宽比的间隙可以使用光刻为基础的工艺施加含碳硬式掩模及反应式离子刻蚀于叠层间形成，而支持许多层次。

这些半导体长条11、13、15可以是p型半导体材料。举例而言，这些半导体长条11、13、15可以是p型多晶硅或是p型外延单晶硅。

替代地，长条半导体材料11、13、15可以是n型半导体材料。此n型半导体材料安排导致埋藏-通道空乏型态的电荷捕捉存储单元。举例而言，长条半导体材料11、13、15可以是n型多晶硅，或是n型外延单晶硅。典型n型长条半导体材料的掺杂浓度约为10¹⁸/cm³，可使用实施例的范围大约在10¹⁷/cm³到10¹⁹/cm³之间。使用n型长条半导体材料对于无结的实施例是较佳的选择，因为可以改善沿着与非门串行的导电率及因此允许更高的读取电流。

层间绝缘材料长条10、12、14、16可以举例而言使用二氧化硅、其他氧化硅或是氮化硅。这些层可以使用许多不同方式形成，包括业界熟知的低压化学气相沉积(LPCVD)等技术。

这些形成于长条半导体材料11、13间的绝缘材料12及形成于长条半导体材料13、15间的绝缘材料14、及其他叠层中的对应绝缘材料长条的绝缘材料具有约为或大于40纳米的等效氧化物厚度，其中等效氧化物厚度EOT是绝缘材料的厚度根据氧化物与绝缘材料介电常数的比值正交后的厚度。此处所使用的名词“约40纳米”是考虑了大约10％的变动，其为此种型态结构典型的工艺误差。此绝缘材料的厚度可以在减少此结构中存储单元间相邻层次互相干扰扮演一个重要的角色。在某些实施例中，此绝缘材料的等效氧化物厚度可以小至约30纳米就可以达成半导体长条中相邻层次间的隔离。

图5显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的氧化硅-氮化硅-氧化硅数据储存层于图4中所示的多个山脊状叠层之上。

此数据储存层可以包括一介电电荷捕捉结构。图中所示为一全面沉积结果包括数据储存层的氧化硅22(隔离层)-氮化硅21(能带补偿层)-氧化硅20(空穴隧穿层)，在此范例中其是顺形地覆盖于多个半导体长条叠层之上。

因此，包含场效晶体管的此存储单元具有电荷储存结构形成于此交会点的三维阵列结构中。使用约25纳米数量级的长条半导体材料和导线厚度，且具有山脊形状叠层的间距也是约25纳米数量级，具有数十层(例如三十层)的装置在单芯片中可以达到兆(10¹²)位的容量。

此存储材料层可以包含其他的电荷储存结构。举例而言，可以使用能隙工程(BE)的SONOS电荷储存结构所取代，其包括介电隧穿层，且层次间在0V偏压实具有倒U型价带。在一实施例中，此多层隧穿层包括第一层称为空穴隧穿层，第二层称为能带补偿层及第三层称为隔离层。在此实施例中，空穴隧穿层包括二氧化硅层形成于长条半导体材料的侧表面，其可利用如现场蒸汽产生(in-situsteamgeneration，ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于沉积过程中加入一氧化氮的方式来进行氮化。第一层中的二氧化硅的厚度是小于20埃，且最好是小于15埃，在一代表性实施例中为10～12埃。

在此实施例中，能带补偿层包含氮化硅层是位于空穴隧穿层之上，且其是利用像是低压化学气相沉积LPCVD的技术，于680℃下使用二氯硅烷(dichlorosilane，DCS)与氨的前驱物来形成。于其他工艺中，能带补偿层包括氮氧化硅，其是利用类似的工艺及一氧化二氮前驱物来形成。能带补偿层中的氮化硅层的厚度小于30埃，且较佳为25埃或更小。

在此实施例中，隔离层包含二氧化硅层是位于能带补偿层上，且其是利用像是LPCVD高温氧化物HTO沉积的方式形成。隔离层中的二氧化硅层厚度小于35埃，且较佳为25埃或更小。如此的三层隧穿介电层产生了“倒U”形状的价带能阶。

第一处的价带能阶可使电场足以诱发空穴隧穿通过该第一处与半导体主体(或长条半导体材料)接口间的薄区域，且其亦足以提升第一处后的价带能阶，以有效消除第一处后的复合隧穿介电层内的空穴隧穿现象。此种结构，除了建立此三层隧穿介电层”倒U”形状的价带，也可达成电场辅助的高速空穴隧穿，其亦可在电场不存在或为了其他操作目的(像是从存储单元读取数据或编程邻近的存储单元)而仅诱发小电场的情形下，有效的预防电荷流失通过经复合隧穿介电层结构。

于一代表性的装置中，存储材料层包含能隙工程(BE)复合隧穿介电层，其包含第一层的二氧化硅的厚度小于2纳米，一层氮化硅层的厚度小于3纳米及一第二层的二氧化硅层厚度小于4纳米。在一实施例中，此复合隧穿介电层包含超薄氧化硅层O1(例如小于等于15埃)、超薄氮化硅层N1(例如小于等于30埃)以及超薄氧化硅层O2(例如小于等于35埃)所组成，且其可在和半导体主体或长条半导体材料的界面起算的一个15埃或更小的补偿下，增加约2.6电子伏特的价带能阶。通过一低价带能阶区域(高空穴隧穿势垒)与高传导带能阶，O2层可将N1层与电荷捕捉层分开一第二补偿(例如从接口起算约30埃至45埃)。由于第二处距离接口较远，足以诱发空穴隧穿的电场可提高第二处后的价带能阶，以使其有效地消除空穴隧穿势垒。因此，O2层并不会严重干扰电场辅助的空穴隧穿，同时又可增进经工程隧穿介电结构在低电场时阻绝电荷流失的能力。

存储材料层中的电荷捕捉层在此实施例中包含氮化硅层的厚度大于50埃，包括举例而言，厚度约70埃的氮化硅，且其是利用如LPCVD方式形成。本发明也可使用其他电荷捕捉材料与结构，包括像是氮氧化硅(Si_xO_yN_z)、高含硅量的氮化物、高含硅量的氧化物，包括内嵌纳米粒子的捕捉层等等。

在此实施例中存储材料层中的阻挡介电层是氧化硅，其厚度大于50埃，且包含在此实施例中是90埃，且可以使用将氮化硅进行湿法转换的湿炉管氧化工艺。在其他实施例中则可以使用高温氧化物(HTO)或是LPCVD沉积方式形成的氧化硅。也可以使用其他的阻挡介电层材料例如是氧化铝的高介电系数材料。

在一代表性实施例中，空穴隧穿层中的二氧化硅的厚度为13埃；能带补偿层的氮化硅层厚度为20埃；隔离层的二氧化硅层层厚度为25埃；电荷捕捉层的氮化硅层厚度为70埃；及阻挡介电层可以是厚度90埃的氧化硅。导线116、117的栅极材料可以是p+多晶硅(其功函数为5.1电子伏特)。

图5中的外侧氧化物22是一牺牲氧化物，将会被移除后再重新成长。

图6显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的具有顺形底部表面的多晶硅线于图5中所示多个山脊状叠层之上。

顺形的多晶硅线30是形成于包覆多个半导体长条叠层的数据储存层之上。这些多晶硅线30填充于多个半导体长条叠层之间的间隙中。图中显示一条多晶硅线30，但是其他的实施例中可以有多条多晶硅线。额外的多晶硅线可以形成于沿着进出页面的Y轴方向上。相邻的多晶硅线由字线沟道分隔。

在一高深宽比的填充步骤中，例如是具有n型或p型掺杂的多晶硅的导电材料，被沉积覆盖于半导体材料长条叠层之上且填入多个半导体长条叠层之间的间隙中。例如是低压化学气相沉积多晶硅的高深宽比沉积技术可以用来完全填充介于山脊状叠层间的间隙220，即使是具有高深宽比的约为10纳米数量级宽度的非常窄的沟道。

在一光刻步骤中，定义出多晶硅线30。此光刻图案化步骤使用一掩模以在刻蚀多晶硅线间的高深宽比沟道时定义此阵列的临界尺寸，而不会刻蚀通过山脊状叠层。此高深宽比字线沟道分隔于此步骤中所形成的多晶硅线，且定义例如是图13中所示于后续步骤终将形成的字线。多晶硅可以使用一个对高晶硅比氧化硅或氮化硅具有高选择性的刻蚀工艺来刻蚀。因此，依赖相同的掩模使用交互的刻蚀工艺来刻蚀通过导体及绝缘层，其具有停止于底层绝缘层的工艺。

图7显示制造一存储装置的部份工艺剖面示意图，且显示自图6中的多晶硅线各自所形成氧化硅线40于具有顺形底部表面多个山脊状叠层之上。

此顺形的多晶硅线30被氧化以形成氧化硅线40。氧化硅线40是顺形地形成覆盖于半导体材料长条叠层之上的数据储存层之上，且填入由多个半导体长条叠层所定义的沟道中。图中显示一条氧化硅线40，但是其他的实施例中可以有多条氧化硅线。额外的氧化硅线可以形成于沿着进出页面的Y轴方向上。相邻的氧化硅线由字线沟道分隔。

图7中的氧化工艺处理了以下图式中所示的多晶硅孔洞及多晶硅残留问题。多晶硅线中的材料数量是此氧化工艺硅来源的限制。在此反应中，硅(Si，来自多晶硅线)+氧(O₂)形成氧化硅(SiO₂)。生成氧化硅的体积较参与反应的硅源变大了约120％。所增加的体积的数量，其中生成的氧化硅具有100％的硅(固体，占45％体积)+氧(气体)形成氧化硅(固体，占100％体积)。因为氧化的缘故硅变成氧化硅的体积膨胀是55/45或约为122％。其结果是，多晶硅中的小量孔洞于此氧化工艺中被填充。

过度氧化被执行以确保多晶硅皆被氧化，举例而言，100％过度氧化。以下的范例显示过度氧化。具有不受限的硅来源，在一范例中假如硅+氧(低于1000℃30分钟)形成100埃的氧化硅。在相同环境中，假如时间增加4倍变成120分钟，则此工艺形成200埃的氧化硅。假如硅的来源仅够生成100埃的氧化硅，则在此环境中进行120分钟的氧化是100％过度氧化。

图8是图6的替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的具有顺形底部表面的多晶硅线于图5中所示多个山脊状叠层之上，于一多晶硅线中具有一孔洞。

如图7中所讨论的，孔洞31会于多晶硅线30氧化时被填入氧化硅。于氧化及氧化硅填入孔洞31之后，此结构导致图7中所示的孔洞被除去。假如孔洞并未被除去，则会有此空洞由导电桥接材料填入后产生相邻字线短路的风险。

图9则是图6的另一替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示各自所形成的具有顺形底部表面的多晶硅线于图5中所示多个山脊状叠层之上，于邻近一多晶硅线处具有残留多晶硅。

如同之前所描述的，残留多晶硅32会产生相邻字线短路的风险。此残留多晶硅32会在图10中讨论。

图10是图7的替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示自图9中的多晶硅线各自所形成氧化硅线40于具有顺形底部表面多个山脊状叠层之上，且显示残留多晶硅转变为残留氧化硅。

如同图7所描述的，残留多晶硅32会于多晶硅线30氧化时变成氧化硅42。如此的变化是于多晶硅线30氧化变成氧化硅线40时发生。假如残留多晶硅32并未被氧化，则会产生相邻字线短路的风险。

图11则是图6的另一替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示各自除去图7中所示氧化硅-氮化硅-氧化硅数据储存层中的外侧氧化硅。

此牺牲外侧氧化硅或许于图6中光刻定义多晶硅线30时受到伤害，因为此刻蚀工艺会到达此牺牲外侧氧化硅。

此牺牲外侧氧化硅自包覆多个山脊状叠层的数据储存层移除。举例而言，氢氟酸(HF)为基的溶液是具有对SiO₂高刻蚀速率对SiN低刻蚀速率的选择性刻蚀。因为此选择性刻蚀，虽然对氧化硅过度刻蚀并不会有多少氮化硅被刻蚀。过度刻蚀的范例范围是20～50％。举例而言，假如要除去100埃的氧化硅，且氢氟酸(HF)刻蚀速率为100埃/10分钟，则浸泡于氢氟酸(HF)中12分钟为20％过度刻蚀。此额外刻蚀时间是12-10＝2分钟，且2/10＝20％过度刻蚀。另一种选择性刻蚀液是氢氧化氨(NH₄OH)。于除去牺牲外侧氧化硅22之后，氮化硅层21被裸露。

图12显示制造一存储装置的部份工艺剖面示意图，且显示各自于图11中所示氮化硅-氧化硅数据储存层的外侧再次形成外侧氧化硅。

在此氧化中，氮化硅+氧(高温)形成氧化硅(固体)+氮(气体)。高温的范例为1200℃以氧化氮化硅，其是较氧化硅的高温的900℃更高。例如是OH^-和O₂氧原子之更强的氧化剂帮助氧化氮化硅。

在此自动对准工艺中，氧化硅自介于相邻氧硅硅线间的字线沟道中的氮化硅形成，一部分的氮化硅层21被消耗而留下较薄的氮化硅层23，及生长出的氧化硅层24。

图13显示制造一存储装置的部份工艺剖面示意图，且显示自图12中的各自氧化硅线40于具有顺形底部表面多个山脊状叠层间的沟道中所形成的多晶硅字线。

顺形的多晶硅线50是形成于包覆多个半导体长条叠层的数据储存层之上。这些多晶硅线50填充于多个半导体长条叠层之间的间隙中。图中显示一条多晶硅线50，但是其他的实施例中可以有多条多晶硅线。额外的多晶硅线可以形成于沿着进出页面的Y轴方向上。相邻的多晶硅线由字线沟道分隔。此工艺为双嵌镶工艺，多晶硅字线被填入先前所定义的沟道中，例如是图7中所示的介于相邻氧化硅线间的沟道。多余的多晶硅然后被回刻蚀，或是例如由化学机械抛光除去。此多晶硅字线定义一多层阵列的交会点区域于叠层上的长条半导体材料11、13、15的侧边与多晶硅字线50。此嵌镶工艺是除去例如是图1中所示的内联机的一替代工艺，其中所沉积的多晶硅字线是由刻蚀加以图案化。

字线线50可以是与长条半导体材料11、13、15使用相同或不同的导电型态(例如浓掺杂的p+多晶硅)。

因此，包含场效晶体管的此存储单元具有电荷储存结构形成于此交会点的三维阵列结构中。使用约25纳米数量级的长条半导体材料和导线厚度，且具有山脊形状叠层的间距也是约25纳米数量级，具有数十层(例如三十层)的装置在单芯片中可以达到兆(10¹²)位的容量。

在一实施例中，电荷捕捉存储单元形成于长条半导体材料11、13、15与字线50的交会处。主动电荷捕捉区域是在长条半导体材料11、13、15的两侧介于长条半导体材料11、13、15与字线50之间。在此处所描述的实施例中，每一个存储单元是双栅极场效晶体管具有两个主动电荷捕捉区域是分别位在长条半导体材料的两侧。电子沿着此长条半导体材料流动置感测放大器，其是用来测量指示一选取存储单元的状态。

沿着半导体长条材料于字线50两侧的源/漏极区域可以是″无结″的，也就是源/漏极的掺杂型态不需要与字线底下的通道区域的掺杂型态不同。在此″无结″的实施例中，电荷捕捉场效晶体管可以具有p型通道结构。此外，在某些实施例中，源/漏极的掺杂可以在定义字线之后利用自动对准注入的方式形成。

在替代实施例中，长条半导体材料11、13、15可以在″无结″的安排中使用淡掺杂n型半导体主体，导致形成可以在空乏模式下操作的埋藏-通道场效晶体管，此电荷捕捉存储单元具有自然偏移至较低的临界电压分布。

于层间介电层形层于此阵列的上方之后，开启介层孔在使用例如是钨的材料填充以形成接触栓塞于介层孔内形成且延伸至栅极结构的上表面。上方金属线被图案化以连接例如串行选择线至行译码器电路。一个三维译码电路被以图中的方式建立，使用一字线、一位线、及一串行选择线SSL来存取一选取存储单元。可参阅标题为″PlaneDecodingMethodandDeviceforThreeDimensionalMemories″的美国专利第6906940号。

其结果是，可以形成组态为与非门快闪阵列的三维阵列的SONOS型态存储单元。源极、漏极和通道形成于硅长条半导体材料中，存储材料层包括氧化硅(O)的隧穿介电层、氮化硅(N)的电荷储存层、氧化硅(O)的阻挡介电层及多晶硅(S)栅极的字线。

在其他的实施例中，此与非门存储单元也可以使用其他的阵列组态。例如纳米线的金属氧化物半导体场效晶体管型态通过提供纳米线或纳米管结构于导线111～114之上的通道区域而也被组态成此种方式，如同Paul等人的论文″ImpactofaProcessVariationonNanowireandNanotubeDevicePerformance″，IEEETransactionsonElectronDevice，Vol.54，No.9，2007年9月11～13日，在此引为参考数据。

图14显示制造一存储装置的部份工艺剖面示意图，且显示自图13中各自的多晶硅字线形成硅化物多晶硅字线。

一层金属硅化物(例如硅化钨、硅化钴、硅化钛)51形成于字线50的上表面。沉积之后在进行一快速热工艺(RTP)。

图15是图14的替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示自图13中各自的多个山脊状叠层上的氧化硅-氮化硅-氧化硅数据储存层上方的多晶硅移除。于移除之后，垂直的多晶硅构件52保留在山脊状叠层的两侧。

图16是图14的另一替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示自图15中各自的多个山脊状叠层上裸露的氧化硅-氮化硅-氧化硅数据储存层外侧及在图15中裸露的多晶硅形成具有金属表面60的字线。

氮化钛是顺形地沉积，之后沉积钨后再通过例如是刻蚀或化学机械抛光移除多余的金属。

图17是图16的替代实施例，显示制造一存储装置的部份工艺剖面示意图，且显示在裸露的多晶硅上形成具有金属表面60的字线。

不像图16，于多晶硅刻蚀之后，一个水平多晶硅构件会保留，其是于多个山脊状叠层侧边的垂直多晶硅构件连接。

金属沉积于裸露的水平多晶硅构件之上。更具体而言，氮化钛是顺形的沉积，之后沉积钨再利用例如是刻蚀或是化学机械抛光将多余的材料移除。

图18显示显示各自氧化硅-氮化硅-氧化硅数据储存层介于字线下方区域及氧化硅线下方的氮化硅层的比较图。

核心区域或是字线50下方区域的氮化硅层23是较氧化硅线40下方的氮化硅层21更薄。较薄的氮化硅层23是由于图12中所描述的将氮化硅层21一部分氧化的结果。氧化硅线40下方的较厚氮化硅层21可以帮助减少因为弯曲电场所产生的不欲操作。

图19～图21显示不同M形栅极的示意图。图19显示图14中的M形栅极。图20显示图16中的M形栅极。图21显示图17中的M形栅极。在图20及图21中，各自金属线64和62的邻近表面是覆盖有例如是氮化钛的顺形垫层。相反的是，在图19及图16中，各自金属线64和62的邻近表面是并未覆盖有例如是氮化钛的顺形垫层。

图22为一具有交错之通道与氧化硅叠层的三维存储器一部分的剖面示意图，显示潜在有″阴影效应″的区域。

此图为8层垂直通道薄膜晶体管能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)电荷捕捉与非门装置一部份的隧穿电子显微镜的剖面图。此装置是利用75纳米的半间距形成。其通道为大约18纳米厚的n型多晶硅。没有进行额外的结注入而形成无结结构。在半导体长条间用来隔离通道的绝缘材料是在Z轴方向，且其是厚度约为40纳米的氧化硅。所提供的栅极为P+多晶硅线。此串行选择及接地选择装置具有较存储单元更长的通道长度。此测试装置具有32个字线、无结的与非门串行。因为形成所示结构所使用的沟道刻蚀具有倾斜的形状，在沟道的底部具有距宽的硅线，而且在细线间的绝缘材料距多晶硅被刻蚀得更多，所以图中下方细线的宽度是比上方细线的宽度还宽。此较窄宽度的绝缘材料及较宽宽度的邻接通道，导致一环绕栅极效应会对此装置的控制及表现产生有利的影响。然而，潜在的阴影效应区域则会在此区域中产生不预见的多晶硅残留问题。幸好，在不同实施例中，如此的多晶硅残留物被氧化使得没有多晶硅残留也不会产生相邻字线间的电性连接问题。

图23是一个具有嵌镶栅极的三维存储器结构的范例。一个三维与非门快闪存储阵列结构具有串行选择线的金属层(长度轴方向与半导体材料长条平行，而宽度轴方向与字线平行)且位线具有长度轴方向与半导体材料长条平行。绝缘材料自图中移除以露出额外的结构。举例而言，在半导体材料长条间、在山脊状叠层中、以及在半导体材料长条的山脊状叠层间的绝缘材料被移除。

此多层叠层形成于绝缘层之上，且包括包括多条导线425-1、...425-n-1、425-n顺形的山脊状叠层，且其作为字线WLn、WLn-1、...WL1。此嵌镶字线如此处所描述。多个山脊状叠层包括长条半导体材料412、413、414、415。在同一平面中的长条半导体材料通过阶梯状结构而电性连接在一起。

此处所示的字线是以自后方至前方由1到N的方式标号，其为偶数的存储页面。对奇数的页面，则是相反的自后方至前方由N到1的方式标号。

阶梯状结构412A、413A、414A、415A是将例如是长条半导体材料412、413、414、415的长条半导体材料终结。如图中所示，这些阶梯状结构412A、413A、414A、415A是与不同的位线电性连接以连接至译码电路来选取阵列内的平面。这些阶梯状结构412A、413A、414A、415A可以在定义多个山脊状叠层时一起被图案化。

阶梯状结构402B、403B、404B、405B是将例如是长条半导体材料402、403、404、405的长条半导体材料终结。如图中所示，这些阶梯状结构402B、403B、404B、405B是与不同的位线电性连接以连接至译码电路来选取阵列内的平面。这些阶梯状结构402B、403B、404B、405B可以在定义多个山脊状叠层时一起被图案化。

任何给定的长条半导体材料叠层可以与阶梯状结构412A、413A、414A、415A或是402B、403B、404B、405B之一耦接，但是不能同时与两者耦接。长条半导体材料叠层具有两种相反的方向之一：位线端至源极线端方向或是源极线端至位线端方向。举例而言，长条半导体材料叠层412、413、414、415具有位线端至源极线端方向，而长条半导体材料叠层402、403、404、405具有源极线端至位线端方向。

长条半导体材料叠层412、413、414、415由阶梯状结构412A、413A、414A、415A终结于一端，通过SSL栅极结构419，栅极选择线GSL426，字线425-1～425-n，栅极选择线GSL427，且由源极线428终结于另一端。长条半导体材料叠层402、403、404、405并未到达阶梯状结构412A、413A、414A、415A。

长条半导体材料叠层402、403、404、405由阶梯状结构402B、403B、404B、405B终结于一端，通过SSL栅极结构409，栅极选择线GSL427，字线425-n～425-1，栅极选择线GSL426，且由源极线(被其他部分挡住)终结于另一端。长条半导体材料叠层12、413、414、415并未到达阶梯状结构402B、403B、404B、405B。

一层存储材料用来自长条半导体材料412-415及402-405分隔字线425-1到425-n如同之前所描述过的。接地选择线GSL426和427是与山脊状叠层顺形，类似于字线。

每一个长条半导体材料叠层由阶梯状结构终结于一端，且由源极线终结于另一端。举例而言，长条半导体材料叠层412、413、414、415由阶梯状结构412A、413A、414A、415A终结于一端，且由源极线428终结于另一端。在图中的近端处，一长条半导体材料叠层由阶梯状结构402B、403B、404B、405B终结于一端，且由另一单独源极线终结于另一端。而在图中的远程处，一长条半导体材料叠层由阶梯状结构412A、413A、414A、415A终结于一端，且由另一单独源极线终结于另一端。

位线及串行选择线是由金属线ML1、ML2和ML3形成。

晶体管形成介于长条半导体材料412A、413A、414A及字线425-1之间。在这些晶体管中，长条半导体材料(例如413)是作为此装置的通道区域。串行选择SSL栅极结构(例如419、409)是在定义字线425-1到425-n时同时被图案化。一层硅化物沿着字线425-1到425-n和接地选择线426和427的上表面与栅极结构409和419之上形成。存储材料层415可以作为晶体管的栅介电层。这些晶体管作为选择栅极与译码电路耦接以沿着阵列中的山脊状叠层来选取行。

第一金属层ML1包括串行选择线具有长度轴方向与半导体材料长条平行。这些ML1串行选择线由短介层孔而与不同串行选择SSL栅极结构连接。

第二金属层ML2包括串行选择线具有宽度轴方向与字线平行。这些ML2串行选择线由短介层孔而与不同ML1串行选择线连接。

整体而言，这些ML1串行选择线和ML2串行选择线允许一串行选择信号选取一特定半导体材料长条叠层。

此第一金属层ML1也包括两条源极线具有宽度轴方向与字线平行。

最后，第三金属层ML3包括位线具有长度轴方向与半导体材料长条平行。不同的位线与不同阶的阶梯状结构412A、413A、414A、415A和402B、403B、404B、405B电性连接。这些ML3位线允许一位线选择信号选取一特定半导体材料长条的水平平面。

因为特定字线允许一字线选取存储单元的一特定列平面，此三重的字线信号、位线信号及串行选择信号足以选取三维存储单元阵列中的一特定存储单元。

图24显示图23中具有嵌镶栅极的三维存储器结构的范例的电路示意图。

图中显示两个存储单元平面，每一个平面具有9个电荷捕捉存储单元安排成与非门组态，其是一正方体的代表例示，可以包括许多平面及许多字线。此两个存储单元平面由作为字线WLn-1、WLn的字线160、161，其分别为第一、第二和第三长条半导体材料叠层。

存储单元的第一平面包括存储单元70、71于一与非门串行中，且位于长条半导体材料叠层之上，及存储单元73、74于一与非门串行中，且位于长条半导体材料叠层之上，以及存储单元76、77于一与非门串行中，且位于长条半导体材料叠层之上。

在此例示中，存储单元的第二平面与立方体的底平面对应，且包括存储单元(例如80、82和84)利用类似于第一平面的方式安排于与非门串行中。

如图中所示，作为字线WLn的导线161包括垂直延伸部分，其与图5中介于叠层之间的沟道120内材料对应，以将导线161与所有平面中介于长条半导体材料间的沟道内的接口区域的存储单元(例如第一平面中存储单元的71、74和77)耦接。

相邻叠层中的存储单元串行将位线端至源极线端方向与源极线端至位线端方向交换。

位线BLn到BLn-196终结此存储单元串行，与串行选择装置邻接。举例而言，在上存储平面，位线BLn终结具有串行选择晶体管85和89的存储单元串行。而相对的，位线并未与轨迹线88连接，因为相邻的叠层串行将位线端至源极线端方向交换为源极线端至位线端方向。所以在此串行中，对应的位线与此串行的另一端连接。在下存储平面，位线BLn-1终结此存储单元串行具有对应的串行选择晶体管。

在此安排中，串行选择晶体管85和89连接介于各自的与非门串行串行选择线SSLn-1和SSLn。类似地，在此安排中，此立方体底平面中的类似串行选择晶体管连接介于各自的与非门串行串行选择线SSLn-1和SSLn。串行选择线106和108连接到不同的山脊，至每一个存储单元串行中串行选择晶体管的栅极，且在此范例中提供串行选择信号SSLn-1、SSLn和SSLn+1。

相反地，串行选择晶体管未与轨迹线88连接，因为相邻的叠层串行将位线端至源极线端方向交换为源极线端至位线端方向。所以在此串行中，对应的位线与此串行的另一端连接。具有存储单元73、74的与非门串行也有各自的串行选择装置(图中未示)于此串行的另一端。轨迹线87由一源极线107终结。

接地选择GSL晶体管90～95安排在此与非门串行的第一端。接地选择GSL晶体管72、75、78与第二平面的接地选择GSL晶体管对应其安排在此与非门串行的第二端。因此，接地选择GSL晶体管系在此与非门串行的两端。根据此存储串行的特定一端，此接地选择GSL晶体管将此存储串行与一源极线或是至串行选择装置与位线耦接。

此接地选择GSL信号(奇数)159及接地选择GSL信号(偶数)162是在作为字线WLn-1、WLn的字线160、161相对侧。在此范例中接地选择GSL信号(奇数)159是与接地选择GSL晶体管90～95的栅极耦接，且可以使用与字线160、161相同的方式实施。类似地，在此范例中接地选择GSL信号(偶数)162与接地选择GSL晶体管72、75、78及对应的第二平面的接地选择GSL晶体管的栅极耦接，且可以使用与字线160、161相同的方式实施。在某些实施例中，这些串行选择晶体管及接地选择晶体管可以使用与存储单元中的栅氧化层相同的介电叠层。在其他的实施例中，可以使用典型栅氧化层来取代。此外，通道长度及宽度可以视设计的需要而调整以提供这些晶体管适当的切换功能。

图25显示根据本发明一实施例的集成电路的简化示意图，其中集成电路包括使用具有此处所描述嵌镶栅极及列、行和平面译码电路的三维与非门闪存阵列。

此集成电路975包括使用具有此处所描述嵌镶栅极或字线的三维与非门闪存阵列960。一列译码器961与沿着存储阵列960列方向安排的多条字线962耦接且电性沟通。行译码器963与沿着存储阵列960行方向安排的多条串行选择线964电性沟通以对自阵列960的对应存储单元叠层进行读取及编程数据操作。一平面译码器958经由位线959与此阵列960中的多个平面耦接。地址是由总线965提供给行译码器963、列译码器961与平面译码器958。方块966中的感测放大器与数据输入结构在此范例中经由数据总线967与行译码器963耦接。数据由集成电路975上的输入/输出端口提供给数据输入线971，或者由集成电路975其他内部/外部的数据源，输入至方块966中的数据输入结构。在此例示实施例中，其他电路974被包含于集成电路975之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由与非门闪存阵列所支持的系统单芯片功能。数据由方块966中的感测放大器，经由数据输出线972，提供至集成电路975，或提供至集成电路975内部/外部的其他数据终端。

在本实施例中所使用的控制器是使用了偏压调整状态机构969，并控制了由电压供应源或是方块968产生或提供的偏压调整供应电压的应用，例如读取、编程、擦除、擦除验证、以及编程验证电压。该控制器可利用特殊目的逻辑电路而应用，如熟习该项技艺者所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。

本发明的较佳实施例与范例详细揭露如上，但应了解为上述范例仅作为范例，非用以限制专利的范围。就熟知技艺之人而言，自可轻易依据随附权利要求范围对相关技术进行修改与组合。

Claims (11)

1.一种形成一三维非易失存储单元阵列的方法，包含：

于该三维阵列中的多个非易失存储结构之上形成多个字线沟道，是通过形成多个硅线于该多个非易失存储结构之上，使得该多个字线沟道将该多个硅线彼此分隔；之后

于该多个字线沟道形成绝缘表面，是通过将分隔该多个字线沟道的该多个硅线氧化；以及之后

形成多条字线于该多个字线沟道中；

其中，形成该多个硅线包括形成一层硅于该多个非易失存储结构的叠层之上，且自该硅层除去多余的硅以保留该多个硅线及形成该多个字线沟道于相邻的该多个硅线之间。

2.根据权利要求1所述的方法，其中形成该多个硅线保留残留硅于该多个字线沟道中的至少一字线沟道中，且该残留硅在氧化该多个硅线时被氧化。

3.根据权利要求1所述的方法，其中形成该多个硅线具有孔洞，且该多个孔洞在氧化该多个硅线时填入氧化的硅。

4.根据权利要求1所述的方法，更包括：

于氧化多个硅线之后，刻蚀该多个字线沟道中覆盖该多个非易失存储结构的叠层的裸露的氧化硅；以及然后

形成氧化硅覆盖该多个字线沟道中的该多个非易失存储结构的叠层。

5.根据权利要求1所述的方法，更包括：

于氧化多个硅线之后，刻蚀该多个字线沟道中覆盖该多个非易失存储结构的叠层的裸露的氧化硅，直到露出覆盖该多个非易失存储结构的叠层的一氮化硅层。

6.根据权利要求1所述的方法，更包括：

于氧化多个硅线之后，刻蚀该多个字线沟道中覆盖该多个非易失存储结构的叠层的裸露的氧化硅，直到露出覆盖该多个非易失存储结构的叠层的一氮化硅层；以及

氧化覆盖该多个非易失存储结构的叠层的该氮化硅层以形成一外侧氧化硅覆盖该多个字线沟道中的该多个非易失存储结构的叠层。

7.根据权利要求1所述的方法，其中形成该多条字线是一嵌镶工艺。

8.根据权利要求1所述的方法，更包括：

于形成该多个字线沟道之前，形成该多个非易失存储结构的叠层，其包括多个由绝缘材料分隔的半导体长条，及电荷储存结构覆盖该多个半导体长条，该电荷储存结构包括一氧化鉌层。

9.根据权利要求1所述的方法，更包括：

于形成该多个字线沟道之前，形成该多个非易失存储结构的叠层，其包括多个由绝缘材料分隔的半导体长条，及电荷储存结构覆盖该多个半导体长条，该电荷储存结构包括一介电层具有一介电常数大于氧化硅的介电常数。

10.一种形成字线于一三维非易失存储单元阵列中的方法，包含：

于该三维阵列中的多个非易失存储结构之上形成多个字线沟道，是通过形成多个材料线于该多个非易失存储结构之上，使得该多个字线沟道将该多个材料线彼此分隔；其中，材料线为硅线，字线沟道及材料线是通过以下方式形成的：形成一层硅于该多个非易失性存储结构的叠层之上，且自该硅层除去多余的硅以保留该多个硅线及形成该多个字线沟道于相邻的该多个硅线之间；之后

于该多个字线沟道形成绝缘表面，是通过将分隔该多个字线沟道的该多个材料线氧化；以及之后

形成多条字线于该多个字线沟道中。

11.根据权利要求10所述的方法，其中形成该多条材料线包括金属线。