TWI493545B - 三維ｎｏｒ型陣列之記憶體架構 - Google Patents

三維ｎｏｒ型陣列之記憶體架構 Download PDF

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Description

三維NOR型陣列之記憶體架構 【相關申請案之參照】
本發明主張於西元2011年1月19日提出之美國臨時申請案第61/434,221號案的優先權，且於此結合參照之。
本發明有關於高密度記憶體裝置，尤其是關於記憶體裝置中記憶體單元之多重平面的排列以提供一三維(three-dimensional,3D)陣列。
當裝置於積體電路之關鍵維度縮小至一般記憶體單元技術之限制時，設計者一直在尋找用於堆疊記憶體單元之多重平面的技術，以達到更大的儲存容量，且達到降低每位元之成本。舉例而言，於Lai等人之“A Multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory,”IEEE Int'l Electron Devices Meeting,11-13 Dec. 2006，以及於Jung等人之“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”,IEEE Int'l Electron Devices Meeting,11-13 Dec. 2006之文獻中，薄膜電晶體技術係應用於電荷捕捉記憶體技術。
同時，於Johnson等人之“512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells”IEEE J. of Solid-State Circuits,vol. 38,no. 11,Nov. 2003.之文獻中，交叉點陣列(cross-point array)技術已應用於抗熔絲記憶體(anti-fuse memory)。於Johnson等人所述之設計中，係於交叉點提供記憶體元件給多層之字元線與位元線。記憶體元件包括連接至字元線之p+多晶矽陽極以及連接至位元線之n多晶矽陰極，且由抗熔絲材料分隔陽極與陰極。
於Lai等人、Jung等人及Johnson等人所述之處理中，對於每個記憶層而言有數個關鍵微影步驟。因此，製造裝置所需要之關鍵微影步驟的數量，為所要實行之層狀物的數量的倍數。因此，雖然使用三維陣列可達成較高密度之優點，但較高的製造成本卻限制了此技術之使用。
Tanaka等人之“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”,2007 Symposium on VLSI Technology Digest of Technical Papers;12-14 June 2007,pages:14-15之文獻所述之另一種結構，提供於電荷捕捉記憶體技術中之垂直NAND型單元。Tanaka等人所述之結構中，包含多閘極場效電晶體結構。此多閘極場效電晶體結構具有操作如NAND型閘極之垂直通道，並使用矽-氧化矽-氮化矽-氧化矽-矽(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)電荷捕捉技術，以於每個閘極/垂直通道介面產生儲存點。此記憶體結構是基於將半導體材料之柱狀物排列為多閘極單元之垂直通道，此多閘極單元具有相鄰於基板之較低選擇閘極以及於頂端之較高選擇閘極。使用與柱狀物相交之平面電極層來形成複數水平控制閘極。使用於控制閘極之平面電極層因毋需關鍵微影製程，從而節省成本。然而，每個垂直單元則需要許多關鍵微影步驟。而且能以此方法層疊之控制閘極在數量上存在有限制，此限制由如垂直通道之導電性、所使用之程式化與抹除處理及其他之因素決定。
因此希望提供一種用於具低製造成本之三維積體電路記憶體之結構，包含可靠的、非常小的記憶體元件以及增進的處理窗口，此處理窗口與具有閘極結構之記憶體單元條狀物之鄰近的堆疊相關。
於各種實施例中，記憶體架構實行三維NOR型陣列。
三維記憶體裝置包含複數脊形堆疊，係以由絕緣材料分隔之多重半導體材料條狀物所形成，且於此所述之範例中排列為記憶體單元串，此記憶體單元串能透過解碼電路耦合至感測放大器。
半導體材料條狀物於脊形堆疊之側面具有側表面。複數字元線正交地延伸於複數脊形堆疊的上方，且能耦合至列(row)解碼器。字元線具有堆疊及字元線之表面。記憶體元件為可程式化且為非揮發性的，如同下方所述之實施例中的可程式化電阻結構或電荷補捉結構。記憶體元件亦可如下述為可程式化且為揮發性的。於堆疊內，共形的字元線之組合、記憶體元件及半導體條狀物形成記憶體單元之堆疊。故此陣列結構，提供為記憶體單元之三維陣列。
複數位元線結構係耦合至沿著複數堆疊之每個半導體材料條狀物的多重位置。而且，複數源極線結構係耦合至沿著複數堆疊之每個半導體材料條狀物的多重位置。複數位元線結構及複數源極線結構位於複數字元線中之相鄰的字元線之間。許多實施例被稱為NOR型排列。
能製作複數脊形堆疊及複數字元線以使記憶體單元自對準。舉例而言，能使用單一蝕刻遮罩定義於脊形堆疊中之複數半導體條狀物，而導致交錯且能相對加深之溝槽的形成以及堆疊之形成，其中半導體條狀物之側表面為垂直對齊，或者對齊於由蝕刻所造成之脊形物的傾斜側面。能使用於複數堆疊上方進行地毯式沉積處理而製作之單層或多層之材料，且使用其他非關鍵對齊步驟之處理，來形成記憶體元件。而且，能於用來提供記憶體元件之材料之此單層或多層的上方使用共形沉積，接下來藉由使用單一蝕刻遮罩之蝕刻處理來定義線條，而形成複數字元線。因此，能僅使用對於複數堆疊中之半導體條狀物之單一對齊步驟，以及使用對於複數字元線之單一對齊步驟，建構出自對準的記憶體單元之三維陣列。
複數位元線中之特定位元線、複數源極線中之特定源極線及複數字元線中之特定字元線之組合的選擇，識別特定的記憶體元件。
許多實施例包括緊接於複數位元線結構之二極體。如此之二極體係防止逸散電流流入如未選擇之位元線之下側路徑。於一實施例中，半導體材料條狀物包括二極體之n型矽，且二極體包括條狀物中之p型區域。於另一實施例中，半導體材料條狀物包括二極體之n型矽，且二極體包括與半導體材料條狀物接觸之p型插頭。
一些實施例中，包括階梯結構，係將複數條源極線結構耦合至複數條源極線。
此技術之另一實施態樣為記憶體裝置，包括積體電路基板、包含NOR型記憶體單元之堆疊且於積體電路基板上之記憶體單元之三維陣列、排列於NOR型記憶體單元之堆疊上方的複數條字元線、耦合至沿著NOR型記憶體單元之堆疊之多重位置的複數位元線結構、耦合至沿著複數堆疊之每個半導體材料條狀物之多重位置的複數源極線結構。複數位元線結構及複數源極線結構位於複數條字元線中之相鄰的字元線之間。
此技術之另一實施態樣為運算三維記憶體陣列之方法，係包括：於三維陣列中對NOR型記憶體單元之相鄰的堆疊施加偏壓，包含：對位元線施加偏壓，此位元線經由二極體耦合至沿著NOR型記憶體單元之堆疊的多重位置。
本發明之其他實施態樣及優點能於下述之圖式、詳細實施方式及申請專利範圍中看到。
實施例之詳細實施方式請參照第1至23圖。
第1圖為三維可程式化電阻記憶體陣列之2×2局部的立體圖，其中，從圖中移除填充材料，以給予構成三維陣列之半導體條狀物之堆疊以及正交字元線的視圖。於此圖式中，僅顯示二平面。然而，平面之數量能被延伸至非常大的數量。如第1圖所示，於積體電路基板上形成記憶體陣列，積體電路基板設置於位在下方之半導體或其他結構(未繪示)之上方並具有絕緣層10。記憶體陣列包含由絕緣材料21、22、23、24分隔之半導體條狀物11、12、13、14之複數堆疊。如圖所示，堆疊為延伸於Y軸之脊形，以使半導體條狀物11至14能配置成記憶體單元串。半導體條狀物11及13能作用為第一記憶體平面中之記憶體單元串。半導體條狀物12及14能作用為第二記憶體平面中之記憶體單元串。如暫存記憶體材料之記憶體材料層狀物15，於此範例中為塗佈於複數半導體條狀物之堆疊，且於其他範例中至少塗佈於半導體條狀物之側壁。複數字元線16、17正交地排列於半導體條狀物之複數堆疊的上方。字元線16、17具有表面與半導體條狀物之複數堆疊共形，且填充由複數堆疊定義之溝槽(例如，元件符號20)，並於堆疊上之半導體條狀物11至14之側表面以及字元線16、17間的交叉點定義介面區域多層陣列。矽化物(例如，鎢矽化物、鈷矽化物、鈦矽化物)層18、19能形成於字元線16、17之頂表面的上方。
於一實施例中，記憶體材料層狀物15能由如薄閘極氧化物(＜5 nm)之暫存記憶體材料組成，以使裝置為具有浮動本體之1T的MOSFET。如此能做為一動態隨機存取記憶體(dynamic random access memory,DRAM)使用。
於另一實施例，記憶體材料層狀物15能由如二氧化矽、氮氧化矽或其他氧化矽之抗熔絲材料組成，例如具有1至5奈米等級的厚度。
半導體條狀物11至14能為具有第一導電型(例如，p型)之半導體材料。字元線16、17能為具有第二導電型(例如，n型)之半導體材料。舉例而言，半導體條狀物11至14能使用p型多晶矽來製作，同時字元線16、17能使用相對重地摻雜的n+型多晶矽來製作。半導體條狀物之寬度應要足夠寬到提供用於耗盡區域(depletion region)之空間，以支持二極體操作。因此，包括由p-n接面所形成之整流器且於陽極與陰極間具有記憶體材料層狀物之記憶體單元，為形成於多晶矽條狀物與線狀物間之交叉點的三維陣列中。於其他實施例中，能使用包含過渡金屬氧化物之不同的記憶體材料，如鎢上氧化鎢或經摻雜的金屬氧化物半導體條狀物。如此之材料能被程式化及被抹除，且能被用以實行於每單元中儲存多位元之運算。
第2圖繪示形成於字元線16及半導體條狀物14之相交處的記憶體單元，沿X-Z平面切取之剖視圖。主動區域25、26形成於條狀物14之兩側且位於字元線16及條狀物14之間。
於DRAM應用中，層狀物15具有暫存記憶體材料。於例如藉由通道熱電子(channel hot electron,CHE)程式化而進行程式化之後，於很短的時間中於基板內產生碰撞離子。
於可程式化電阻式記憶體之應用中，於原生狀態下，暫存記憶體材料層狀物15及抗熔絲材料具有高電阻。於程式化後，抗熔絲材料崩潰，而造成於抗熔絲材料內中的一個或二個主動區域25、26呈現低電阻狀態。
於描述於此之實施例中，每個記憶體單元具有二個主動區域25、26，其中一個區域在半導體條狀物14之各個側面上。第3圖繪示形成於字元線16、17及半導體條狀物14之相交處的記憶體單元，沿X-Y平面擷取之的剖視圖。說明來自藉由字元線16定義之字元線的電流路徑，透過記憶體材料層狀物15，向下流至至半導體條狀物14。
於第3圖中以實心箭頭所示之電流，從n+字元線16流入p型半導體條狀物，且沿著半導體條狀物(虛線箭頭)流至感測放大器，而能被測量並指出所選擇的記憶體單元之狀態。
典型的暫存記憶體偏壓將伴隨三維立體圖而討論於下，且討論藉由如通道熱電子(channel hot electron,CHE)程式化而進行的程式化，來產生碰撞離子。
於典型的可程式化電阻式記憶體實施例中，使用厚度與抗熔絲材料相同之氧化矽層約1奈米厚，程式化脈衝能包括5至7伏特脈衝，且具有約1微秒之脈衝寬度，而於如下參照第17圖所述之晶載(on-chip)控制電路之控制下被施加。讀取脈衝能包括依據配置之脈衝寬度，而於晶載控制電路之控制下被施加。讀取脈衝能遠短於程式化脈衝。
第4圖為根據本發明之實施例之積體電路之簡化的方塊圖。於此所述實行之NOR型排列中，積體電路線875於半導體基板上，包含三維動態隨機存取記憶體陣列860(DRAM)。另一實施例為可程式化電阻記憶體陣列860(RRAM)。列(row)解碼器861耦合至複數條字元線862，且沿著記憶體陣列860中之列來排列。行(column)解碼器863耦合至位元線864，且沿著記憶體陣列860中對應堆疊之行來排列，以從陣列860中之記憶體單元讀取及程式化資料。平面解碼器858透過源極線859耦合至記憶體陣列860中之複數平面中。於匯流排865上，將位址供給至行解碼器863、列解碼器861及平面解碼器858。於此範例中，方塊866中之感測放大器及資料輸入結構，透過資料匯流排867耦合至行解碼器863。從積體電路875上之輸入/輸出埠，或從積體電路875之內部或外部的其他資料來源，透過資料輸入線871，將資料供給至方塊866中之資料輸入結構。於所述之實施例中，積體電路上包含其他電路874，例如一般目的之處理器或特殊目的應用電路，或者提供由記憶體陣列所支持之系統單晶片功能之模組的組合。從方塊866中之感測放大器，透過資料輸出線872，將資料供給至積體電路875上之輸入/輸出埠，或者供給至積體電路875之內部或外部的其他資料標的。
使用偏壓安排狀態機器869而實行於此範例中之控制器，此控制器係控制經由電壓供應器或於方塊868中之供應器所產生或所提供之偏壓安排供給電壓的施加，例如讀取電壓及程式化電壓。控制器能使用如習知技藝之特殊目的邏輯電路來實行。於另外實施例中，控制器包括一般目的之處理器，此處理器能實行於相同的積體電路上，此積體電路執行電腦程式以控制裝置之運算。於其他實施例中，特殊目的邏輯電路及一般目的之處理器之組合能被使用於此控制器之實行。
第5圖為三維電荷捕捉記憶體陣列之2×2局部的立體圖，其中，從圖中移除填充材料，以給予構成三維陣列之半導體條狀物之堆疊以及正交字元線的視圖。於此圖式中，僅顯示二平面。然而，平面之數量能被延伸至非常大的數量。如第5圖所示，於積體電路基板上形成記憶體陣列，積體電路基板設置於位在下方之半導體或其他結構(未繪示)之上方並具有絕緣層110。記憶體陣列包含由絕緣材料121、122、123、124分隔之半導體條狀物111、112、113、114之複數堆疊(圖式中繪示二個)。如圖所示，堆疊為延伸於Y軸之脊形，以使半導體條狀物111至114能配置成記憶體單元串。半導體條狀物111及113能作用為於第一記憶體平面中之記憶體單元串。半導體條狀物112及114能作用為於第二記憶體平面中之記憶體單元串。
第一堆疊中於半導體條狀物111及112之間的絕緣材料121，以及第二堆疊中於半導體條狀物113及114之間的絕緣材料123，具有約40奈米或更厚之有效氧化物厚度(effective oxide thickness,EOT)，其中此有效氧化物厚度，根據二氧化矽之介電常數以及所選擇的絕緣材料之介電常數之比例，而為一正規化之絕緣材料的厚度。使用於此之術語「約40奈米」，為認定有大約10%等級的變化，此通常發生於此類型之製造結構中。絕緣材料之厚度能擔任關鍵角色，以減少結構之相鄰層狀物中之單元間之干涉。於一些實施例中，當達成層狀物間之重要隔絕時，此絕緣材料之EOT能與30nm一樣薄。
如介電電荷捕捉結構之記憶體材料層狀物115，於此範例中為塗佈於複數半導體條狀物之堆疊。複數字元線116、117正交地排列於半導體條狀物之複數堆疊的上方。字元線116、117具有表面與半導體條狀物之複數堆疊共形，且填充由複數堆疊定義之溝槽(例如，元件符號120)，並於堆疊上之半導體條狀物111至114之側表面以及字元線116、117間的交叉點定義介面區域多層陣列。矽化物(例如，鎢矽化物、鈷矽化物、鈦矽化物)層118、119能形成於字元線116、117之頂表面的上方。
於字元線111至114上，亦能藉由於通到區域中提供奈米線或奈米管結構之方式，建構出奈米線MOSFET型單元，如同Paul等人於“Impact of a Process Variation on Nanowire and Nanotube Device Performance”,IEEE Transactions on Electron Devices,Vol. 54,No. 9,September 2007所提出之相關敘述內容。其中，於此完整提出此文章而將之做為參考文獻以合併觀之。
因此，能形成配置成NOR型快閃陣列之SONOS型記憶體單元之三維陣列。源極、汲極及通道形成於矽(silicon,S)半導體條狀物111至114中，記憶體材料層狀物115包含能以氧化矽(silicon oxide,O)形成之穿遂介電層97、能以氮化矽(silicon nitride,N)形成之電荷儲存層98、能以氧化矽(silicon oxide,O)形成之阻擋介電層99以及包括字元線116、117之多晶矽(S)的閘極。
半導體條狀物111至114能為p型半導體材料。字元線116、117能為相同或不同導電類型之半導體材料(例如，p+型)。舉例而言，半導體條狀物111至114能使用p型多晶矽或p型磊晶單晶矽來製作，同時字元線116、117能使用相對重地摻雜的p+型多晶矽來製作。
另外，半導體條狀物111至114能為n型半導體材料。字元線116、117能為相同或不同導電類型之半導體材料(例如，p+型)。此n型條狀物安排會造成埋設通道及耗盡模式電荷捕捉記憶體單元。舉例而言，半導體條狀物111至114能使用n型多晶矽或n型磊晶單晶矽來製作，同時字元線116、117能使用相對重地摻雜的p+型多晶矽來製作。用於n型半導體條狀物之典型的摻雜濃度於每立方公分中約為10的18次方(1018 /cm3 )，其中，能使用的實施例其摻雜濃度為每立方公分中為10的17次方(1017 /cm3 )至每立方公分中為10的19次方(1019 /cm3 )的範圍中。N型半導體條狀物之使用能尤其有利於無接面之實施例中，以增進沿著NOR型記憶體之導電性，且從而允許較高的讀取電流。
因此，包括具有電荷儲存結構之場效電晶體的記憶體單元，係形成於交叉點之三維陣列中。當使用寬度維度為25奈米等級之半導體條狀物及字元線，且脊形堆疊之間的間隙為25奈米等級時，具有數十層之裝置(例如，32層)能於單一晶片中趨近兆位元容量(10的12次方，1012 )。
記憶體材料層狀物115能包括其他電荷儲存結構。舉例而言，能使用由SONOS(BE-SONOS)電荷儲存結構策動之能帶間隙，此結構包含介電穿隧層97，介電穿隧層97包含於零偏壓下形成為倒U形價帶之複合材料。於一實施例中，複合穿隧介電層包含做為電洞穿隧(hole tunneling)層之第一層、做為能帶偏移(band offset)層之第二層以及做為隔絕層之第三層。於此實施例中之層狀物115之電洞穿隧層，包括於半導體條狀物之側表面上二氧化矽，例如使用臨場蒸氣產生技術(in-situ steam generation,ISSG)並伴隨不論是藉由後沉積NO退火還是藉由於沉積期間將NO增加至周圍之可選的氮化製程的方式形成。二氧化矽之第一層之厚度小於20埃，較佳為15埃或更薄。代表的實施例能為10埃至12埃之厚度。
於此實施例中之能帶偏移層包括躺設於電洞穿隧層上之氮化矽，例如使用低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)之方式形成，且例如使用二氯矽甲烷(dichlorosilane,DCS)及NH3 做為前驅物。於另外處理中，能帶偏移層包括氮氧化矽，為使用以N2 O做為前驅物之相似處理來製作。氮化矽之能帶偏移層厚度小於30埃，較佳為25埃或更薄。
於此實施例中之隔絕層包括躺設於氮化矽之能帶偏移層上之二氧化矽，例如使用LPCVD及以高溫氧化物(high temperature oxide,HTO)沉積之方式形成。二氧化矽之隔絕層厚度小於35埃，較佳為25埃或更薄。此三層穿隧層造成倒U形價帶能階。
第一位置之價帶能階，為足以誘發電洞穿隧通過於半導體主體及第一位置之介面間之薄區域的電場，亦足以於第一位置之後，提升價帶能階至有效消除第一位置之後於複合穿隧介電層中之電洞穿隧障壁的能階。此結構於三層穿隧介電層中建構出倒U形價帶能階，且使電場能由高速的電洞穿隧所協助，同時於電場不存在或由其他運算目的所誘發之較小的電場的存在時，能有效防止電荷滲漏通過複合穿隧介電層，其他運算例如從單元讀取資料或程式化相鄰的單元。
於代表的裝置中，記憶體材料層狀物115包含由複合穿隧介電層策動之能帶間隙，此複合穿隧介電層包括小於2奈米厚之二氧化矽層、小於3奈米厚之氮化矽層以及小於4奈米厚之二氧化矽層。於一實施例中，複合穿隧介電層是由極薄氧化矽層O1(例如，小於或等於15埃)、極薄氮化矽層N1(例如，小於或等於30埃)以及極薄氧化矽層O2(例如，小於或等於35埃)所組成，極薄氧化矽層O2在從具半導體主體之介面偏移15埃或更小偏移之情況下，造成價帶能階約2.6eV的增加。O2層藉由較低價帶能階(較高電洞穿隧障壁)以及較高的導電帶能階，於第二偏移(例如，從介面約30埃至45埃)之情況下，分隔N1層與電荷捕捉層。因為第二位置從介面距離於較遠的位置，而於第二位置之後，足以誘發電洞穿隧之電場會提升價帶能階至有效消除電洞穿隧障壁的能階。因此，O2層不會嚴重地干涉由電洞穿隧所協助之電場，同時於低場期間增進由穿隧介電層策動以阻擋滲漏之能力。
於此實施例之記憶體材料層狀物115中之電荷捕捉層，包括具有厚度大於50埃之氮化矽，於此實施例中例如包含約70埃，其中例如使用LPCVD而形成之。能採用其他電荷捕捉材料及結構，例如包含氮氧化矽(Six Oy Nz )、富矽氮化矽、富矽氧化矽以及包含埋嵌奈米粒子之捕捉層等物質。
於此實施例之記憶體材料層狀物115中之阻擋介電層，包括具有厚於50埃之厚度的二氧化矽層，於此實施例中例如包含約90埃，能藉由從氮化物濕法轉化(wet conversion)或藉由濕爐氧化處理而形成之。其他實施例能使用高溫氧化(high temperature oxide,HTO)或LPCBD SiO2 實行。其他阻擋介電層能包含如氧化鋁之高κ材料。
於代表實施例中，電洞穿隧層能為13埃之二氧化矽，能帶偏移層能為20埃之氮化矽，隔絕層能為25埃之二氧化矽，電荷捕捉層能為70埃之氮化矽，以及阻擋介電層能為90埃之氧化矽。閘極材料為使用於字元線116、117中之p+多晶矽(公函數約為5.1 eV)。
第6圖繪示形成於字元線116及半導體條狀物114之相交處的電荷捕捉記憶體單元，沿X-Z平面切取之剖視圖。主動電荷捕捉區域125、126形成於條狀物114之兩側且位於字元線116及條狀物114之間。於此所述之實施例中，如第6圖所示，每個記憶體單元為雙閘極場效電晶體，具有主動電荷儲存區域125、126，其中一個區域在半導體條狀物114之各個側面上。於圖式中以實心箭頭所示之電流，沿著p型半導體條狀物流入感測放大器，而能被測量並指出所選擇的記憶體單元之狀態。
第7圖繪示形成於字元線116、117及半導體條狀物114之相交處的電荷捕捉記憶體單元，沿X-Y平面擷取之的剖視圖。說明電流路徑下流至半導體條狀物114。於作用為字元線之字元線116、117間之源極/汲極區域128、129、130能為無接面，源極及汲極摻雜所具有之導電類型不會與於字元線下方之通道區域的導電類型相反。於無接面之實施例中，電荷捕捉場效電晶體能具有p型通道結構。而且，於一些實施例中，能於定義字元線之後，以自對準植入程序進行源極及汲極之摻雜。
於另外實施例中，半導體條狀物111至114能以無接面安排來使用輕微摻雜的n型半導體主體，而造成能以耗盡模式運算之埋設通道場效電晶體，伴隨用於電荷捕捉單元之自然挪移的較低閾值分布。
第8圖繪示根據本發明實施例之積體電路之簡化的方塊圖。於此所述實行之NOR型排列中，積體電路線975於半導體基板上，包含三維快閃記憶體陣列960。列解碼器961耦合至複數字元線962，且沿著記憶體陣列960中之列來排列。行解碼器963耦合至位元線964，且沿著記憶體陣列960中對應堆疊之行來排列，以從陣列960中之記憶體單元讀取及程式化資料。平面解碼器958透過源極線959耦合至記憶體陣列960中之複數平面中。於匯流排965上，將位址供給至行解碼器963、列解碼器961及平面解碼器958。於此範例中，方塊966中之感測放大器及資料輸入結構，透過資料匯流排967耦合至行解碼器963。從積體電路975上之輸入/輸出埠，或從積體電路975之內部或外部的其他資料來源，透過資料輸入線971，將資料供給至方塊966中之資料輸入結構。於所述之實施例中，積體電路上包含其他電路974，例如一般目的之處理器或特殊目的應用電路，或者提供由記憶體陣列所支持之系統單晶片功能之模組的組合。從方塊966中之感測放大器，透過資料輸出線972，將資料供給至積體電路975上之輸入/輸出埠，或者供給至積體電路975之內部或外部的其他資料標的。
使用偏壓安排狀態機器969而實行於此範例中之控制器，此控制器係控制經由電壓供應器或於方塊968中之供應器所產生或所提供之偏壓安排供給電壓的施加，例如讀取電壓、抹除電壓、程式化電壓、抹除驗證電壓及程式化驗證電壓。控制器能使用如習知技藝之特殊目的邏輯電路來實行。於另外實施例中，控制器包括一般目的之處理器，此處理器能實行於相同的積體電路上，此積體電路執行電腦程式以控制裝置之運算。於其他實施例中，特殊目的邏輯電路及一般目的之處理器之組合能被使用於此控制器之實行。
第9圖繪示如第5圖之結構之另外結構的立體圖。於圖式中，將再次使用相似結構之元件符號，且不再描述。第9圖與第5圖相異之處在於：由於形成字元線之蝕刻處理，絕緣層110之表面110A以及半導體條狀物113、114之側表面113A、114A，係外露於作用為字元線之字元線116之間。因此，於字元線之間，能完全或部分地蝕刻記憶體材料層狀物115而不傷害運算。然而，於一些結構中，不必須蝕刻穿過記憶體層狀物115，此記憶體層狀物115形成如描述於此之介電電荷捕捉結構。
第10圖如同第6圖，繪示沿X-Z平面擷取之記憶體單元的剖視圖。第10圖與第6圖相同，於此剖視圖中，繪示第9圖之結構，此結構造成與實行於第5圖之結構相同的記憶體單元。第11圖如同第7圖，繪示沿X-Y平面擷取之記憶體單元的剖視圖。第11圖與第7圖相異之處在於：沿著半導體條狀物114之側表面(例如，元件符號114A)的區域128a、129a及130a，能移除記憶體材料。
第12至16圖繪示基本處理流程之階段，此流程用於僅使用二個圖案化遮罩步驟實行如上所述之三維記憶體列，此圖案化遮罩步驟為用於陣列形成之關鍵對齊步驟。於第12圖中，所示之結構是由絕緣層210、212、214之交錯沉積以及使用摻雜半導體而形成之半導體層211、213所構成，例如於晶片之陣列區域中進行地毯式沉積。根據實行態樣，半導體層211、213能使用具有n型或p型摻雜之多晶矽或磊晶單晶矽來實行。交錯絕緣層210、212、214能例如使用二氧化矽、其他氧化矽或氮化矽來實行。此些層狀物能以各種方式形成，此方式包含可用於技藝中的低壓化學氣相沉積LPCVD處理。
第13圖繪示微影圖案化步驟之結果，此步驟用以定義半導體條狀物之複數脊形堆疊250，其中半導體條狀物為使用半導體層211、213之材料來實行，且藉由絕緣層212、214來隔絕。深且高的長寬比的溝槽能形成於堆疊中，此堆疊支持許多層狀物，且使用應用碳硬遮罩及反應離子蝕刻之微影基本處理來形成。
雖未繪示，於此步驟中，定義記憶體串之另外方位：位元線端至源極線端方位，以及源極線端至位元線端方位。
第14A至14B圖分別顯示下個階段，用於包含如抗熔絲單元結構之可程式化電阻記憶體結構的實施例，以及用於包含如SONOS型記憶單元結構之可程式化電荷捕捉記憶體結構的實施例。
第14A圖繪示於實施例中地毯式沉積記憶體材料層狀物215的結果，其中，記憶體材料是由如第1圖所示之抗熔絲結構之單層所組成。於另外情況下，不施加地毯式沉積，而是施加氧化處理，以於外露的半導體條狀物之側面上形成氧化物，其中，此氧化物作用為記憶體材料。
第14B圖繪示地毯式沉積層狀物315的結果，其中，層狀物315包括多層電荷捕捉結構，此結構包含如上關於第4圖所述之穿隧層397、電荷捕捉層398及阻擋層399。如第14A及14B圖所示，記憶體層狀物215、315以共行方式沉積於半導體條狀物之脊形堆疊(第13圖之250)的上方。
第15圖顯示高度長寬比填充步驟之結果，其中，沉積如具有n型或p型摻雜之多晶矽之導電材料以形成層狀物225，以用於作用為字元線之字元線。而且，於使用多晶矽之實施例中，矽化物層226能形成於層狀物225之上方。如圖式所示，於所述之實施例中，使用如多晶矽之低壓化學氣相沉積的高度長寬比之沉積技術，以完全填充脊形堆疊間之溝槽220，甚至是具高度長寬比於10奈米等級之寬度非常狹窄的溝槽。
第16圖顯示第二微影圖案化步驟之結果，使用此步驟以定義作用為三維記憶體陣列之字元線的複數字元線260。第二微影圖案化步驟使用針對陣列之關鍵維度且用於蝕刻字元線間之高度長寬比溝槽的單一遮罩，而不蝕刻穿透脊形堆疊。能使用蝕刻處理蝕刻多晶矽，此處理對於氧化矽或氮化矽上方之多晶矽具有高度選擇性。因此，根據相同遮罩使用交錯蝕刻處理，以蝕刻穿透導電層及絕緣層，且此處理停止於位在下方之絕緣層210上。
於此步驟，亦能定義接地選擇線。於此步驟，雖然閘極結構共形於個別半導體條狀物堆疊，亦能定義由串選擇線控制之閘極結構。
可選的製造步驟包含於複數字元線之上方形成硬遮罩，以及於閘極結構之上方形成硬遮罩。硬遮罩能使用相對厚的氮化矽或其它能阻擋離子植入處理之材料來形成。於形成硬遮罩之後，能施加植入以增加半導體條狀物中之階梯結構的摻雜濃度，且從而減少沿著半導體條狀物之電流路徑的電阻。藉由使用受控制的植入能量，能造成植入滲透至半導體條狀物之底部，以及堆疊中之每個躺設其上之半導體條狀物。
隨後，移除硬遮罩，以沿著字元線之頂表面及閘極結構之上方外露矽化物層。於陣列之頂部上方形成層間介電質之後，開設與插頭連接之通孔(via)，形成例如使用鎢填充材料之插頭而抵達至閘極結構之頂表面。圖案化躺設其上之金屬線，以做為SSL線連接至行解碼電路。建構出三平面解碼網路，並使用一字元線、一位元線及一SSL線存取所選擇的單元。參照發明名稱為「Plane Decoding Method and Device for Three Dimensional Memories」之美國專利案第6,906,940號案。
附圖1繪示已經製造且測試之八層垂直閘極、薄膜電晶體、BE-SONOS電荷捕捉裝置之局部剖視圖。此裝置以75奈米之半截距製作。通道為約18奈米厚之n型多晶矽。使用無增加接面植入，以造成無接面結構。位於條狀物之間以隔絕Z方向上之通道的絕緣材料，為約40奈米厚之二氧化矽。以p+多晶矽線提供閘極。因使用溝槽蝕刻而形成隨著溝槽愈深則條狀物之寬度逐漸愈寬的傾斜側壁之結構，故較低的條狀物之寬度大於較高的條狀物之寬度，且條狀物間之絕緣材料比多晶矽被蝕刻得更多。
第17圖繪示三維NOR型快閃記憶體陣列結構之立體圖。從圖中移除填充材料，以外露增加的結構。舉例而言，移除脊形堆疊中之半導體條狀物之間的絕緣層，且移除半導體條狀物之脊形堆疊之間的絕緣層。
於絕緣層上形成多層陣列，多層陣列包含共形於複數脊形堆疊且做用為字元線WLn+1 、WLn 、WLn-1 之複數字元線。字元線之數量能擴大至符合特定應用之需求。複數脊形堆疊中之每個皆包含半導體條狀物。堆疊之數量能擴大至符合特定應用之需求。於相同平面上之半導體條狀物藉由橫向半導體條狀物電性耦合在一起，此橫向半導體條狀物係電性耦合至複數源極線。半導體條狀物之每個平面具有對應的源極線電壓。雖然半導體條狀物之特定平面能具有多重橫向源極線條狀物，但此些位於相同平面上之條狀物分享共用的源極線電壓。平面之數量能擴大至符合特定應用之需求。
半導體條狀物之堆疊於沿著每個半導體條狀物之多重位置耦合至源極線。而且，半導體狀物之堆疊於沿著每個半導體條狀物之多重位置耦合至位元線。此結果為NOR型排列，其中，沿著半導體條狀物之字元線之位置，為介於連接至字元線之一側面之源極線以及連接至字元線另一側面之位元線接觸插頭之間。於所示之排列中，此些元件沿著半導體條狀物由左到右之順序，為源極線-字元線-位元線接觸-字元線-源極線-字元線-位元線接觸。
特定字元線選擇記憶體單元之特定垂直平面。特定源極線選擇記憶體單元之特定水平平面。特定位元線選擇記憶體單元之特定堆疊。字元線訊號、源極線訊號及位元線訊號之三重組合，足以從記憶體單元之三維陣列選擇特定的記憶體單元。
所示之記憶體單元能分享相同的位元線而向左右重複。所示之記憶體單元能分享相同的字元線而向前後重複。而且，所示之記憶體單元能增加更多的半導體堆疊之平面而向上重複。
第18圖繪示三維NOR型快閃記憶體陣列結構之簡化佈局圖。藉由DIFF指示半導體條狀物之堆疊，指出三個垂直固體條狀物。於此情況中，指示半導體條狀物之三個堆疊。藉由橫向源極線條狀物連接並藉由共用SL指示相同平面上但不同堆疊之半導體條狀物。半導體條狀物之每個平面具有對應的源極線電壓。特定源極線電壓於沿著半導體條狀物之堆疊之多重位置，耦合至半導體條狀物之堆疊之特定層狀物之橫向源極線。
躺設於其上之半導體條狀物之堆疊，為由WLn+2 、WLn+1 、WLn 、WLn-1 指示之橫向字元線。字元線與半導體條狀物之共形的重疊，指示記憶體單元之位置。記憶體單元之特定類型，能隨著夾設於字元線及半導體條狀物之間的特定記憶體材料而有所不同。最後，藉由金屬BL指示之位元線為排列成與半導體條狀物平行，且躺設於字元線之上方。每個位元線於沿著半導體條狀物之堆疊之多重位置，耦合至半導體條狀物之特定堆疊之所有的層狀物。藉由BL接觸來指示此些位置。
第19圖繪示階梯結構之範例，為將三維記憶體之不同的層狀物電性耦合至不同的源極線。不同的階梯被指示為SL(1)、SL(2)及SL(3)，指示每個階梯具有對應的源極線電壓，正如同半導體條狀物之堆疊之每個平面分享共用源極線電壓。階梯結構連接半導體條狀物之堆疊之不同的平面至源極線接觸及源極線，再連接至解碼器。
階梯結構係耦合至每個橫向源極線條狀物。另外，因為於相同平面上之橫向源極線條狀物分享相同源極線電壓，只要橫向源極線條狀物是電性連接在一起的，橫向源極線條狀物之子集能具有階梯結構。此階梯結構係電性連接至用於連接解碼電路之不同源極線，以選擇陣列內之平面。階梯結構之較高階梯比階梯結構之較低階梯移除較多材料，以使源極線接觸能抵達至較低階梯，而不會被較高階梯阻擋。於定義複數脊形堆疊時，此些階梯結構能同時被圖案化。
第20圖繪示階梯結構之另一範例，為將三維記憶體之不同的層狀物電性耦合至不同的源極線。
對照於第19圖階梯結構，第20圖之階梯結構具有延伸部，此延伸部藉由不同的延伸長度從三維陣列往外延伸。階梯結構之較低階梯比階梯結構之較高階梯延伸得較多，以使源極線接觸能抵達至較低階梯，而不會被較高階梯阻擋。
第21至23圖顯示用於不同運算之偏壓配置的範例。被選擇來施行運算之記憶體單元以虛線圈指示。對應此記憶體單元之位元線、字元線及源極線為「被選擇的」。不對應此記憶體單元之其他位元線、字元線及源極線為「不被選擇的」。
所示之記憶體單元能分享相同的位元線而向左右重複。所示之記憶體單元能分享相同的字元線而向前後重複。而且，所示之記憶體單元能增加更多的半導體堆疊之平面而向上重複。
第21圖繪示如第17圖所示且於所選擇之記憶體單元施行程式化運算之三維NOR型快閃記憶體陣列結構之立體圖。
不被選擇的位元線以0V施加偏壓。被選擇的位元線以5V施加偏壓。不被選擇的源極線施加偏壓為浮動。被選擇的源極線以0V施加偏壓。不被選擇的字元線以0V施加偏壓。被選擇的字元線以10V施加偏壓。
指示的偏壓執行通道熱電子(channel hot electron,CHE)程式化。因藉由p+多晶插頭位元線接觸及n型半導體條狀物形成二極體，而能消除逸散電流路徑，例如從被選擇的位元線流入不被選擇的位元線之路徑。
第22圖繪示如第17圖所示且於所選擇之記憶體單元施行讀取運算之三維NOR型快閃記憶體陣列結構之立體圖。
不被選擇的位元線以0V施加偏壓。被選擇的位元線以1.5V施加偏壓。不被選擇的源極線施加偏壓為浮動。被選擇的源極線以0V施加偏壓。不被選擇的字元線以0V施加偏壓。被選擇的字元線以介於抹除及程式化閾值電壓之間的讀取參考電壓Vref施加偏壓。
指示的位元線偏壓係大於二極體導通偏壓(diode turn-on bias)，以允許充足的讀取邊限。再者，因藉由p+多晶插頭位元線接觸及n型半導體條狀物形成二極體，而能消除逸散電流路徑，例如從被選擇的位元線流入不被選擇的位元線之路徑。
第23圖繪示如第17圖所示且於所選擇之記憶體單元施行抹除運算之三維NOR型快閃記憶體陣列結構之立體圖。
位元線施加偏壓為浮動。不被選擇的源極線施加偏壓為浮動。被選擇的源極線以13V施加偏壓。字元線以0V施加偏壓。
指示的偏壓執行用於抹除之電洞注入。對於不被選擇的記憶體單元而言，高的正WL偏壓能幫助防止抹除干擾(erase disturb)。
於另一實施例中，亦能於三維NOR型DRAM記憶體陣列上，以揮發性記憶儲存方式執行第21至23圖之程式化、讀取及抹除偏壓安排。
雖然本發明藉由參照詳述於上之較佳實施例及範例而揭露，但應理解為此些範例為用於說明而非用於限定。考量到對於熟悉該項技藝者而言，將隨時發生修改及組合，其中，修改及組合將於本發明之精神及下列申請專利範圍之範疇內。
10、110、210、212、214．．．絕緣層
11、12、13、14、111、112、113、114．．．半導體條狀物
15、115、215、315．．．層狀物
16、17、116、117、260．．．字元線
18、19、118、119．．．矽化物層
20、120、220．．．溝槽
21、22、23、24、121、122、123、124．．．絕緣材料
25、26、125、126．．．主動區域
97．．．穿遂介電層
98．．．電荷儲存層
99．．．阻擋介電層
110A．．．表面
113A、114A．．．側表面
128、129、130．．．源極/汲極
128a、129a、130a．．．區域
211、213．．．半導體層
225．．．層狀物
226．．．矽化物層
250．．．堆疊
397．．．穿隧層
398．．．電荷儲存層
399．．．阻擋介電層
858、958．．．平面解碼器
859、959．．．源極線
860、960．．．記憶體陣列
861、961．．．列解碼器
862、962．．．字元線
863、963．．．行解碼器
864、964．．．位元線
865、965．．．匯流排
866、966．．．方塊
867、967．．．資料匯流排
868、968．．．方塊
869、969．．．偏壓安排狀態機器
871、971．．．資料輸入線
872、972．．．資料輸出線
874、974．．．其他電路
875、975．．．積體電路
第1圖繪示三維記憶體結構之立體圖，做為描述於本文之三維記憶體結構，包含平行於Y軸且排列於複數脊狀堆疊中之半導體條狀物之複數平面，包含位於半導體條狀物之側表面上之記憶層，以及包含與排列於複數脊形堆疊上方之底表面共形的複數字元線。
第2圖繪示從第1圖之結構中沿X-Z平面擷取之記憶體單元的剖視圖。
第3圖繪示從第1圖之結構中沿X-Y平面擷取之記憶體單元的剖視圖。
第4圖繪示積體電路的概要圖，積體電路包含具有列、行及平面解碼電路之三維暫存記憶體陣列。
第5圖繪示三維NOR型快閃記憶體結構之立體圖，做為描述於本文之三維記憶體結構，包含平行於Y軸且排列於複數脊狀堆疊中之半導體條狀物之複數平面，包含位於半導體條狀物之側表面上之電荷捕捉記憶層，以及包含與排列於複數脊形堆疊上方之底表面共形的複數字元線。
第6圖繪示從第5圖之結構中沿X-Z平面擷取之記憶體單元的剖視圖。
第7圖繪示從第5圖之結構中沿X-Y平面擷取之記憶體單元的剖視圖。
第8圖繪示積體電路的概要圖，積體電路包含具有列、行及平面解碼電路之三維NOR型快閃記憶體陣列。
第9圖繪示如第5圖之三維NOR型快閃記憶體結構之另外實施方式，於其中移除字元線間之記憶層。
第10圖繪示從第9圖之結構中沿X-Z平面擷取之記憶體單元的剖視圖。
第11圖繪示從第9圖之結構中沿X-Y平面擷取之記憶體單元的剖視圖。
第12圖繪示用以製造如第1、5、9圖之記憶體裝置之處理中的第一階段。
第13圖繪示用以製造如第1、5、9圖之記憶體裝置之處理中的第二階段。
第14A圖繪示用以製造如第1圖之記憶體裝置之處理中的第三階段。
第14B圖繪示用以製造如第5圖之記憶體裝置之處理中的第三階段。
第15圖繪示用以製造如第1、5、9圖之記憶體裝置之處理中的第三階段。
第16圖繪示用以製造如第1、5、9圖之記憶體裝置之處理中的第四階段，接下來為硬遮罩及可選的植入步驟之進一步的階段。
第17圖繪示三維NOR型快閃記憶體陣列結構之立體圖。
第18圖繪示三維NOR型快閃記憶體陣列結構之簡化佈局圖。
第19圖繪示階梯結構之範例，為將三維記憶體之不同的層狀物電性耦合至不同的源極線。
第20圖繪示階梯結構之另一範例，為將三維記憶體之不同的層狀物電性耦合至不同的源極線。
第21圖繪示如第17圖所示且於所選擇之記憶體單元施行程式化運算之三維NOR型快閃記憶體陣列結構之立體圖。
第22圖繪示如第17圖所示且於所選擇之記憶體單元施行讀取運算之三維NOR型快閃記憶體陣列結構之立體圖。
第23圖繪示如第17圖所示且於所選擇之記憶體單元施行抹除運算之三維NOR型快閃記憶體陣列結構之立體圖。
10‧‧‧絕緣層
11、12、13、14‧‧‧半導體條狀物
15‧‧‧層狀物
16、17‧‧‧字元線
18、19‧‧‧矽化物層
20‧‧‧溝槽
21、22、23、24‧‧‧絕緣材料

Claims (20)

  1. 一種記憶體裝置，係包括：一積體電路基板；複數半導體材料條狀物之堆疊，係從該積體電路基板伸出，該些堆疊為脊形，且該些堆疊於複數平面位置中之不同平面位置包含由絕緣材料分隔之至少二個半導體材料條狀物；複數條字元線，正交地排列於該些堆疊上方；複數個記憶體元件，位於該些堆疊及該些字元線之表面之間；複數個位元線結構，係耦合至沿著該些堆疊之每個半導體材料條狀物的多重位置；以及複數個源極線結構，係耦合至沿著該些堆疊之每個半導體材料條狀物的多重位置，其中該些位元線結構及該些源極線結構位於該些字元線中之相鄰的字元線之間。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該些記憶體元件分別包括一穿隧層、一電荷捕捉層及一阻擋層。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該些記憶體元件支持揮發性儲存。
  4. 如申請專利範圍第1項所述之記憶體裝置，更包括複數個二極體，係緊接於該些位元線結構。
  5. 如申請專利範圍第1項所述之記憶體裝置，更包括複數個二極體，其中該些半導體材料條狀物包括該些二極體之n型矽，且各該二極體包括各該半導體材料條狀物中之一p型區域。
  6. 如申請專利範圍第1項所述之記憶體裝置，更包括複數個二極體，其中該些半導體材料條狀物包括該些二極體之n型矽，且各該二極體包括與各該半導體材料條狀物接觸之一p型插頭。
  7. 如申請專利範圍第1項所述之記憶體裝置，其中複數條位元線中之特定一位元線、複數條源極線中之特定一源極線及複數條字元線中之特定一字元線之組合的選擇，識別該些記憶體元件中之一特定記憶體元件。
  8. 如申請專利範圍第1項所述之記憶體裝置，更包括：複數個階梯結構，係將該些源極線結構耦合至複數條源極線。
  9. 一種記憶體裝置，係包括：一積體電路基板；一記憶體單元之三維陣列，係於該積體電路基板上，該三維陣列包含複數個NOR型記憶體單元之堆疊；複數字元線，排列於該些NOR型記憶體單元之堆疊上方；複數位元線結構，係耦合至沿著該些NOR型記憶體單元之堆疊的多重位置；複數源極線結構，係耦合至沿著該些堆疊之每個半導體材料條狀物的多重位置，其中該些位元線結構及該些源極線結構位於該些字元線中之相鄰的字元線之間。
  10. 如申請專利範圍第9項所述之記憶體裝置，其中該三維陣列包括於一介面區域中之複數個記憶體元件，各該記憶體元件包括一穿隧層、一電荷捕捉層及一阻擋層。
  11. 如申請專利範圍第10項所述之記憶體裝置，其中該三維陣列包括於該介面區域中之複數個記憶體元件，係支持揮發性儲存。
  12. 如申請專利範圍第9項所述之記憶體裝置，更包括複數個二極體，係緊接於該些位元線結構。
  13. 如申請專利範圍第9項所述之記憶體裝置，更包括複數個二極體，其中該些堆疊包括該些二極體之n型矽，且各該二極體包括各該堆疊中之一p型區域。
  14. 如申請專利範圍第9項所述之記憶體裝置，更包括複數個二極體，其中該些堆疊包括該些二極體之n型矽，且各該二極體包括與各該堆疊接觸之一p型插頭。
  15. 如申請專利範圍第9項所述之記憶體裝置，其中複數位元線中之特定一位元線、複數源極線中之特定一源極線及複數字元線中之特定一字元線之組合的選擇，識別該些記憶體單元之該三維陣列中之一特定記憶體單元。
  16. 如申請專利範圍第9項所述之記憶體裝置，更包括：複數個階梯結構，係將該些源極線結構耦合至複數源極線。
  17. 一種運算三維記憶體陣列之方法，係包括：於一三維陣列中對複數個NOR型記憶體單元之相鄰 的堆疊施加偏壓；其中，該些堆疊為脊形，包括複數半導體材料條狀物從一積體電路基板伸出，該些堆疊於複數平面位置中之不同平面位置包含由絕緣材料分隔之至少二個半導體材料條狀物；且該三維陣列還包含：複數條字元線，正交地排列於該些堆疊上方；複數個記憶體元件，位於該些堆疊及該些字元線之表面之間；複數個位元線結構，耦合至沿著該些堆疊之每個半導體材料條狀物的多重位置；以及複數個源極線結構，耦合至沿著該些堆疊之每個半導體材料條狀物的多重位置，其中該些位元線結構及該些源極線結構位於該些字元線中之相鄰的字元線之間；對該些NOR型記憶體單元之相鄰的該些堆疊施加偏壓的方式，包含：對該些位元線施加偏壓，該些位元線經由複數個二極體耦合至沿著該些NOR型記憶體單元之堆疊的多重位置。
  18. 如申請專利範圍第17項所述之方法，其中該些堆疊包括複數個記憶體元件，各該記憶體元件包括一穿隧層、一電荷捕捉層及一阻擋層。
  19. 如申請專利範圍第17項所述之方法，其中該些堆疊包括複數個記憶體元件，係支持揮發性儲存。
  20. 如申請專利範圍第17項所述之方法，更包括複數個二極體，係緊接於複數個位元線結構。
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