KR102448489B1 - 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들 - Google Patents

Abstract

반도체 기판 위에 형성된 폴리실리콘의 활성 컬럼들을 포함하는 메모리 구조로서, 각각의 활성 컬럼은 하나 이상의 수직의 NOR 스트링들을 포함하고, 각각의 NOR 스트링은 로컬 소스 라인 및 로컬 비트 라인을 공유하는 박막 저장 트랜지스터들을 갖고, 로컬 비트 라인은 세그먼트화된 글로벌 비트 라인의 하나의 세그먼트에 의해 반도체 기판에 제공된 감지 증폭기에 접속된다.

Description

3-차원 수직 NOR 플래시 박막 트랜지스터 스트링들

본 발명은 고-밀도 메모리 구조들에 관한 것이다. 특히, 본 발명은 수평의 워드 라인들과 함께 수직의 스트립(strip)들로 형성된 박막 저장 트랜지스터들과 같은 상호접속된 박막 저장 소자들로 형성된 고-밀도 메모리 구조들에 관한 것이다.

이 게시물에서는, 메모리 회로 구조들이 설명된다. 상기 구조들은 종래의 제조 공정들을 사용하여 평면 반도체 기판들(예를 들어, 실리콘 웨이퍼들) 상에서 제조될 수 있다. 명확한 설명을 위해, "수직"이란 용어는 반도체 기판의 표면에 직각인 방향을 지칭하고, "수평"이란 용어는 그 반도체 기판의 표면에 평행한 임의의 방향을 지칭한다.

"3-차원 수직의 NAND 스트링들"과 같은 수많은 고-밀도 비-휘발성 메모리 구조들이 종래 기술에 알려져 있다. 상기 고-밀도 메모리 구조들 중 많은 구조들은 적층된 박막들(예를 들어, 폴리실리콘 박막들)로 형성된 박막 저장 트랜지스터들을 사용하여 형성되고, "메모리 스트링들"의 어레이들로 조직된다. 하나의 유형의 메모리 스트링은 NAND 메모리 스트링들로 또는 간단히 "NAND 스트링들"로 지칭된다. NAND 스트링은 수많은 직렬-접속된 박막 저장 트랜지스터("TFT")들로 구성된다. 직렬-접속된 TFT들 중 임의의 것의 콘텐츠를 판독하거나 또는 프로그래밍하는 것은 스트링 내의 모든 직렬-접속된 TFT들의 활성화를 필요로 한다. 박막 NAND 트랜지스터들은 단결정 실리콘 내에 형성된 NAND 트랜지스터들보다 낮은 전도성을 가지므로, NAND TFT들의 긴 스트링에 걸쳐 전도되기 위해 필요로 되는 낮은 판독 전력으로 인해 판독 액세스가 비교적으로 느려진다(즉, 긴 대기 시간).

또 다른 유형의 고밀도 메모리 구조들은 NOR 메모리 스트링들 또는 "NOR 스트링들"로 지칭된다. NOR 스트링은, 각각이 공유된 소스 영역 및 공유된 드레인 영역에 접속된 수많은 저장 트랜지스터들을 포함한다. 따라서, NOR 스트링 내의 트랜지스터들은 병렬 접속되고, 이에 따라, NOR 스트링 내의 판독 전류는 NAND 스트링에 걸친 판독 전류보다 훨씬 낮은 저항을 거쳐 전도된다. NOR 스트링 내의 저장 트랜지스터를 판독하거나 또는 프로그래밍하기 위해서, 단지 그 저장 트랜지스터만이 활성화(즉, "온(on)" 또는 전도)될 필요가 있고, NOR 스트링 내의 모든 다른 저장 트랜지스터들은 휴지 상태(dormant)(즉, "오프(off)" 또는 비-전도)로 남아있을 수 있다. 따라서, NOR 스트링은 판독할 활성화된 저장 트랜지터들의 훨씬 빠른 감지를 허용한다. 종래의 NOR 트랜지스터들은 채널 열-전자 주입 기술에 의해 프로그래밍 되는데, 상기 채널 열-전자 주입 기술에서, 전자들은 소스 영역과 드레인 영역 사이의 전압 차이로 인해 채널 영역에서 가속화되고, 적절한 전압이 제어 게이트에 공급될 때, 제어 게이트와 채널 영역 사이의 전하-구속 층(charge-trapping layer)으로 주입된다. 채널 열-전자 주입 프로그래밍은 비교적 큰 전자 전류가 채널 영역을 흐르는 것을 필요로 하므로, 병렬로 프로그래밍될 수 있는 트랜지스터들의 수를 제한한다. 열-전자 주입에 의해 프로그래밍되는 트랜지스터들과 달리, 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 또는 직접 터널링에 의해 프로그래밍되는 트랜지스터들에서는, 전자들이 제어 게이트와 소스 및 드레인 영역들 사이에 공급되는 높은 전기장에 의해 채널 영역에서부터 전자-구속 층으로 주입된다. 파울러-노드하임 터널링 또는 직접 터널링은 크기 면에서 채널 열-전자 주입보다 훨씬 효율적이므로, 대대적으로 병렬 프로그래밍을 허용하지만; 그러나, 이러한 터널링은 프로그래밍-디스터브(program-disturb) 조건들에 더 취약하다.

3-차원 NOR 메모리 어레이들은 에이치 티 루이(H.T Lue)의, 2011년 3월 11일자로 출원되고, 2014년 1월 14일자로 등록된, 발명의 명칭이 "Memory Architecture of 3D NOR Array"인 미국 특허 번호 제8,630,114호에 게시되어 있다.

하이빙 펭(Haibing Peng)의, 2015년 9월 21일자로 출원되고, 2016년 3월 24일자로 공개된, 발명의 명칭이 "Three-Dimensional Non-Volatile NOR-type Flash Memory"인 미국 특허 출원 공개 번호 US2016/0086970 A1는, 비-휘발성 NOR 플래시 메모리 디바이스들 개시하는데, 상기 비-휘발성 NOR 플래시 메모리 디바이스들은 전도 채널의 하나의 측면에 또는 두 개의 반대 측면들에 위치된 모든 전계 효과 트랜지스터들에 의해 공유되는 소스 및 드레인 전극들과 함께 개개의 메모리 셀들이 반도체 기판과 평행한 수평 방향을 따라 스태킹(stacking)된 기본 NOR 메모리 그룹들의 어레이들로 구성된다.

3-차원 수직 메모리 구조들은, 예를 들어, 알스마이어(Alsmeier) 등의, 2013년 1월 30일자로 출원되고, 2014년 11월 4일자로 등록된, 발명의 명칭이 "Compact Three-Dimensional Vertical NAND and Methods of Making Thereof"인 미국 특허 번호 제8,878,278호("알스마이어")에 게시되어 있다. "알스마이어"는 "테라비트 셀 어레이 트랜지스터(terabit cell array transistor)" (TCAT) NAND 어레이들(도 1A), "파이프-모양 비트-코스트 스케일러블(pipe shaped bit-cost scalable)" (P-BiCS) 플래시 메모리(도 1B), 및 "수직의 NAND" 메모리 스트링 구조와 같은 다양한 유형의 고-밀도 NAND 메모리 구조들을 게시한다. 이와 마찬가지로, 워커(Walker) 등의, 2002년 12월 31일자로 출원되고, 2006년 2월 28일자로 등록된, 발명의 명칭이 "Method for Fabricating Programmable Memory Array Structures Incorporating Series - Connected Transistor Strings"인 미국 특허 번호 제7,005,350호("워커Ⅰ")가 또한 수많은 3-차원 고-밀도 NAND 메모리 구조들을 게시한다.

워커의, 2005년 8월 3일자로 출원되고, 2009년 11월 3일자로 등록된, 발명의 명칭이 "Dual-Gate Device and Method"인 미국 특허 번호 제7,612,411호("워커Ⅱ")는, 공동 활성 영역이 공동 활성 영역의 반대 측면들 상에 형성된 2개의 NAND 스트링들 내의 독립적으로 제어되는 저장 소자들을 서빙(serving)하는 "이중 게이트" 메모리 구조를 게시한다.

3-차원 NOR 메모리 어레이들은 에이치 티 루이의, 2011년 3월 11일자로 출원되고, 2014년 1월 14일자로 등록된, 발명의 명칭이 "Memory Architecture of 3D NOR Array"인 미국 특허 번호 제8,630,114호에 게시되어 있다.

수직의 폴리실리콘 게이트들에 의해 제어되는 수평의 NAND 스트링들을 포함하는 3-차원 메모리 구조는 더블유. 킴(W. Kim) 등의, 2009 Symposium on VLSI Tech. Dig. of Technical Papers, pp. 188-189에 공개된 논문 "Multi-layered Vertical gate NAND Flash Overcoming Stacking Limit for Terabit Density Storage"("킴")에 게시되어 있다. 수직의 폴리실리콘 게이트들과 함께 수평의 NAND 스트링들을 또한 포함하는 또다른 3-차원 메모리 구조는 에이치 티 루이 등의, 2010 Symposium on VLSI: Tech. Dig. Of Technical Papers, pp.131-132에 공개된 논문 "A Highly Scalable 8-Layer 3D Vertical-gate(VG) TFT NAND Flash Using Junction-Free Buried Channel BE-SONOS Device"에 게시되어 있다.

도 1a는 종래 기술의 3-차원 수직의 NAND 스트링들(111 및 112)을 도시한다. 도 1b는 종래 기술의 3-차원 수직의 NAND 스트링의 기본 회로 표현(140)을 도시한다. 구체적으로, 도 1a의 수직의 NAND 스트링(111 및 112) 및 그들의 회로 표현(150) - 각각은 32개 이상의 트랜지스터들을 기판의 표면을 따라 직렬 접속시키기 보다는 - 각각은 본질적으로 기판에 직각이 되도록 90도 회전된 종래의 수평 NAND 스트링이다. 수직의 NAND 스트링들(111 및 112)은 기판에서부터 고층 건물처럼 솟아 있는 스트링 구조 내의 직렬-접속된 박막 트랜지스터(TFT)들인데, 각각의 TFT는 워드 라인 전도체들의 인접한 스택 내에 워드 라인 전도체들 중 하나에 의해 제공되는 제어 게이트 및 저장 소자를 갖는다. 도 1b에 도시된 바와 같이, 수직의 NAND 스트링의 가장 간단한 구현 예에서, TFT들(15 및 16)은 각각 개별적인 워드 라인들(WL₀ 및 WL₃₁)에 의해 제어되는 NAND 스트링(150)의 제1 메모리 트랜지스터 및 마지막 메모리 트랜지스터이다. 신호 BLS에 의해 활성화되는 비트 라인 선택 트랜지스터(11) 및 신호 SS에 의해 활성화되는 접지 선택 트랜지스터(12)는, 판독, 프로그래밍, 프로그래밍-금지, 및 삭제 동작들 동안, 수직의 NAND 스트링(150) 내에서 어드레싱된(addressed) TFT를 단자(14)에서 대응하는 글로벌 비트 라인(GBL)에, 그리고 단자(13)에서 글로벌 소스 라인(접지)(GSL)에 접속시키는 역할을 한다. 임의의 하나의 TFT(예를 들어, TFT(17))의 콘텐츠를 판독하거나 또는 프로그래밍하는 것은 수직의 NAND 스트링(150) 내의 32개의 모든 TFT들의 활성화를 필요로 하는데, 이는 각각의 TFT를 판독-디스터브 및 프로그래밍-디스터브 조건들에 노출시킨다. 이러한 조건들은 수직의 NAND 스트링에 제공될 수 있는 TFT들의 수를 64개 이하 또는 128개 이하의 TFT들로 제한한다. 더욱이, 수직의 NAND 스트링이 그 위에 형성된 폴리실리콘 박막들은 단-결정 실리콘 기판에 형성된 종래의 NAND 스트링들보다 훨씬 낮은 채널 이동성 - 그래서 보다 높은 저항률- 을 가지므로, 그 결과 종래의 NAND 스트링의 판독 전류에 비해 낮은 판독 전류를 초래한다.

발명의 명칭이 "Vertical Structure Semiconductor Memory Devices And Methods OF Manufacturing The Same"인 미국 특허 출원 공개 번호 제2011/0298013호("황(Hwang)")는 3-차원 수직의 NAND 스트링들을 게시한다. "황"은, 도 4D에서 (본 발명의 도 1c에 나타낸 바와 같은) 랩-어라운드(wrap-around) 스태킹된 워드 라인들(150)에 의해 어드레싱되는 3 차원 수직의 NAND 스트링들의 블록을 도시한다.

에이탄(Eitan)의, 1996년 7월 23일자로 출원되고, 1998년 6월 16일자로 등록된, 발명의 명칭이 "Memory Cell utilizing asymmetrical charge trapping"인 미국 특허 번호 제5,768,192호는 본 발명의 일 실시예에서 사용되는 유형의 NROM형 메모리 트랜지스터 동작을 게시한다.

즈비 오르-바흐(Zvi Or-Bach) 등의, 2010년 10월 11일자로 출원되고, 2011년 9월 27일자로 등록된, 발명의 명칭이 "Semiconductor Device and Structure"인 미국 특허 번호 제8,026,521호는 층-전달된 단-결정 실리콘의 제1 층 및 제2 층을 게시하는데, 여기서, 제1 층 및 제2 층은 수평 배향된 트랜지스터들을 포함한다. 그 구조에서, 수평 배향된 트랜지스터들의 제2 층은 수평 배향된 트랜지스터들의 제1 층 위에 겹치고, 각각의 그룹의 수평 배향된 트랜지스터들은 사이드 게이트(side gate)들을 갖는다.

종래의 비-휘발성 메모리 트랜지스터 구조를 갖지만 짧은 유지 시간을 갖는 트랜지스터들은 "준-휘발성(quasi-volatile)"이라고 지칭될 수 있다. 상기 문맥에서, 종래의 비-휘발성 메모리들은 10년이 넘는 데이터 유지 시간을 갖는다. 단결정 실리콘 기판 상의 평편한 준-휘발성 메모리 트랜지스터는 에이치 씨 완(H.C. Wann) 및 씨 휴(C.Hu)의, IEEE Electron Device letters, Vol. 16, No. 11, 1995년 11월, pp. 491-493에 공개된 논문 "High-Endurance Ultra-Thin Tunnel Oxide in Monos Device Structure for Dynamic Memory Application"에 게시되어 있다. 준-휘발성 메모리를 갖는 준-휘발성 3-D NOR 어레이는 전술된 에이치 티 루이의 미국 특허 번호 제8,630,114호에 게시되어 있다.

티 타나카(T. Tanaka) 등의, Digest of Technical Papers, 2016 IEEE International Solid-State Circuits Conference, pp. 142-144에 공개된 논문 "A 768 Gb 3b/cell 3D-Floating-Gate NAND Flash Memory"는 3-차원 NAND 메모리 어레이 아래에 CMOS 논리 회로들을 위치시키는 것을 게시한다.

본 발명의 일 실시예에 따르면, 고-밀도 메모리 구조는 3-차원 수직의 NOR 플래시 메모리 스트링("멀티-게이트(multi-gate) 수직의 NOR 스트링" 또는 간단히 "수직의 NOR 스트링")으로 지칭된다. 상기 수직의 NOR 스트링은 병렬 접속된 수많은 박막 트랜지스터("TFT")들을 포함하고, 상기 박막 트랜지스터들은, 각각이 대체적으로 수직 방향으로 연장하는 공유된 소스 영역 및 공유된 드레인 영역을 갖는다. 추가적으로, 수직의 NOR 스트링은, 각각이 수직의 NOR 스트링 내의 TFT들의 각각의 하나를 제어하는 다수의 수평 제어 게이트들을 포함한다. 수직의 NOR 스트링 내의 TFT들이 병렬 접속되어 있으므로, 수직의 NOR 스트링 내의 판독 전류는 비슷한 수의 TFT들의 NAND 스트링에 걸친 판독 전류보다 훨씬 낮은 저항을 거쳐 전도된다. 수직의 NOR 스트링 내의 TFT들 중 임의의 하나를 판독하거나 또는 프로그래밍하기 위해, 단지 그 TFT만이 활성화될 필요가 있고, 수직의 NOR 스트링 내의 모든 다른 TFT들은 비-전도성으로 남아있을 수 있다. 결과적으로, 수직의 NOR 스트링은, 보다 빠른 감지를 허용하고 프로그래밍-디스터브 또는 판독-디스터브 조건들을 최소화하면서, 보다 많은 (예를 들어, 수백 개 이상) TFT들을 포함할 수 있다.

일 실시예에서, 수직의 NOR 스트링의 공유된 드레인 영역은 글로벌 비트 라인(global bit line)("전압 V_bl")에 접속되고, 수직의 NOR 스트링의 공유된 소스 영역은 글로벌 소스 라인(global source line)("전압 V_ss")에 접속된다. 대안적으로, 제2 실시예에서, 단지 공유된 드레인 영역만이 공급 전압에 바이어싱 된(biased) 글로벌 비트 라인에 접속되고, 공유된 소스 영역은 공유된 소스 영역 내의 전하량에 의해 결정되는 전압으로 사전-충전된다. 사전-충전을 수행하기 위해, 하나 이상의 전용 TFT들이 공유된 소스 영역의 기생 용량(parasitic capacitance)(C)을 사전-충전하기 위해 제공될 수 있다.

본 발명의 일 실시예에 따르면, 멀티-게이트 NOR 플래시 박막 트랜지스터 스트링 어레이들("멀티-게이트 NOR 스트링 어레이들")은, 각각이 실리콘 기판의 표면에 직각으로 나아가는(run) 수직의 NOR 스트링들의 어레이들로서 조직된다. 각각의 멀티-게이트 NOR 스트링 어레이는 열(row)들로 정렬된 수많은 수직의 활성 컬럼들(active columns)을 포함하고, 각각의 열은 제1 수평 방향을 따라 연장하고, 각각의 활성 컬럼은 제1 전도성의 2개의 수직의 과-도핑(heavily-doped) 폴리실리콘 영역들을 갖고, 상기 2개의 수직의 과-도핑 폴리실리콘 영역들은 도핑되지 않은(undoped) 또는 제2 전도성으로 약-도핑된(lightly-doped) 하나 이상의 수직의 폴리실리콘 영역들에 의해 분리된다. 과-도핑 영역들 각각은 공유된 소스 또는 드레인 영역을 형성하고, 각각이 제1 수평 방향에 수직하게 연장하는 수평 전도체들의 하나 이상의 스택들에 관련하여, 약-도핑 영역들 각각은 다수의 채널 영역들을 형성한다. 전하-구속 재료는 다수의 저장 소자들을 형성하여, 적어도 활성 컬럼 내의 TFT들의 채널 영역들을 도포한다. 각각의 스택 내의 수평 전도성 라인들은 서로 전기적으로 격리되고, 활성 컬럼의 채널 영역들 및 저장 소자들 위에 제어 게이트들을 형성한다. 이 방식으로, 멀티-게이트 NOR 스트링 어레이는 저장 TFT들의 3-차원 어레이를 형성한다.

일 실시예에서, 지원 회로(support circuitry)가 반도체 기판 내에 형성되어 지원 회로부 및 반도체 기판 위에 형성된 다수의 멀티-게이트 NOR 스트링 어레이들을 지원한다. 지원 회로는 다른 것들 중에서도 어드레스 엔코더들(address encoders), 어드레스 디코더들(address decoders), 감지 증폭기들, 입력/출력 드라이버들, 시프트 레지스터들(shift registers), 래치들(latches), 기준 셀들, 전력 공급 라인들, 바이어스(bias) 및 기준 전압 생성기들, 인버터들(inverters), NAND, NOR, 배타적 논리합(Exclusive-Or) 및 다른 논리 게이트들, 다른 메모리 소자들, 시퀀서(sequencer)들, 및 상태 기계들을 포함할 수 있다. 멀티-게이트 NOR 스트링 어레이들은 다수의 회로 블록들로 조직될 수 있는데, 각각의 블록은 다수의 멀티-게이트 NOR 스트링 어레이들을 갖는다.

본 발명의 실시예들에 따르면, 수직의 NOR 스트링 내의 TFT들의 임계 전압들의 변형들은 동일한 또는 또다른 멀티-게이트 수직의 NOR 스트링 어레이 내에 하나 이상의 전기적 프로그래밍가능 기준 수직의 NOR 스트링들을 제공함으로써 보상될 수 있다. 수직의 NOR 스트링에 내재된 백그라운드(background) 누설 전류들은 판독 중인 TFT의 결과들과 프로그래밍가능 기준 수직의 NOR 스트링 상에서 동시에 판독되는 TFT의 결과들을 비교함으로써 판독 동작 동안 상당히 중화될 수 있다. 몇몇 실시예들에서, 수직의 NOR 스트링의 각각의 TFT는 각각의 제어 게이트와 그들의 대응하는 채널 영역 사이의 용량성 결합(capacitive coupling)을 증폭시키도록 성형되어, 프로그래밍하는 동안 채널 영역들로부터 전하-구속 재료(즉, 저장 소자)로의 터널링을 증가시키고, 삭제하는 동안 제어 게이트로부터 전하-구속 재료로의 전하 주입을 감소시킨다. 상기 유익한 용량성 결합은 수직의 NOR 스트링의 각각의 TFT에 2 이상의 비트를 저장하는 데 특히 유용하다. 또다른 실시예에서, 각각의 TFT의 전하-구속 재료는, 저장된 데이터의 새로고침을 필요로 하는 보다 짧은 유지 시간에도 불구하고, 높은 기록/삭제 사이클 내구성을 제공하도록 수정된 구조를 가질 수 있다. 그러나, 수직의 NOR 스트링 어레이에 필요로 되는 새로고침이 종래의 동적 랜덤-액세스 메모리(DRAM)에서 보다 훨씬 덜 빈번할 것으로 예상되므로, 본 발명의 멀티-게이트 NOR 스트링 어레이들은 몇몇의 DRAM 응용례들에서 동작할 수 있다. 수직의 NOR 스트링들의 이러한 사용은 종래의 DRAM들에 비해 상당히 낮은 비트-당-비용 특징의 장점을 허용하고, 종래의 NAND 스트링 어레이들에 비해 상당히 낮은 판독-대기 시간을 허용한다.

또다른 실시예에서, 수직의 NOR 스트링은 NROM/미러-비트(Mirror-bit) TFT 스트링으로서 프로그래밍/삭제, 및 판독될 수 있다.

TFT들을 -- 종래 기술의 수직 NAND 스트링들 보다 오히려 -- 수직의 NOR 스트링들로 조직하면, 그 결과 NAND 플래시 스트링에 비해 (i) 동적 랜덤 액세스 메모리(DRAM) 어레이의 판독-대기 기간에 근접할 수 있게 판독-대기 시간이 감소하고, (ii) 긴 NAND 플래시 스트링들에 연관된 판독-디스터브 및 프로그래밍-디스터브 조건들에 대한 민감도가 감소하고, 그리고 (iii) 비트 당 비용이 감소한다.

본 발명의 대안적인 실시예에 따르면, 메모리 구조 내의 각각의 활성 컬럼은 하나 이상의 수직의 NOR 스트링들을 포함하고, 각각의 NOR 스트링은 로컬 소스 라인 및 로컬 비트 라인을 공유하는 박막 저장 트랜지스터들을 갖고, 로컬 비트 라인은 세크먼트화된 글로벌 비트 라인의 하나의 세그먼트에 의해 반도체 기판 내에 제공된 감지 증폭기에 접속된다. 판독 감지 대기 시간을 상당히 감소시키기 위해, 상당한 거리(예를 들어, 칩의 절반 내지 전체의 길이)에 걸친 글로벌 비트 라인 보다는, 다수의 보다 짧은 글로벌 비트 라인 세그먼트들이 제공된다. 각각의 이러한 글로벌 세그먼트는 세그먼트 접속기를 통해 하나 이상의 이웃하는 로컬 비트 라인들을 반도체 기판 내에 제공된 세그먼트 감지 증폭기에 접속시킨다. 로컬 소스 라인들이 가상 접지 전압(예를 들어, V_ss)으로 사전-충전되는 실시예들에서, 가상 접지의 기생 용량은 한 그룹의 이웃하는 로컬 소스 라인들을 하나의 로컬 소스 라인 세그먼드에 접속시키는 짧은 글로벌 소스 라인 세그먼트 접속기를 제공함으로써 상당히 증가한다. 세그먼드 내에 포함된 로컬 소스 라인들의 수는 조합된 기생 용량(C)을 결정한다.

본 발명은 첨부된 도면과 함께, 아래의 상세한 설명을 고려하면 더욱 잘 이해된다.

도 1a는 종래 기술의 3-차원 수직의 NAND 스트링들(111 및 112)을 도시한다.
도 1b는 종래 기술의 3-차원 수직의 NAND 스트링의 기본 회로 표현(140)을 도시한다.
도 1c는 랩-어라운드 스태킹된 워드 라인들(150)에 의해 어드레싱되는 3-차원 수직의 NAND 스트링들의 블록의 3-차원 표현을 도시한다.
도 2는 메모리 셀들의 3-차원 조직을 나타내는 개념화된 메모리 구조(100)를 도시한다; 본 발명의 일 실시예에 따르면, 메모리 셀들은 수직의 NOR 스트링들 내에 제공되고, 각각의 수직의 NOR 스트링은, 각각이 수많은 수평의 워드 라인들 중 하나에 의해 제어되는 메모리 셀들을 가진다.
도 3a는 활성 컬럼 내에 형성된 수직의 NOR 스트링(300)의 Z-Y 평면의 기본 회로 표현을 도시한다; 수직의 NOR 스트링(300)은 비-휘발성 저장 TFT들의 3-차원 구조를 표현하고, 본 발명의 일 실시예에 따르면, 각각의 TFT는 각각 글로벌 비트 라인(GBL)(314) 및 글로벌 소스 라인(GSL)(313)에 의해 액세스되는, 로컬 소스 라인(LSL)(355) 및 로컬 비트 라인(LBL)(354)을 공유한다.
도 3b는 활성 컬럼 내에 형성된 수직의 NOR 스트링(305)의 Z-Y 평면의 기본 회로 표현을 도시한다; 수직의 NOR 스트링(305)은 비-휘발성 저장 TFT들의 3-차원 구조를 표현하고, 본 발명의 일 실시예에 따르면, 기생 용량(C)을 갖는 공유된 로컬 소스 라인(355) 상에 전압("V_ss")을 설정하기 위한 전용 사전-충전 TFT(370)를 포함한다.
도 3c는 하나 이상의 프로그래밍된 임계 전압들을 갖고 기생 커패시터(parasitic capacitor)(360)에 접속된 동적 비-휘발성 저장 트랜지스터(317)의 기본 회로 표현을 도시한다; 커패시터(360)는 소스 단자(355) 상에 가상 전압(V_ss)을 일시적으로 유지하도록 사전-충전되어, 제어 게이트(323p)가 임계 전압을 초과하는 전압으로 상승할 때, 트랜지스터(317)의 임계 전압이 전압(V_ss)의 방전에 의해 동적으로 탐지되는 것을 허용한다.
도 3d는 도 3a의 실시예의 수직의 NOR 메모리 어레이 회로 아키텍처(architecture)의 변형을 도시하는데, 여기서 글로벌 비트 라인(GBL)(314)은 비트 라인 세그먼트들(MSBL₁, MSBL₂, ...)로 대체되고, 상기 비트 라인 세그먼트 각각은 다수의 이웃하는 수직의 로컬 비트 라인들(374-1, 374-2, ...)을 접속시킨다; 세그먼트들은 그 후 세그먼트-선택 박막 트랜지스터들(586-1, ..., 586-n)을 통해 국지적(regional) 비트 라인 세그먼트들(SGBL₁, SGBL₂, ...)에 접속되는데, 상기 국지적 비트 라인 세그먼트들은 각각 다수의 비트 라인 세그먼트들에 연관되고, 유전체(393)에 의해 그들 아래의 실리콘 기판(310) 내의 감지 증폭기들 및 다른 회로부로부터 격리된다.
도 3e는 도 3d의 실시예의 회로 아키텍처의 변형을 도시하는데, 여기서 글로벌 소스-선택 라인(313)은 소스-선택 트랜지스터(SLS₁)를 통해, 소스 라인 세그먼트(MSSL₁)와 연관된 이웃하는 수직의 로컬 소스 라인들(375-1, 375-2, ...)의 그룹에 액세스한다.
도 3f는 도 3e의 실시예의 회로 아키텍처의 변형을 도시하는데, 여기서 글로벌 소스 라인(313)은 삭제되고 수직의 로컬 소스 라인들(375-1, 375-2, ...)에 접속된 로컬 소스 라인 세그먼트(MSSL₁)로 대체되고, 수직의 로컬 소스 라인들은 사전-충전 트랜지스터들(예를 들어, 사전-충전 트랜지스터(370))을 통해 충전되어 가상 접지 전압(V_ss)으로 유지된다.
도 3g는 도 3f의 실시예의 회로 아키텍처의 변형을 도시하는데, 여기서 국지적 비트 라인 세그먼트들(SGBL₁, SGBL₂, ...)은 비트 라인 세그먼트들(MSBL₁, MSBL₂, ...)에 병합되고, 비아(via)들(322)을 통해 기판 내에 위치한 세그먼트-선택 트랜지스터들(315-1, 315-2, ...)(따라서 도 3d의 세그먼트-선택 박막 트랜지스터들(586-1, 586-2, ...)을 대체함)에 접속된다.
도 3h는 도 3g의 실시예의 회로 아키텍처를 도시하는데, 여기서 2개의 이웃하는 비트 라인 세그먼트들(MSBL₁, MSBL₂)은 2개의 비트 라인 세그먼트들 사이의 BLO로 레이블된(labeled) 공간 내에 형성된 전용 활성 수직의 컬럼(381)을 통해 기판(310)으로부터 접속된 그들의 로컬 소스 라인 세그먼트들(MSSL₁, MSSL₂)을 갖는다.
도 3i 및 3ia(3i-1)(도 3i 및 3ia(3i-1)으로의 키)은 도 3h의 실시예의 X-Y 평면 뷰를 도시하는데, 여기서 소스 세그먼트(MSSL₁) 내의 각각의 수직의 로컬 소스 라인은 컬럼(381)을 통해 공급되는 전압(V_ss 또는 V_bl)으로 유지된다.
도 4a는 나란한 활성 컬럼들(431 및 432)을 도시하는 Z-Y 평면의 단면도로서, 본 발명의 일 실시예에 따르면, 활성 컬럼들 각각은 도 3a 또는 도 3b에 나타낸 기본 회로 표현을 갖는 수직의 NOR 스트링을 형성할 수 있다.
도 4aa(도 4a-1)는 도 4a의 수직의 NOR 스트링의 상면도이며, 여기서 수직의 로컬 소스 라인 또는 드레인 라인의 전도성은 로컬 소스 라인 또는 드레인 라인의 필라(pillar)들의 중심에 금속 물질(420)(M)을 포함시킴으로써 증가된다.
도 4b는 본 발명의 일 실시예에 따른, 활성 컬럼들(430R, 430L, 431R, 및 431L), 전하-구속 층들(432 및 434), 및 워드 라인들(423p-L 및 423p-R)을 도시하는 Z-X 평면의 단면도이다.
도 4c는 본 발명의 일 실시예에 따른, 수직의 NOR 스트링 쌍들(491 및 492)의 Z-X 평면의 기본 회로 표현을 도시한다.
도 5a는 본 발명의 일 실시예에 따른, 글로벌 비트 라인(514-1)(GBL₁)에의, 글로벌 소스 라인(507)(GSL₁)에의, 및 공통 바디 바이어스 소스(506)(V_bb)에의 활성 컬럼(531)의 수직의 NOR 스트링의 접속들을 도시하는 Z-Y 평면의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른, (P^- 채널 물질을 제공하는) 바디 영역(556)의 (P⁺ 폴리실리콘으로 유전체층(592)내에 형성된) 전도성 필라(591)에 의한 접속, 예를 들어, 활성 컬럼(581) 위에 제공되고 워드 라인들과 평행하게 나아가는 전도체(590)에의 접속을 도시하는 Z-Y 평면의 단면도이다; 전도체(590)는 유전체 격리부(509)의 개구부 내의 비아(593)를 통해 기판(505) 내의 전압 소스(594)로부터 바디 바이어스 전압(V_bb)을 받는다.
도 6a는 본 발명의 일 실시예에 따른, 도 4c에 관련하여 설명된 바와 같은, 수직의 NOR 스트링 쌍(491) 내의 수직의 NOR 스트링(451a)의 TFT(685)(T_L) 및 수직의 NOR 스트링(451b)의 TFT(684)(T_R)를 도시하는 X-Y 평면의 단면도이다; 도 6a에서, 글로벌 비트 라인(614-1)은 로컬 비트 라인들(LBL-1) 중 교번하는 로컬 비트 라인에 액세스하고, 트랜지스터 채널(656L)의 미리 결정된 굴곡(675)은 프로그래밍 동안 각각의 제어 게이트와 대응하는 채널 사이의 용량성 결합을 증폭시킨다.
도 6b는 본 발명의 일 실시예에 따른, 도 4c에 관련하여 설명된 바와 같은, 수직의 NOR 스트링 쌍(491) 내에서 수직의 NOR 스트링(451a)의 TFT(685)(T_L)가 수직의 NOR 스트링(451b)의 TFT(684)(T_R)와 함께 활성 영역을 공유하는 것을 도시하는 X-Y 평면의 단면도이다; 도 6b에서, 글로벌 비트 라인(614-1)은 로컬 비트 라인들(654)(LBL-1) 중 교번하는 (홀수) 로컬 비트 라인에 액세스하고, 글로벌 비트 라인(614-2)은 로컬 비트 라인들(657-2)(LBL-2) 중 교번하는 (짝수) 로컬 비트 라인을 어드레싱하고, 로컬 소스 라인들(LSL-l 및 LSL-2)은 가상 공급 전압(V_ss)을 제공하도록 사전-충전된다.
도 6c는 각각이 수직의 NOR 스트링의 TFT를 둘러싸는("랩 어라운드") 워드 라인들을 각각 갖는 전용 워드 라인 스택들(623p)과, 글로벌 수평 비트 라인(614) 및 글로벌 수평의 소스 라인(615)에 의해 각각 액세스되는 (Z-방향을 따라 연장하는) 로컬 수직 팔라 비트 라인(654) 및 (Z-방향을 따라 연장하는) 로컬 수직 필라 소스 라인(655)을 도시하는 X-Y 평면의 단면도이다; 도 6c에서, 인접한 워드 라인 스택들(623p)은 에어 갭(air gap)(610) 또는 또다른 유전체 격리부에 의해 서로 격리된다.
도 6d는 도 6c에 도시된 것들과 유사한, 워드-라인 스택들(623p)을 공유하고, 각각이 사전-충전 가상 공급 전압(V_ss)을 제공하는 사전-충전 기생 커패시터들(660)을 갖는, 수직의 NOR 스트링의 스태거링(staggering)된 폐쇄-패킹(close-packing)을 도시하는 X-Y 평면의 단면도이다.
도 6e는 도 6b에 도시된 실시예의 레이아웃를 사용하여, 활성 컬럼들의 인접한 로우(row)들 내의 바디 영역들(656)(L+R) 사이에 공유되는 바디 바이어스 전압(V_bb)을 (예를 들어, 전도체들(690-1 및 690-2)을 통해) 제공하는 것을 X-Y 평면으로 도시한 도면이다.
도 6f는 본 발명의 비트 라인 세그멘테이션 방식에 관련하여 하나의 평면 상에서 (즉, 하나의 계단식 단계에서) 로컬 워드 라인들을 접속시키기 위한 글로벌 워드 라인들의 일 구현예를 나타내는 도면이다.
도 6g는, 본 발명의 일 실시예에 따른, 저장 트랜지스터들의 층들의 수가 수직 방향으로 두배가 될 때, 워드 라인 계단식 단계들에 의해 취해지는 실리콘 면적이 두배가 되는 것을 피하는 수직의 NOR 스트링 메모리 어레이의 일 구현예를 나타내는 도면이다.
도 7a, 7b, 7c, 및 7d는 본 발명의 일 실시예에 따른, 멀티-게이트 NOR 스트링 어레이를 위한 제조 공정에서 형성되는 중간 구조들의 단면도들이다.
도 7da(도 7d-1)는 로컬 소스 라인 또는 로컬 비트 라인의 수직 필라들의 코어(core)에 전도성 물질(720)(M)을 포함하는 것을 X-Y 평면으로 도시한다..
도 8a는 수직의 NOR 스트링의 로컬 소스 라인(LSL)이 하드-와이어링된(hard-wired) 실시예들에 대한 판독 동작의 계략도이다; 도 8a에서, "WL_S"는 선택된 워드 라인 상의 전압을 표현하고, 수직의 NOR 스트링 내의 모든 선택되지-않은 워드 라인들("WL_NS")은 판독 동작 동안 0V로 설정된다.
도 8b는 로컬 소스 라인이 사전-충전 가상 전압(V_ss)에서 플로팅(floating)하는 실시예들에 대한 판독 동작의 계략도이다; 도 8b에서, "WL_CHG"는 사전-충전 트랜지스터(예를 들어, 도 3c의 사전-충전 트랜지스터(317 또는 370)) 상의 게이트 전압을 표현한다.

도 2는 수직의 NOR 스트링들 내에 제공된 메모리 셀들(또는 저장 소자들)의 3-차원 조직을 나타내는 개념화된 메모리 구조(100)를 도시한다. 본 발명의 일 실시예에 따르면, 개념화된 메모리 구조(100)에서, 각각의 수직의 NOR 스트링은, 각각이 대응하는 수평 워드 라인에 의해 제어되는 메모리 셀들을 포함한다. 개념화된 메모리 구조(100)에서, 각각의 메모리 셀은 "수직으로", 즉, 기판층(101)의 표면에 직각인 방향을 따라 제공되는 적층된 박막들 내에 형성된다. 기판층(101)은, 예를 들어, 당업자들에게 익숙한, 집적 회로들을 제조하는 데 사용되는 종래의 실리콘 웨이퍼일 수 있다. 이 상세한 설명에서, (도 2에 나타낸 것과 같은) 직교 좌표계는 오로지 설명을 용이하게 할 목적으로 채택되었다. 상기 좌표계 하에서, 기판층(101)의 표면은 X-Y 평면에 평행한 평면으로 고려된다. 따라서, 이 설명에서 사용된 바와 같이, "수평"이란 용어는 X-Y 평면에 평행한 임의의 방향을 지칭하고, "수직"이란 용어는 Z-방향을 지칭한다.

도 2에서, Z-방향의 각각의 수직의 컬럼은 수직의 NOR 스트링(예를 들어, 수직의 NOR 스트링(121)) 내의 저장 소자들 또는 TFT들을 표현한다. 수직의 NOR 스트링들은 각각이 X-방향을 따라 연장하는 열들 내에서 규칙적인 방식으로 배열된다. (물론, 대안적으로, 동일한 배열이 각각이 Y-방향을 따라 연장하는 열들의 배열로서 보여질 수 있다.) 수직의 NOR 스트링의 저장 소자들은 수직의 로컬 소스 라인 및 수직의 로컬 비트 라인(도시되지 않음)을 공유한다. 수평 워드 라인들(예를 들어, WL(123))의 스택은 Y-방향을 따라 나아가고, 각각의 워드 라인은 Y-방향을 따라 워드 라인에 인접하게 위치된 수직 NOR 스트링들의 대응하는 TFT들에 대한 제어 게이트들의 역할을 한다. 글로벌 소스 라인들(예를 들어, GSL(122)) 및 글로벌 비트 라인들(예를 들어, GBL(124))은 대체적으로 개념화된 메모리 구조(100)의 하부 아래에서 또는 상부 상에서 나아가면서 X-방향을 따라 제공된다. 대안적으로, 신호 라인들 GSL(122) 및 GBL(124)은 모두 개념화된 메모리 구조(100) 아래에서 라우팅(routed) 될 수 있고(또는 모두 개념화된 메모리 구조의 상부 상에서 라우팅 될 수 있고), 상기 신호 라인들 각각은 액세스 트랜지스터들(도시되지 않음)에 의해 개개의 수직의 NOR 스트링들의 로컬 소스 라인들 및 로컬 비트 라인들에 선택적으로 접속될 수 있다. 종래 기술의 수직 NAND 스트링과 달리, 본 발명의 수직의 NOR 스트링에서, 그것의 저장 소자들 중 임의의 하나에 기록하거나 또는 임의의 하나를 판독하는 것은 수직의 NOR 스트링 내의 임의의 다른 저장 소자의 활성화를 수반하지 않는다. 도 2에 도시된 바와 같이, 오로지 예시할 목적으로, 개념화된 메모리 블록(100)은 수직의 NOR 스트링들의 4×5 배열로 이루어진 멀티-게이트 수직의 NOR 스트링 어레이이고, 각각의 NOR 스트링은 대체적으로 32개 이상의 저장 소자들 및 액세스 선택 트랜지스터들(access selection transistors)을 갖는다. 개념화된 구조로서, 메모리 블록(100)은 단지 본 발명의 메모리 구조의 특정 핵심적인 특징들의 추상화일 뿐이다. 도 2에는 수직의 NOR 스트링들의 4×5 배열로서 도시되어 있지만, 각각의 수직의 NOR 스트링들은 수많은 저장 소자들을 갖고, 본 발명의 메모리 구조는 X-방향 또는 Y-방향을 따라 각각의 로우에 임의의 수의 수직의 NOR 스트링들을, 그리고 각각의 수직의 NOR 스트링 내에 임의의 수의 저장 소자들을 가질 수 있다. 예를 들어, 수천 개의 수직의 NOR 스트링들이 X-방향 및 Y-방향 모두를 따라 로우들 내에 배열될 수 있고, 각각의 NOR 스트링은, 예를 들어, 2, 4, 8, 16, 32, 64, 128, 또는 그 이상의 저장 소자들을 갖는다.

도 2의 각각의 수직의 NOR 스트링(예를 들어, 수직 NOR 스트링(121)) 내의 저장 소자들의 수는 수직의 NOR 스트링에 제어 게이트들을 제공하는 워드 라인들(예를 들어, WL(123))의 수에 대응한다. 워드 라인들은, 각각이 Y-방향을 따라 연장하는 좁고 긴 금속 스트립들로 형성된다. 워드 라인들은 서로의 상부 상에 스태킹되고, 그들 사이의 유전체 절연 층들에 의해 서로 전기적으로 격리된다. 각각의 스택 내의 워드 라인들의 수는 임의의 수일 수 있지만, 2의 정수 거듭제곱(즉, 2ⁿ, 여기서 n은 정수)인 것이 바람직하다. 워드 라인들의 수에 대해 2의 거듭제곱을 선택한 것은 종래 메모리 디자인의 관행을 따른 것이다. 이진 어드레스를 디코딩함으로써 메모리의 각각의 어드레싱 가능한 유닛에 액세스하는 것이 관행적인 것이다. 상기 관행은 선호의 문제일 뿐 따라야할 필요는 없다. 예를 들어, 본 발명의 범위 내에서, 개념화된 메모리 구조(100)는 X-방향 및 Y-방향으로 각각의 로우에 따라 M개의 수직의 NOR 스트링들을 가질 수 있고, M은 반드시 (임의의 정수 n에 대한) 2ⁿ일 필요는 없는 수이다. 후술되는 몇몇의 실시예들에서, 2개의 수직의 NOR 스트링들은 수직의 로컬 소스 라인 및 수직의 로컬 비트 라인을 공유할 수 있지만, 그들 각각의 저장 소자들은 2개의 개별적인 워드 라인 스택들에 의해 제어된다. 이것은 효율적으로 수직의 NOR 스트링의 저장 밀도를 두배가 되게 한다.

도 2의 개념화된 메모리 구조(100)는 단지 메모리 셀들의 조직을 나타내기 위해 제공된 것이므로, X-방향, Y-방향, 및 Z-방향 중 임의의 방향으로 특정 스케일로 그려진 것은 아니다.

도 3a는 활성 컬럼 내에 형성된 수직의 NOR 스트링(300)의 Z-Y 평면의 기본 회로 표면을 도시하고; 수직의 NOR 스트링(300)은 비-휘발성 저장 TFT들의 3-차원 배열을 표현하고, 본 발명의 일 실시예에 따르면, 각각의 TFT는 로컬 소스 라인(LSL)(355) 및 로컬 비트 라인(354)을 공유한다. 이 상세한 설명에서, "활성 영역", "활성 컬럼", 또는 "활성 스트립"이란 용어는 활성 디바이스(예를 들어, 트랜지스터 또는 다이오드)가 형성될 수 있는 하나 이상의 반도체 재료들의 영역, 컬럼, 또는 스트립을 지칭한다. 도 3a에 도시된 바와 같이, 수직의 NOR 스트링(300)은 Z-방향을 따라 나아가고, TFT들(316 및 317)은 수직의 로컬 소스 라인(355)과 수직의 로컬 드레인 또는 비트 라인(354) 사이에 병렬 접속된다. 비트 라인(354) 및 소스 라인(355)은 서로 떨어져 있는데, 그들-사이의 영역(즉, 바디 영역(356))은 수직의 NOR 스트링 내의 TFT들을 위한 채널 영역들을 제공한다. 저장 소자들은 채널 영역(356)과 각각의 수평의 워드 라인(323p) 사이의 교차 지점들에 형성되고, 여기서 p는 워드 라인 스택 내의 워드 라인의 인덱스이고; 상기 예에서, p는 0과 31 사이의 임의의 값을 취할 수 있다. 워드 라인들은 Y-방향을 따라 연장한다. 로컬 비트 라인(354)은 비트 라인 액세스 선택 트랜지스터(311)를 통해 수평의 글로벌 비트 라인(GBL)(314)에 접속되고, 상기 수평의 글로벌 비트 라인은 X-방향을 따라 나아가고 로컬 비트 라인(354)을 액세스 비트 라인 공급 전압(V_bl)에 접속시킨다. 로컬 소스 라인(355)은 수평의 글로벌 소스 라인(GSL)(313)을 통해 소스 공급 전압(V_ss)에 접속된다. 선택적인 소스-선택 트랜지스터(도 3a에 도시되지 않음)가 로컬 소스 라인(355)과 GSL(313) 사이를 접속시키기 위해 제공될 수 있다. 당업자에게 알려진 바와 같이, 선택적인 소스-선택 트랜지스터는 기판(예를 들어, 도 2의 반도체 기판(101)) 내에 구현될 수 있거나, 또는 기판 위와 메모리 구조(100) 아래에 구현될 수 있는 소스 디코딩 회로부에 의해 제어될 수 있다. 활성 컬럼의 바디 영역(356)은 단자(331)에서 기판 바이어스 전압(V_bb)에 접속될 수 있다. 기판 바이어스 전압(V_bb)은, 예를 들어, 삭제 동작 동안 사용될 수 있다. V_bb 공급 전압은 전체 멀티-게이트 수직의 NOR 스트링 어레이에 공급되거나, 또는 디코딩 메커니즘을 통해 수직의 NOR 스트링들의 하나 이상의 로우들에 선택적으로 공급될 수 있다. V_bb 공급 전압을 바디 영역(356)에 접속시키는 라인들은 워드 라인들의 방향을 따라 나아가는 것이 바람직하다.

도 3b는 활성 컬럼 내에 형성된 수직의 NOR 스트링(305)의 Z-Y 평면의 기본 회로 표현을 도시하고; 수직의 NOR 스트링(305)은 비-휘발성 저장 TFT들의 3-차원 구조를 표현하고, 본 발명의 일 실시예에 따르면, (커패시터(360)에 의해 표현되는) 기생 용량(C)을 갖는 공유된 로컬 소스 라인(355) 상에 전압("V_ss")을 순간적으로 설정하기 위한 전용 사전-충전 TFT(370)를 (선택적으로) 포함한다. 도 3a의 수직의 NOR 스트링(300)과 달리, 수직의 NOR 스트링(305)은 GSL(313)을 구현하지 않고, GSL을 기생 커패시터(360)를 사전-충전하는 사전-충전 트랜지스터(370)로 대체하고, 기생 커패시터는 V_ss 볼트의 전압을 일시적으로 유지한다. 상기 사전 충전 방식 하에서는, 글로벌 소스 라인들(예를 들어, 도 3a의 글로벌 소스 라인들(313)) 및 그것의 디코딩 회로부가 불필요 해지므로, 제조 공정뿐만 아니라 회로 레이아웃 모두가 단순해지고, 각각의 수직의 NOR 스트링에 대한 매우 타이트한 풋프린트(tight footprint)가 제공된다. 도 3c는, 그들의 보통의 저장 기능 이외에, 또한 전용 사전-충전 트랜지스터(370)의 사전-충전 기능을 수행하기 위해 사용될 수 있는 비-휘발성 저장 TFT(317)의 구조를 강조한다. TFT(317)에 대한 동적 판독 동작은 TFT(317)의 저장 소자(334)에 프로그래밍된 몇몇의 임계 전압들 중 올바른 것을 감지하는 것에 관련하여 후술되어 있다.

도 4a는 활성 컬럼들(431 및 432)을 나란히 도시하는 Z-Y 평면의 단면도로서, 활성 컬럼들 각각은 본 발명의 일 실시예에 따른, 도 3a 또는 도 3b에 나타낸 기본 회로 표현을 갖는 수직의 NOR 스트링을 형성할 수 있다. 도 4a에 도시된 바와 같이, 활성 컬럼들(431 및 432) 각각은 P- 약-도핑되거나 또는 도핑되지 않은 채널 영역(456)에 의해 분리되는, 수직의 N+ 도핑 로컬 소스 영역(455) 및 수직의 N+ 도핑 로컬 드레인 또는 비트 라인 영역(454)을 포함한다. P- 도핑 채널 영역(456), N+ 도핑 로컬 소스 영역(455), 및 N+ 도핑 로컬 드레인 또는 비트 라인 영역(454)은 각각 바디 바이어스 전압(V_bb), 소스 공급 전압(V_ss), 및 비트 라인 전압(V_bl)으로 바이어싱 될 수 있다. 본 발명의 몇몇 실시예들에서, 바디 바이어스 전압(V_bb)의 사용은, 활성 스트립이 충분히 얇은(예를 들어, 10 나노미터 이하) 때와 같은 때에 선택적이 된다. 충분히 얇은 활성 스트립에 대해서, 활성 영역은 제어 게이트 상에서 적절한 전압 이하로 쉽게 완전히 격감되어, 전압(V_bb)은 수직의 NOR 스트링을 따른 TFT들의 채널 영역들에 중단 없는(solid) 공급 전압을 제공하지 못할 수 있다. 활성 컬럼들(431 및 432)을 전기적으로 절연시키는 격리 영역(436)은 유전체 절연체 또는 에어-갭일 수 있다. 각각 WL₀-WL₃₁로 (그리고 선택적으로 WL_CHG로) 레이블된 워드 라인들의 수직의 스택(423p)은 활성 컬럼들(431 및 432) 내에 형성된 수직의 NOR 스트링들 내의 TFT들에 제어 게이트들을 제공한다. 워드 라인 스택(423p)은 전형적으로 Y-방향을 따라 연장하는 길고 좁은 금속 전도체들(예를 들어, 텅스텐, 실리사이드(silicide) 또는 샐리사이드(salicide))로 형성되고, 각각이 전형적으로 산화실리콘(예를 들어, SiO₂) 에 의해 형성된 유전체층들(426) 또는 에어 갭에 의해 서로 전기적으로 격리된다. 비-휘발성 저장 소자는 워드 라인(423p)과 P- 도핑 채널 영역(456) 사이에 전하-구속 재료(도시되지 않음)를 제공함으로써, 각각의 워드 라인(423p)과 각각의 P- 도핑 채널 영역(456)의 교차 지점에 형성될 수 있다. 예를 들어, 도 4a는 점선 박스들(416)로, 비휘발성 저장 소자들(또는 저장 트랜지스터들)(T₀ 내지 T₃₁)이 형성될 수 있는 위치들을 나타낸다. 점선 박스(470)는, 모든 트랜지스터들 T₀ 내지 T₃₁이 오프 상태에 있을 때, 순간적으로 스위치 온(switched on)되면, 전하가 공통 로컬 비트 라인 영역(454)에서부터 공통 로컬 소스 라인 영역(455)으로 전달되는 것을 허용하는, 전용 사전-충전 트랜지스터가 형성될 수 있는 곳을 나타낸다.

도 4b는 본 발명의 일 실시예에 따른, 활성 컬럼들(430R, 430L, 431R, 및 431L), 전하-구속 층들(432 및 434), 및 워드 라인 스택들(423p-L 및 423p-R)을 도시하는 Z-X 평면의 단면도이다. 도 4a와 유사하게, 도 4b의 수직 워드 라인 스택들(423p-L 및 423p-R)의 각각은 길고 얇은 전도체들의 스택을 나타내는데, 여기서 p는 스택 내의 워드 라인들을 레이블링하는 인덱스이다(예를 들어, 워드 라인들(WL₀ 내지 WL₃₁)). 도 4b에 도시된 바와 같이, 각각의 워드 라인은 (영역(490) 내의) 워드 라인의 반대 측면들 상의 인접한 활성 컬럼들(430L 및 431R) 상에 형성된 수직의 NOR 스트링들 내의 비휘발성 TFT들에 대한 제어 게이트들의 역할을 한다. 예를 들어, 도 4b에서, 워드 라인 스택(423p-R) 내의 워드 라인(WL₃₁)은 활성 컬럼(430L) 상의 트랜지스터(416L) 및 활성 컬럼(431R) 상의 트랜지스터(416R) 모두에 대한 제어 게이트들의 역할을 한다. 인접한 워드 라인 스택들(예를 들어, 워드 라인들 스택들(423p-L 및 423p-R))은, 후술된 바와 같은, 연속하는 워드 라인 층들을 에칭(etching)함으로써 형성된 트랜치(trench)의 폭인 거리(495)만큼 분리된다. 활성 컬럼들(430R 및 430L) 및 그들 각각의 전하-구속 층들(432 및 434)은 실질적으로 워드 라인 층들을 에칭한 트랜치 내부에 형성된다. 전하-구속 층(434)은 워드 라인 스택(423p-R)과 수직 활성 컬럼들(431R 및 430L) 사이에 개재되어 제공된다. 상세히 후술된 바와 같이, 트랜지스터(416R)를 프로그래밍하는 동안, 전하-구속 층(434)에 주입되는 전하는 점선 박스(480) 내의 전하-구속 층(434)의 부분에 구속된다. 구속된 전하는 TFT(416R)의 임계 전압을 바꾸는데, 임계 전압은 활성 컬럼(431R) 상의 로컬 드레인 영역(454)과 로컬 소스 영역(455) 사이에 흐르는 판독 전류를 측정함으로써 탐지될 수 있다(이 영역들은, 예를 들어, 도 4a에서 활성 컬럼의 직교 단면도에 도시되어 있음). 몇몇 실시예들에서, 사전-충전 워드 라인(478)(즉, WL_CHG)이 로컬 소스 라인(455)의 기생 용량(C)을 접지 또는 소스 공급 전압(V_ss)으로 충전하는데 사용되는 사전-충전 TFT(470)의 제어 게이트로서 제공된다(도 3b의 커패시터(360) 및 도 4a의 로컬 소스 라인(455)을 참조). 편의상, 전하-구속층(434)은 또한 사전-충전 트랜지스터(470) 내에 저장 소자를 제공하는데, 그러나 이것은 홀로 메모리 트랜지스터만으로는 사용되지 않는다. 사전-충전은 대안적으로 활성 컬럼(431R) 상에 형성된 메모리 트랜지스터들(T₀ 내지 T₃₁) 중 임의의 것을 사용하여 수행될 수 있다. 상기 메모리 트랜지스터들 중 하나 이상은, 그들의 저장 기능 이외에, 사전-충전 트랜지스터의 기능을 수행할 수 있다. 사전-충전을 수행하기 위해, 워드 라인 또는 제어 게이트 상의 전압은 일시적으로 그것의 최고의 프로그래밍 가능한 임계 전압보다 몇 볼트 높게 상승하여, 로컬 비트 라인(454)에 공급된 전압(V_ss)이 로컬 소스 라인(455)에 전달되는 것을 허용한다(도 4a). 메모리 트랜지스터들(T₀ 내지 T₃₁)이 사전-충전 기능을 수행하게 되면, 개별적인 전용 사전-충전 TFT(470)가 필요 없어진다. 그러나, 이러한 메모리 TFT가 그것의 사전-충전 기능을 수행할 때, 이러한 메모리 TFT의 임계 전압을 지나치게 디스터빙하는 것을 피하기 위해, 주의를 기울여야 한다.

도 4b에서 활성 컬럼들(430R 및 430L)이 에어-갭 또는 유전체 절연부(433)에 의해 분리된 2개의 개별적인 활성 컬럼들로서 도시되어 있지만, 인접한 수직의 N+ 로컬 소스 라인들은 단일의 공유된 수직의 로컬 소스 라인에 의해 구현될 수 있다. 이와 마찬가지로, 수직의 N+ 로컬 드레인 또는 비트 라인들은 단일의 공유된 수직의 로컬 비트 라인에 의해 구현될 수 있다. 이러한 구성은 "수직의 NOR 스트링 쌍"을 제공한다. 그 구성에서, 활성 컬럼들(430L 및 430R)은 하나의 활성 컬럼 내의 2개의 브랜치들(branches)(따라서, "쌍(pair)")로 보여질 수 있다. 수직의 NOR 스트링 쌍은 활성 컬럼들(430R 및 430L)과 반대 측면들 상의 워드 라인들 스택들(423p-L 및 423p-R) 사이에 개재된 전하-구속 층들(432 및 434)을 통해 2배-밀도 저장을 제공한다. 사실, 활성 컬럼들(430L 및 430R)은 에어 갭 또는 유전체 절연부(433)를 제거함으로써 하나의 활성 스트링으로 병합될 수 있지만, 단일 활성 컬럼의 2개의 반대 면들에 구현되는 NOR TFT 스트링들의 쌍은 여전히 달성된다. 활성 컬럼들의 반대 면들에 형성된 TFT들이 개별적인 워드 라인 스택들에 의해 제어되고 개별적인 전하-구속 층들(434 및 432)로 형성되므로, 이러한 구성은 동일한 2배-밀도 저장을 달성한다. 개별적인 얇은 활성 컬럼들(430R 및 430L)을 유지하는 것(즉, 그들을 하나의 활성 컬럼으로 병합하는 대신)은 유익한데, 이는, 각각의 활성 컬럼 상의 TFT들이 병합된 컬럼보다 얇으므로 적절한 제어 게이트 전압 조건들 하에서 보다 쉽게 완전히 격감될 수 있어, 활성 컬럼들의 수직의 드레인 영역들(454)과 수직의 소스 영역들(455) 사이의 소스-드레인 임계 이하 누설 전류(subthreshold leakage current)를 상당히 감소시킬 수 있기 때문이다(도 4a). 매우-얇은(그래서 고-저항성인) 활성 컬럼들을 갖는 것이 매우 긴 수직의 NOR 스트링들(예를 들어, 128개의 TFT들 또는 그것보다 긴 것)에 대해서 가능한데, 이는, 스트링 내의 TFT들이 직렬 접속되어 스트링 내의 TFT들 중 임의의 하나를 감지하기 위해서는 모두가 스위치 온 되어야만 하는 NAND TFT 스트링의 고-저항과는 반대로, 수직의 NOR 스트링 내의 TFT들은 병렬 접속되어 아무 때나 많은 TFT들 중 오직 하나만이 스위치 온 되기 때문이다. 예를 들어, 32개-TFT 수직의 NOR 스트링에서, 트랜지스터(T₃₀)(도 4a)를 판독할 수 있기 위해, 채널 영역(456)의 채널 길이는 32배 길거나, 또는 640 나노미터일 수 있는, NAND 스트링의 대응하는 채널 길이에 비해, 단지 20 나노미터일 수 있다.

도 4c는 본 발명의 일 실시예에 따른, 수직의 NOR 스트링 쌍들(491 및 492)의 Z-X 평면의 기본 회로 표현을 도시한다. 도 4c에 도시된 바와 같이, 수직의 NOR 스트링들(451b 및 452a)은, 도 4b의 활성 스트립들(430L 및 431R)의 수직의 NOR 스트링들에 대해 도시된 방식으로, 공통 워드 라인 스택(423p-R)을 공유한다. 그들 각각의 공통-접속된 로컬 비트 라인들에 대해서, 수직의 NOR 스트링 쌍들(491 및 492)은 각각 액세스 선택 트랜지스터(411)를 통해 글로벌 비트 라인(414-1)(GBL₁)에 의해 그리고 액세스 선택 트랜지스터(414)를 통해 글로벌 비트 라인(414-2)(GBL₂)에 의해 서브된다. 그들 각각의 공통-접속된 로컬 소스 라인들에 대해서, 수직의 NOR 스트링 쌍들(491 및 492)은 각각 글로벌 소스 라인(413-1)(GSL₁) 및 글로벌 소스 라인(413-2)(GSL₂)에 의해 서브된다(소스 라인 선택 액세스 트랜지스터들은 유사하게 제공될 수 있으므로 도 4c에는 도시되지 않음). 도 4c에 도시된 바와 같이, 수직의 NOR 스트링 쌍(491)은 로컬 소스 라인(455), 로컬 비트 라인(454), 및 선택적인 바디 접속부(456)를 공유하는 수직의 NOR 스트링들(451a 및 451b)을 포함한다. 따라서, 수직의 NOR 스트링 쌍(491)은 도 4b의 활성 컬럼들(430R 및 430L) 상에 형성된 수직의 NOR 스트링들을 표현한다. 워드 라인 스택들(423p-L 및 423p-R)(이 예에서, 31≥p≥0)은 각각 수직의 NOR 스트링(451a) 및 수직의 NOR 스트링(451b)에 대한 제어 게이트들을 제공한다. 스택 내의 제어 게이트들에 대한 워드 라인들은, 적절한 전압들이 어드레싱된 TFT(즉, 활성화된 워드 라인)에 그리고 어드레싱 해제된 TFT들(즉, 스트링 내의 모든 다른 비-활성화된 워드 라인들)에 공급되는 것을 확실히 하도록, 기판에 형성된 디코딩 회로부에 의해 디코딩된다. 도 4c는, 도 4b의 활성 컬럼들(430L 및 431R) 상의 저장 트랜지스터들(416L 및 416R)이 동일한 워드 라인 스택(423p-R)에 의해 서브되는 방법을 나타낸다. 따라서, 수직의 NOR 스트링 쌍(491)의 수직의 NOR 스트링(451b) 및 수직의 스트링 쌍(492)의 수직의 NOR 스트링(452a)은 도 4b의 활성 컬럼들(430L 및 431R) 상에 형성된 인접한 수직의 NOR 스트링들에 대응한다. 수직의 NOR 스트링(451a)의 저장 트랜지스터들(예를 들어, 저장 트랜지스터(415R))은 워드 라인 스택(423p-L)에 의해 서브된다.

또다른 실시예에서, 도 4c의 하드-와이어링된 글로벌 소스 라인들(413-1, 413-2)은 제거되고- 수직의 NOR 스트링들(451a 및 451b) 모두에 공통인 - 공유된 N+ 로컬 소스 라인(455)과 그것의 수많은 연관된 워드 라인들(423p-L 및 423p-R) 사이의 기생 용량(예를 들어, 도 4c의 커패시터(460) 또는 도 3c의 커패시터(360)에 의해 표현되는 기생 용량)에 의해 대체된다. 32개의 TFT들의 수직 스택에서, 32개의 워드 라인들 각각은 총 기생 용량(C)을 제공하기 위해 그들의 기생 용량을 기여하므로, 그것은 판독 또는 프로그래밍 동작들의 비교적 짧은 지속시간 동안 가상 소스 전압(V_ss)을 제공하기 위해 사전-충전 TFT(470)에 의해 제공된 전압을 일시적으로 유지하기에 충분히 크다. 상기 실시예에서, 기생 커패시터(C) 상에 일시적으로 유지되는 가상 소스 전압은 글로벌 비트 라인(GBL₁)으로부터 액세스 트랜지스터(411) 및 사전-충전 트랜지스터(470)를 통해 로컬 소스 라인(455)으로 제공된다. 대안적으로, 수직의 NOR 스트링 내의 메모리 TFT들 중 하나 이상이, 그들의 저장 기능 이외에, 그것의 워드 라인 전압을 순간적으로 그것의 가장 높이 프로그래밍되는 전압보다 높게 끌어올림으로써, 로컬 소스 라인(455)을 사전-충전하는데 사용되면, 전용 사전-충전 트랜지스터(470)는 제거될 수 있다. 그러나, 상기 목적을 위해 저장 TFT를 사용하는 것은 저장 TFT를 오버-프로그래밍(over-programming)하는 것을 피하기 위해, 주의를 기울여야만 한다. 가상 V_ss 전압을 사용하는 것은 하드-와이어링된 글로벌 소스 라인들(예를 들어, GLS₁, GLS₂) 및 그들의 연관된 디코딩 회로부 및 액세스 트랜지스터들을 제거하는 상당한 이점을 제공함으로써, 실질적으로 공정 흐름 및 디자인 과제들을 단순화시키고, 그 결과 수직의 NOR 스트링이 상당히 보다 콤팩트해진다.

도 5a는 본 발명의 일 실시예에 따른, 활성 컬럼(531)의 수직의 NOR 스트링의 글로벌 비트 라인(514-1)(GBL₁)에의, 글로벌 소스 라인(507)(GSL₁)에의, 공통의 바디 바이어스 소스(506)(V_bb)에의 접속들을 도시하는 Z-Y 평면의 단면도이다. 도 5a에 도시된 바와 같이, 비트-라인 액세스 선택 트랜지스터(511)는 GBL₁를 로컬 비트 라인(554)과 접속시키고, 매설된(buried) 접촉부(556)는 활성 스트립 상의 P- 바디 영역을 기판 내의 바디 바이어스 소스(506)(V_bb)에 선택적으로 접속시킨다. 비트-라인 액세스 선택 트랜지스터(511)는 도 5a에서 활성 컬럼(531) 위에 형성된다. 그러나, 대안적으로, 비트-라인 액세스 선택 트랜지스터(511)는 활성 컬럼(531)의 하부에 또는 기판(505)(도 5a에 도시되지 않음) 내에 형성될 수 있다. 도 5a에서, 비트-라인 액세스 선택 트랜지스터(511)는, 예를 들어, 액세스 선택 워드 라인(585)과 함께 N+/P-/N+ 도핑 폴리실리콘 스택의 격리 섬(island) 내에 형성될 수 있다. 충분히 큰 전압이 선택 워드 라인(585)에 공급되면, P-채널이 인버팅(inverting)되어, 로컬 비트 라인(554)을 GBL₁에 접속시킨다. 워드 라인(585)은 수직의 NOR 스트링의 TFT들에 대해 제어 게이트들의 역할을 하는 워드 라인들(523p)과 동일한 방향(즉, Y-방향)을 따라 나아간다. 워드 라인(585)은 워드 라인들(523p)과는 개별적으로 형성될 수 있다. 일 실시예에서, GBL₁은 X-방향(즉, 워드 라인들의 방향에 직각임)을 따라 수평으로 나아가고, 비트-라인 액세스 선택 트랜지스터(511)는 GBL₁에 의해 서브되는 많은 수직의 NOR 스트링들 중 단지 하나의 로컬 비트 라인인 로컬 비트 라인(554)에의 액세스를 제공한다. 판독 및 프로그래밍 동작 효율을 증가시키기 위해, 멀티-게이트 NOR 스트링 어레이에서, 수천 개의 글로벌 비트 라인들이 워드 라인(585)에 의해 액세스되는 수천 개의 수직의 NOR 스트링들의 로컬 비트 라인들에 병렬 액세스하는 데 사용될 수 있다. 도 5a에서, 로컬 소스 라인(555)은 접촉부(557)를 통해 글로벌 소스 라인(513-1)(GSL₁)에 접속되고, 상기 글로벌 소스 라인은, 예를 들어, 기판(505) 내의 디코딩 회로부에 의해 디코딩 될 수 있다.

대안적으로, 이미 설명된 바와 같이, 로컬 비트 라인(555) 상에 가상 소스 전압(V_ss)을 제공하고 TFT(570)를 통해 로컬 소스 라인(555)의 기생 커패시터(560)(즉, 기생 용량(C))를 일시적으로 사전-충전함으로써, 글로벌 소스 라인이 제거될 수 있다.

기판(505) 내에 형성되는 지원 회로는 다른 것들 중에서도 어드레스 엔코더들, 어드레스 디코더들, 감지 증폭기들, 입력/출력 드라이버들, 시프트 레지스터들, 래치들, 기준 셀들, 전력 공급 라인들, 바이어스 및 기준 전압 생성기들, 인버터들, NAND, NOR, 배타적 논리합(Exclusive-Or) 및 다른 논리 게이트들, 다른 메모리 소자들, 시퀀서들, 및 상태 기계들을 포함할 수 있다. 멀티-게이트 NOR 스트링 어레이들은 다수의 회로 블록들로 조직될 수 있는데, 각각의 블록은 다수의 멀티-게이트 NOR 스트링 어레이들을 갖는다.

도 6a는 도 4c에 관련하여 설명된 바와 같은, 수직의 NOR 스트링 쌍(491) 내의 수직의 NOR 스트링(451a)의 TFT(685)(T_L) 및 수직의 NOR 스트링(451b)의 TFT(684)(T_R)를 도시하는 X-Y 평면의 단면도이다. 도 6에 도시된 바와 같이, TFT들(684 및 685)은 N+ 로컬 소스 영역(655) 및 N+ 로컬 드레인 또는 비트 라인 영역(654)을 공유하는데, 상기 두 영역들 모두는 Z-방향을 따라 길고 얇은 필라들로 연장한다. (N+ 로컬 소스 영역(655)은 도 4a의 로컬 소스 라인(455)에 대응하고, N+ 로컬 드레인 영역(654)은 도 4a의 로컬 비트 라인(454)에 대응함). 상기 예에서, P- 도핑 채널 영역들(656L 및 656R)은 로컬 소스 필라(655)와 로컬 드레인 필라(654) 사이에 활성 스트링들의 쌍을 형성하고, Z-방향을 따라 연장하고, 격리 영역(640)에 의해 서로 격리된다. 전하-구속 층(634)은 워드 라인(623p-L)(WL_31-0)과 워드 라인(623p-R)(WL_31-1) 사이에, 그리고 채널 영역들(656L 및 656R) 각각 외부에 형성된다. 전하-구속 층(634)은, 예를 들어, 질화규소 또는 비-전도성 유전체 재료 내에 내장된 전도성 나노점(nanodot)들, 또는 격리된 플로팅 게이트들과 같은 전하 구속 재료의 얇은 층이 뒤따르는, 터널 유전체(예를 들어, 이산화규소)의 박막으로 이루어진 트랜지스터 게이트 유전체 재료일 수 있고, 산화알루미늄 또는 산화하프늄(hafnium oxide), 또는 이러한 유전체들의 몇몇의 조합과 같은 높은 유전율 막 또는 ONO(산소-질소-산소 3중-층)와 같은 차단 유전체층으로 덮인다. 소스-드레인 전도성은 전하-구속 층(634)의 외부 상에 제어 게이트들을 각각 형성하는, 워드 라인들(623p-L 및 623p-R)에 의해 제어된다. TFT(684)(T_R)를 프로그래밍하거나 또는 판독할 때, TFT(685)(T_L)는 워드 라인(623p-L)에 적절한 금지 전압을 유지함으로써 턴 오프 된다. 마찬가지로, TFT(685)(T_L)를 프로그래밍하거나 또는 판독할 때, TFT(684)(T_R)는 워드 라인(623p-R)에 적절한 금지 전압을 유지함으로써 턴 오프 된다.

도 6a에 도시된 실시예에서, 워드 라인들(623p-L 및 623p-R)은 삭제하는 동안에는 역-터널링(reverse-tunneling) 효율을 감소시키면서, 프로그래밍하는 동안에는 터널링 효율을 증가시키도록 TFT들(684 및 685)로 윤곽이 그려진다(contoured). 특히, 당업자에게 알려진 바와 같이, 채널 영역(656R)의 굴곡(675)은, 삭제하는 동안에는 워드 라인과 차단 유전체 사이의 계면에서 전기장을 감소시키지만 프로그래밍하는 동안에는 활성 채널 폴리실리콘과 터널링 유전체 사이의 계면에서 전기장을 증폭시킨다. 상기 특징은 멀티-레벨 셀(multi-level cell; MLC) 구성에서 TFT 트랜지스터 당 2 이상의 비트를 저장할 때 특히 유익하다. 상기 기술을 사용하면, 2, 3, 또는 4 이상의 비트들이 각각의 TFT에 저장될 수 있다. 사실, TFT들(684 및 685)은 연속적인 저장 상태들을 갖는 아날로그 저장 TFT들로서 사용될 수 있다. (후술된) 프로그래밍 시퀀스를 따라, 점선들(680)에 의해 개략적으로 나타낸 바와 같이, 전자들이 전하-구속 층(634) 내에 구속된다. 도 6a에서, 글로벌 비트 라인들(614-1 및 614-2)은 워드 라인들(623p-R 및 623p-L)에 직각으로 나아가고, 도 4c의 비트 라인들(414-1 및 414-2)에 각각 대응하여, 수직의 NOR 스트링들 위에 또는 밑에 제공된다. 도 2와 관련하여 전술된 바와 같이, 워드 라인들은 X-방향을 따라 메모리 블록(100)의 전체 길이에 걸쳐(span) 있을 수 있는 반면에, 글로벌 비트 라인들은 Y-방향을 따라 메모리 블록(100)의 폭에 걸쳐 있을 수 있다. 도 6a에서, 중요한 것은, 워드 라인(623p-R)이 워드 라인(623p-R)의 반대 측면들 상의 2개의 수직의 NOR 스트링들의 TFT들(684 및 683)에 의해 공유된다는 것이다. 따라서, TFT들(684 및 683)이 독립적으로 판독되거나 또는 프로그래밍되는 것을 허용하기 위해, 글로벌 비트 라인(614-1)(GBL₁)은 로컬 드레인 또는 비트 라인 영역(657-1)("홀수 어드레스들")에 접촉하고, 글로벌 비트 라인(614-2)(GBL₂)은 로컬 드레인 또는 비트 라인 영역(657-2)("짝수 어드레스들")에 접촉한다. 상기 효과를 달성하기 위해, 글로벌 비트 라인들(614-1 및 614-2)을 따르는 접촉들은 스태거링되고, 각각의 글로벌 비트 라인은 X-방향 로우를 따라 수직의 NOR 스트링 쌍을 하나 걸러 하나씩 접촉한다.

유사한 방식으로, 멀티-게이트 NOR 스트링 어레이 하부에 또는 위에 위치될 수 있는 글로벌 소스 라인들(도 6a에 도시되지 않음)은 글로벌 비트 라인들과 평행하게 나아갈 수 있고, 홀수 또는 짝수 어드레스들에 따라 수직의 NOR 스트링 쌍들의 로컬 소스 라인들에 접촉할 수 있다. 대안적으로, 기생 커패시터(즉, 커패시터(660))를 일시적으로 가상 소스 전압(V_ss)으로 사전-충전하는 것이 사용되는 경우, 글로벌 소스 라인들은 제공될 필요가 없게 함으로써, 디코딩 방식뿐만 아니라 공정 복잡성이 단순해진다.

도 6a는, 수직의 NOR 스트링 쌍들에 스태킹된 워드 라인들이 제공될 수 있는 몇몇의 가능한 실시예들 중 단지 하나만을 도시한다. 예를 들어, 채널 영역(656R) 내의 굴곡(675)은 더욱 강조될 수 있다. 반대로, 이러한 굴곡은 도 6b의 실시예에 도시된 바와 같이 완전히 제거될(즉, 곧게 펴질) 수 있다. 도 6b의 실시예에서, 도 6a의 격리 간격(640)은 채널 영역들(656L 및 656R)을 단일 영역(656(L+R))으로 병합시킴으로써 감소되거나 또는 완전히 제거될 수 있어, 이중-채널 구성을 희생시키지 않으면서 면적 효율을 더욱 높일 수 있다: 예를 들어, TFT(685)(T_L) 및 TFT(684)(T_R)는 동일한 활성 스트립의 반대 면들 상에 위치한다. 도 6a 및 6b의 실시예들에서, 워드 라인을 공유하는 수직 NOR 스트링들은 서로에 대해 스태거링되는 패턴으로 레이아웃(laid out) 될 수 있어(도시되지 않음), 수직 NOR 스트링들은 서로 근접해질 수 있고, 이에 따라 각각의 수직 NOR 스트링의 효율적인 풋프린트(footprint)를 감소시킬 수 있다. 도 6a 및 6b가 글로벌 비트 라인(614-1)과 N+ 도핑 로컬 드레인 비트 라인 필라(654)(LBL-1) 사이의 접촉을 통한 직접 접속을 도시하지만, 이러한 접속은 또한 비트-라인 액세스 선택 트랜지스터(예를 들어, 도 5a의 비트 라인 액세스 선택 트랜지스터(511), 이미 복잡한 도 6a 및 6b에는 도시되지 않음)를 사용하여 달성될 수 있다.

도 6a 및 6b의 실시예들에서, 전하-구속 층들이 적층되는 동안 함께 병합되도록, N+ 도핑 로컬 드레인 영역(654)과 (도 4a의 격리 영역(436)에 대응하는) 그것의 인접한 로컬 N+ 도핑 소스 영역(658) 사이의 유전체 격리부는, 예를 들어, 워드 라인들(623p-R 및 623p-L) 사이의 분리부(676)를 2개의 마주하고 있는(back-to-back) 전하-구속 층들의 두께 미만으로 정의함으로써 구축될 수 있다. 적층된 전하-구속 층들을 병합한 결과, 바람직한 유전체 격리부가 생성된다. 대안적으로, 인접한 활성 스트링들 사이의 격리부가, 하나의 스트링의 N+ 필라(658)를 인접한 스트링의 N+ 필라(654)로부터 격리시키는 갭(676)(에어 갭 또는 충전된 유전체)을 생성(즉, 도 4a에 도시된 바와 같이 갭(436)을 생성)하기 위해, N+ 폴리실리콘의 높은 가로세로 비율의 에칭을 사용함으로써 달성될 수 있다.

종래 기술의 수직의 NAND 스트링들과 본 발명의 수직의 NOR 스트링들 간에 대조적으로, 두 유형의 디바이스들이 제어 게이트들로서 유사한 워드 라인 스택들을 갖는 박막 트랜지스터들을 사용하지만, 그들의 트랜지스터 배향들은 상이하다: 종래 기술의 NAND 스트링에서, 각각의 수직의 활성 스트립은 직렬 접속된 32, 48, 또는 그 이상의 TFT들을 가질 수 있다. 반대로, 본 발명의 수직의 NOR 스트링들을 형성하는 각각의 활성 컬럼(수직의 컬럼)은 병렬 접속된 32, 48, 또는 그 이상의 TFT들의 1개 또는 2개의 세트를 가질 수 있다. 종래 기술의 NAND 스트링들에서, 몇몇 실시예들의 워드 라인들은 전형적으로 활성 스트립을 랩 어라운드한다. 본 발명의 수직의 NOR 스트링의 몇몇의 실시예들에서, 도 4c, 6a, 및 6b에 나타낸 바와 같이, 분리 디자인된 좌측 및 우측 워드 라인들이 각각의 활성 스트립을 위해 사용되어, 각각의 글로벌 비트 라인에 대한 저장 밀도가 2배(즉, 쌍)가 된다. 본 발명의 수직의 NOR 스트링들은 프로그래밍-디스터브 또는 판독-디스터브 저하를 겪지 않고, 종래 기술의 NAND 스트링들의 느린 대기 시간도 겪지 않는다. 따라서, 수직의 NAND 스트링들 보다 훨씬 많은 수의 TFT들이 수직의 NOR 스트링에 제공될 수 있다. 그러나, 수직의 NOR 스트링들은 긴 수직의 소스와 드레인 확산들(예를 들어, 각각 도 4a에 나타낸 로컬 소스 영역(455) 및 로컬 드레인 영역(454)) 사이의 임계 이하의 또는 다른 누설에 더욱 취약할 수 있다.

본 발명의 수직 NOR 스트링의 2개의 추가적인 실시예들이 도 6c 및 도 6d에 도시되어 있다. 상기 실시예들에서, 각각의 워드-라인 스택 내의 모든 워드 라인들은 수직의 활성 스트립을 랩 어라운드한다.

도 6c에서, 수직의 NOR 스트링은 금속 워드 라인들 및 워드 라인들 사이의 유전체 격리층들의 스택을 에칭함으로써 형성되는 보이드(void)들 내에 형성된다. 제조 공정 흐름은, 수직의 NOR 스트링 내의 트랜지스터들이, 수직의 NAND 스트링에서는 직렬로 제공되는 것과 달리, 서로 병렬로 제공된다는 것만을 제외하고, 종래 기술의 수직의 NAND 스트링들의 제조 공정 흐름과 유사하다. 수직의 NOR 스트링 내에 트랜지스터들을 형성하는 것은 공유된 로컬 소스 라인(655)(LSL) 및 공유된 로컬 비트 라인(드레인)(654)(LBL)을 수직의 NOR 스트링을 따른 TFT들 모두에 제공하면서 상기 보이드의 전체 깊이로 연장하는 N+ 도핑 수직의 필라들에 의해 용이하게, 되는데, 여기서 도핑되지 않은 또는 약-도핑된 채널 영역(656)이 그 둘에 인접하다. 전하 저장 소자(634)는 채널(656)과 워드 라인 스택(623p) 사이에 위치되어, 수직 활성 스트립을 따라 2, 4, 8, ... 32, 64, 또는 그 이상의 TFT들(예를 들어, 디바이스(685)(T₁₀))를 형성한다. 도 6c의 실시예에서, 워드 라인 스택들은 Y-방향으로 나아가고, 개개의 수평의 스트립들(623p(WL_31-0), 623p(WL_31-1))은 에어 갭 또는 유전체 격리부(610)에 의해 서로 분리된다. 글로벌 비트 라인들(614)(GBL) 및 글로벌 소스 라인들(615)(GSL)은 워드 라인들에 직각인, X-방향을 따라 열들 내에서 수평으로 나아간다. 각각의 글로벌 비트 라인(614)은 액세스 선택 트랜지스터들(도 5a 내의 511, 도 6c에는 도시되지 않음)을 통해 수직 스트립들의 로우를 따라 로컬 비트 라인 필라들(654)(LBL)에 액세스하고, 상기 액세스 선택 트랜지스터는 메모리 어레이 아래에 또는 그 위에 위치될 수 있다. 유사하게, 각각의 글로벌 소스 라인(615)은 로우를 따라 로컬 소스 라인 필라들에 액세스한다. 도 6a 및 6b에 도시된 구조들이 수직의 NOR 스트링들의 쌍을 도 6c의 실시예의 단일의 수직의 NOR 스트링에 의해 취해진 것과 대략 동일한 면적에 맞춰질 수 있지만, 도 6c에 도시된 각각의 수직의 NOR 스트링 내의 각각의 TFT는 2개의 평행한 전도 채널들(즉, 채널 영역들(656a 및 656b))을 가지므로, 더 많은 전하를 저장하고 판독 전류를 증가시키거나 2배로 할 수 있어, 각각의 TFT에 더 많은 비트들을 저장할 수 있다.

도 6d는 본 발명의 일 실시예에 따른, 랩-어라운드 워드 라인들을 갖는 더욱 콤팩트한 수직의 NOR 스트링을 도시한다. 도 6d에 도시된 바와 같이, 수직의 NOR 스트링들이 서로 더욱 가까워지도록 스태거링되므로, 워드 라인 스택(623p(WL_31-0))이 더욱 많은 수직의 NOR 스트링들에 의해 공유될 수 있다. 스태거링된 구성은 로컬 소스 라인 필라(655)(LSL)의 기생 커패시터(즉, 기생 커패시터들(660))를 사용하여 가능해질 수 있다. 후술된 바와 같이, 판독 및 프로그래밍 동작들 동안 커패시터들(660)을 일시적으로 가상 전압(V_ss)을 유지하도록 사전-충전함으로써, 하드-와이어링된 글로벌 소스 라인들(예를 들어, 도 6c의 GSL(615))이 불필요해진다. 종래 기술의 수직의 NAND 스트링들(예를 들어, 도 1c의 NAND 스트링들)에 비해, 도 6c 및 6d의 수직의 NOR 스트링들은 스스로는 상당한 면적 효율성을 제공할 수 없지만, 이러한 수직의 NOR 스트링들은 수직의 NAND 스트링들보다 스트링 길이가 훨씬 길다. 예를 들어, 본 발명의 수직의 NOR 스트링들은 각각의 스택 내에 길이가 128 내지 512 또는 그 이상인 TFT들의 스트링들을 잘 지원할 수 있지만, 직렬-접속 TFT 스트링들에 수반되는 심각한 제한사항들을 고려할 때, 그러한 스트링 길이들은 수직의 NAND 스트링에 대해 간단히 실현 가능하지 않다.

감지 증폭기들에의 빠른 액세스를 용이하게 하기 위해, 짧고, 세그먼트화된 비트 라인들로 분할되는 긴 글로벌 비트 라인들을 갖는 대안적인 실시예들

발명자는, 반도체 기판에 제공된 감지 증폭기들 및 다른 지원 회로들과 함께, 메모리 어레이 위에 또는 아래에 제공되는 글로벌 상호접속 전도체들을 사용하여 글로벌 비트 라인들을 수직의 로컬 비트 라인들에 접속(예를 들어, 도 5a에서 글로벌 비트 라인(GBL₁)이 수직의 로컬 비트 라인(554)에 접속)하도록 라우팅함으로써 와이어링의 상당한 길이로 인해 수반되는 큰 RC 지연들이 초래된다는 것을 주의한다. 더욱이, (어레이들 옆의 소중한 실리콘 면적을 차지하는 것과는 반대로) 메모리 어레이들 밑의 실리콘 기판의 면적을 사용하여, 감지 증폭기들, 디코더들, 전압 소스들, 및 메모리 동작들을 위해 필요한 다른 회로들과 같은 수많은 지원 회로를 형성하는 것이 매우 바람직하다.

본 발명의 일 실시예에 따르면, 이와 다르게 글로벌 비트 라인으로서 사용될 전도체는 다수의 비교적 짧은 라인 세그먼트들로 세그먼트화될 수 있다(예를 들어, 각각의 라인 세그먼트는 글로벌 비트 라인의 1/100 이하의 길이를 가질 수 있음). 각각의 라인 세그먼트는 한 그룹의 이웃하는 수직의 로컬 비트 라인들을 접속시키기 위한 수평의 라인 접속기를 제공한다. 비트 라인 세그먼트는, 기판과 메모리 어레이들 사이에, 그리고 그들로부터 유전적으로 격리되어 위치하는 것이 바람직할 수 있다. 비트 라인 세그먼트는 그룹 내의 이웃하는 수직의 로컬 비트 라인들과, 수직의 NOR 스트링들의 어레이 밑의 반도체 기판 내에 형성된 전용 감지 증폭기들 및 다른 지원 회로들 사이의 접속들을 용이하게 한다. 이 상세한 설명에서, "비트 라인 세그먼트"란 용어는 라인 접속기에 의해 접속되는 로컬 비트 라인들의 집합을 지칭할 수 있다.

유사하게, 이와 다르게 글로벌 소스 라인으로서 사용될 전도체도 또한 다수의 비교적 짧은 라인 세그먼트들로 세그먼트화될 수 있는데, 라인 세그먼트들 각각은 한 그룹의 이웃하는 수직의 로컬 소스 라인들을 접속시키기 위한 수평의 라인 접속기를 제공한다. 라인 접속기 및 그것의 연관된 수직의 로컬 소스 라인들은, 기생 용량이 단지 하나의 수직의 로컬 소스 라인의 기생 용량보다 다수 배 큰 공통 소스 라인을 형성한다. 공통 소스 라인 접속기는, 바람직하게 어레이의 상부에서, 세그먼트-선택 트랜지스터에 의해 글로벌 소스 라인에 접속될 수 있다. 이 상세한 설명에서, "소스 라인 세그먼트"란 용어는 라인 접속기에 의해 접속된 로컬 소스 라인들의 집합을 지칭할 수 있다. 소스 라인 세그먼트가 더욱 작은 그룹들의 접속된 로컬 소스 라인들로 더욱 나뉠 수 있는 경우, 각각의 이러한 더욱 작은 그룹은 "소스 라인 서브-세그먼트(sub-segment)"로 지칭될 수 있다.

본 발명의 또다른 대안적인 실시예에서, 메모리 스택들의 상부 상에서, 또는 그 아래에서 나아가는 글로벌 소스 라인들은 제공되지 않지만, 각각의 소스 라인 세그먼트 및 그것의 연관된 그룹의 이웃하는 수직의 로컬 소스 라인들이 로컬 공통 소스 영역으로서 동작된다. 그 구성에서, 하나 이상의 사전-충전 트랜지스터들이, 기판으로부터 가상 접지 전압(V_ss)을 전달하기 위해 소스 라인 세그먼트에 접속된 각각의 활성 컬럼에 제공된다. 64-층 수직 NOR 메모리 어레이에서, 각각의 로컬 소스 라인은 약 1 펨토패라드(femtofarad)(즉, 1.0×10^-15 패라드)인 기생 용량을 가질 수 있는데, 상기 용량은, 몇몇 사례들에서, 전하-공유 판독 동작 동안 가상 접지 전압(V_ss)을 유지하기에 너무 적은 전하를 제공한다. 한 그룹의 64개의 로컬 소스 라인들의 용량들을 조합함으로써, 그들의 조합된 사전-충전 용량(C)이 대략 64 펨토패라드까지 증가하는데, 상기 64 펨토패라드는 전하-공유 판독 동작에 충분한 것 이상이다.

도 3d, 3e, 3f, 및 3g는, 빠른 판독 액세스를 달성하고, 감지 증폭기들, 디코더들, 레지스터들, 및 전압 소스들과 같은 지원 회로부를 형성하기 위해 어레이 밑의 실리콘 기판을 활용하는 본 발명의 실시예들을 도시한다. 도 3d에 도시된 바와 같이, 수직 NOR 스트링(380)은 비-휘발성 저장 TFT들의 3-차원 구조를 나타내는데, 본 발명의 일 실시예에 따르면, 각각의 TFT는 로컬 소스 라인(375) 및 로컬 비트 라인(374)을 공유한다. 로컬 비트 라인(374) 및 로컬 소스 라인(375)은 바디 영역(356)에 의해 서로 떨어져 있는데, 상기 바디 영역은 수직의 NOR 스트링(380) 내의 TFT들에 대한 채널 영역들을 제공한다. 저장 소자들은 채널 영역(356)과 각각의 수평의 워드 라인(323p) 사이의 교차 지점들에 형성되고, 여기서 p는 워드 라인 스택 내의 워드 라인의 인덱스이고; 상기 예에서, p는 0과 31 사이의 임의의 값을 취할 수 있다. 워드 라인들은 Y-방향을 따라 연장한다. 상기 실시예에서, 소스 라인 공급 전압(V_ss)이 수직의 컬럼의 상부 상에서 나아가는 것으로 도시된 글로벌 소스 라인(GSL₁)(313)을 통해 기판(310)으로부터 소스 선택 트랜지스터(SLS)(371)를 통해 수직의 로컬 소스 라인(375)에 제공된다. 활성 컬럼의 트랜지스터 채널들을 제공하는 바디 영역(356)은 단자(331)에서 기판 바이어스 전압(V_bb)에 접속될 수 있다는 것에 주의한다. 그러나, P-도핑 채널(556)을 전기적으로 접속시키는 것도 또한 수직의 NOR 스트링의 상부로부터 달성될 수 있다(아래의 도 5b에 관한 설명을 참조).

도 3d에서, 이웃하는 활성 컬럼들(예를 들어, 수직 NOR 스트링(380)의 활성 컬럼)은 그룹화되고, 각각의 그룹의 활성 컬럼들의 로컬 비트 라인들은 메모리 어레이 밑에 제공된 연관된 비트 라인 세그먼트(예를 들어, 비트 라인 세그먼트들(MSBL₁ 및 MSBL₂))에 접속된다. 비트 라인 세그먼트(MSBL₁)는 저-저항률 접속기(373)를 제공하는데, 상기 저-저항률 접속기는, 예를 들어, N+ 도핑 폴리실리콘, 실리사이드 또는 내화 금속의 좁은 스트립에 의해 구현될 수 있다. 수평의 비트 라인 세그먼트(MSBL₁)에 의해 접속된 한 그룹의 이웃하는 수직의 로컬 비트 라인들(374-1, 374-2, ... 374-n)은 X-방향을 따라 길게 제공되고, 워드 라인들(WL₀ 내지 WL₃₁)에 수직하게 제공된다. 비트 라인 세그먼트들(MSBL₁, MSBL₂, ...)은 유전체 절연체(392) 상에 형성되고, 1(즉, 세그먼트화되지 않음) 내지 16, 64, 256, 512, 또는 그 이상의 수직의 로컬 비트 라인들을 포함하는 것과 같이 비교적 짧을 수 있다. 각각의 비트 라인 세그먼트는 세그먼트-선택 트랜지스터(예를 들어, 박막 트랜지스터들로 구현될 수 있는 세그먼트-선택 트랜지스터들(586-1, ..., 586-n))를 통해 다수의 MSBL₁-형 비트 라인 세그먼트들을 포함하는 국지적 비트 라인 세그먼트들(SGBL₁, SGBL₂)을 형성하는 보다 긴 수평의 전도체들에 접속될 수 있다. 수평 영역의 비트 라인 세그먼트(SGBL₁)는 기판(310) 위의 절연층(393) 상에 형성될 수 있어, 감지 증폭기들과 같은 논리 소자들이 국지적 비트 라인 세그먼트 바로 밑의 기판 내에 형성되는 것을 허용한다. 바람직하게는, 영역 세그먼트는, 기판 내에 형성되는 감지 증폭기들, 디코더들, 레지스터들, 전압 소스들, 및 다른 회로부가 국지적 비트 라인 세그먼트 밑에 물리적으로 맞도록 허용하기에 충분히 길다.

도 6a에 도시된 바와 같은, 2배-밀도 구성에서, 각각의 워드 라인은 워드 라인의 양쪽 측면들 상에서 두 활성 컬럼들 모두를 서브한다. 그 구성에서, 워드 라인의 반대 측면들 상의 2개의 인접한 로컬 비트 라인들은 각각 비트 라인 세그먼트들(MSBL₁(L) 및 MSBL₁(R)) 및 그들 각각의 세그먼트 감지 증폭기들 및 디코더들과 연관되는데, 이들은 서로 가깝게 떨어져 있으면서 서로 평행하게 나아간다. 상기 간격은 또한 메모리 어레이 내의 인접한 수직의 활성 컬럼들 간의, Y-방향을 따른 간격이다. Y-방향을 따라 레이아웃된 비트 라인 세그먼트들의 각각에 전용 감지 증폭기 및 다른 지원 회로들을 제공하는 것이 불가능할 수 있다. 이러한 구조에서, 각각의 감지 증폭기는 기판 내의 세그먼트-선택 디코더를 통해 1, 2, 4, 8, 또는 그 이상의 인접한 비트 라인 세그먼트들을 서브할 수 있다. X-방향으로, 1-테라비트 3-차원 수직의 NOR 플래시 메모리 칩은 긴 글로벌 비트 라인보다는 오히려 수백 개의 국지적 비트 라인 세그먼트들을 가질 수 있어, 비트-라인 RC 지연을 상당히 감소시킨다.

도 3e는 도 3d의 실시예의 회로 아키텍처의 변형을 도시하는데, 여기서 그룹들의 이웃하는 수직의 로컬 소스 라인들(375-1, 375-2, ...)은 비트-라인 세그먼트들과 같이 X-방향을 따라 나아가는 소스 라인 세그먼트들(MSSL_1, MSSL₂, ...)에 의해 접속된다. 소스 라인 세그먼트들에 의해 접속된 로컬 소스 라인들의 상기 그룹화는, 소스 라인 세그먼트에 연관된 수직의 NOR 스트링들의 각각에 소스 전압(V_ss)을 제공하기 위해 필요한 소스 라인 선택 트랜지스터들(SLS₁, SLS₂, ...)의 수를 감소시킨다. 더욱이, 앞서 주의된 바와 같이, 소스 라인 세그먼트에 의한 한 그룹의 수직의 로컬 소스 라인들의 접속은 누적 기생 용량(C)의 증가에 직접적으로 기여한다. 수평의 소스 라인 세그먼트에 의해 접속된 수직의 로컬 소스 라인들은 또한 대응하는 수평의 비트 라인 세그먼트에 의해 접속된 수직의 로컬 비트 라인들에 밀접하게 연관된다. 그러나, 비트 라인 세그먼트에 연관된 수직의 로컬 비트-라인들의 수는 소스 라인 세그먼트에 연관된 수직의 로컬 소스 라인들의 수와 동일할 필요는 없다. 그 결과, 한 비트 라인 세그먼트는, 예를 들어, 다수의 소스 라인 세그먼트들과 연관될 수 있다. 예를 들어, 비트 라인 세그먼트(MSBL₁)는 256개의 수직의 로컬 비트 라인들(374-1, 374-2, ...)과 연관될 수 있고, 이는 8개의 소스 라인 세그먼트들과 연관될 수 있고, 상기 소스 라인 세그먼트들 각각은 단지 32개의 로컬 소스 라인들(375-1, 375-2, ...)과 연관될 수 있다. 각각의 소스 라인 세그먼트는 전용 소스-라인 선택 트랜지스터(예를 들어, 소스-라인 선택 트랜지스터(SLS₁))를 통해 그것에 개별적으로 전달되는 전압(V_ss)을 가질 수 있다.

도 3f는 도 3e의 실시예의 회로 아키텍처의 변형을 도시하는데, 여기서 글로벌 소스 라인(예를 들어, 글로벌 소스 라인(313))도 소스 라인-선택 트랜지스터(예를 들어, 소스-선택 트랜지스터(SLS₁))도 제공되지 않는다. 도 3f에서, 각각의 소스 라인 세그먼트에 연관된 수직의 로컬 소스 라인들은 사전-충전 트랜지스터(예를 들어, 사전-충전 트랜지스터(370))를 통해 소스 전압(V_ss)으로 사전-충전되고, 사전-충전 트랜지스터의 워드 라인(WL_CHG)은 소스 라인 세그먼트에 연관된, 상기 연관된 수직의 로컬 비트 라인들을 통해 기판(310) 내의 회로부로부터 공급된 전압(V_bl)을 전달하기에 충분한 전압 펄스로 턴 온 된다. 소스 라인 세그먼트에 연관된 수직의 로컬 비트 라인들의 수는, 셀의 판독 동안 가상 접지 전압(V_ss)을 유지하기 위해 소스 라인 세그먼트의 기생 용량(C)을 최대화하는 것 사이의 최적화이고, 소스 라인 세그먼트와 연관된 수직의 NOR 스트링들 내의 "오프" 트랜지스터들 모두에 수반되는 백그라운드 누설 전류를 충분히 낮게 유지할 필요에 의해 균형이 맞춰져, 소스 라인 세그먼트 내의 연관된 저장 트랜지스터를 판독하는 것을 방해하지 않는다. 비트 라인 세그먼트 내에서, 임의의 선택되지 않은 소스 라인 서브-세그먼트는 그것의 백그라운드 누설 전류를 제거하기 위해 그것의 연관된 비트 라인 세그먼트 전압(V_bl)과 같은 그것의 V_ss 전압을 갖도록 사전-충전될 수 있다.

도 3g는 도 3f의 실시예의 회로 아키텍처의 변형이다. 도 3g에서, 메모리 어레이와 기판 사이의 접속은, 국지적 비트 라인 세그먼트들(SGBL₁, SGBL₂, ...)을 그들 각각의 로컬 비트 라인 세그먼트들(MSBL₁, MSBL₂, ...)과 병합시키고, 각각의 비트 라인 세그먼트를 각각의 비아(via)들 또는 전도체들(예를 들어, 매설된 접촉들)을 통해 비트 라인 세그먼트들 밑의 기판 내의 세그먼트-선택 트랜지스터들(315-1, 315-2, ...)에 접속시킴으로써 더욱 단순화된다. 상기 구성에서, 실리콘 기판 위에 박막 세그먼트-선택 트랜지스터들(예를 들어, 도 3f의 세그먼트-선택 트랜지스터들(586-1, ..., 586-n))을 제공하기 보다는, 세그먼트-선택 트랜지스터들이 단-결정 기판(310) 내의 고-효율 트랜지스터들에 의해 제공된다. 상기 구성은 비트 라인 세그먼트와 연관된 감지 증폭기들, 디코더들, 레지스터들, 전압 소스들, 및 다른 회로부에의 강력한 액세스를 제공한다. 글로벌 소스 라인 선택 트랜지스터들(SLS₁, SLS₂, ...)을 제거함으로써(사전-충전 경로에 의해 가능함), 그리고 세그먼트-선택 박막 트랜지스터들(586-1, ..., 586-n)(또는 종래의 3D NAND 어레이들에서 통상적으로 행해지는 바와 같이, 선택적인 에피텍시 실리콘으로 값비싸게 생성된 선택 트랜지스터들)을 제거함으로써(각각의 비트 라인 세그먼트를 기판 내의 그것의 세그먼트 회로부에 근접하게 위치시킴으로써 가능함), 공정 통합 흐름이 실질적으로 단순해진다.

도 3h 및 3i는 도 3g의 실시예와 유사한 또다른 실시예를 도시한다. 도 3h 및 3i에서, 소스 라인 세그먼트 접속기들(MSSL₁ 및 MSSL₂) 상의 전압, 및 따라서 또한 각각의 소스 라인 세그먼트 내의 수직의 로컬 소스 라인들(375)(LSL) 상의 전압은 활성 컬럼(381)("충전 컬럼")을 통해 기판(310)으로부터 공급되는데, 상기 활성 컬럼(381)은 메모리 저장을 위해서는 사용되지 않고 메모리 어레이의 저장 활성 컬럼들 중 임의의 것(예를 들어, 활성 컬럼(380))을 구조적으로 모방한 것이다. 즉, 충전 컬럼(381)은 소스 라인 세그먼트들(MSSL₁ 및 MSSL₂) 내의 로컬 소스 라인들을 충전하는 전용이다. (다른 실시예들에서, 각각의 충전 컬럼은 단일 소스 라인 세그먼트만을 공급할 수 있다.) 도 3h에 도시된 바와 같이, 충전 컬럼(381)은, 예를 들어, 이웃하는 비트 라인 세그먼트들(SEG₁ 및 SEG₂) 사이의 개구부(BLO) 내에 형성될 수 있다. 판독 동작(및 선택적으로 임의의 프로그래밍, 프로그래밍-금지, 또는 삭제 동작) 전반에 걸쳐, 충전 컬럼(381)은 소스 라인 세그먼트들(MSSL₁ 및 MSSL₂) 내의 수직의 로컬 소스 라인들 상에서 필요로 되는 전압을 전달하고 유지한다. (소스 라인 세그먼트들(MSSL₁ 및 MSSL₂)은 모두 충전 컬럼(381)에 의해 서브된다.) 이에 관련하여, 충전 컬럼(381)은, 예를 들어, 도 3e의 글로벌 소스 라인(GSL₁)(313)에 대한 필요성을 배제시키고, 연관된 소스 라인 세그먼트-선택 트랜지스터(SLS₁)에 대한 필요성을 제거한다. 그것은 또한, 예를 들어, 도 3g의 실시예에 대해 도시된 것과 같이, 메모리 스택 내의 -- 여분의 워드 라인 평면(WL_CHG)을 필요로 하는 -- 사전-충전 트랜지스터들(370)에 대한 필요성도 제거한다.

도 3h 및 3i의 세그먼트 구조에서, 메모리 평면들 중 임의의 것 상의 임의의 저장 트랜지스터의 판독 동작에서, 소스 라인 세그먼트들(MSSL₁ 및 MSSL₂)의 각각의 로컬 소스 라인 상의 소스 전압은 충전 컬럼(381)의 수직 소스 라인(375)(LSL)으로부터의 접속부(VSL)를 통해 Vss(예를 들어, 0 볼트)로 부과(impose)된다. 전압(Vss)은 실리콘 기판(310) 내의 디코딩된 선택 트랜지스터(도 3h에서 315X로 도시됨), 비트-라인 미니-세그먼트(SSVss), 수직의 로컬 비트 라인(374)(LBL), 패스 트랜지스터(pass transistor)(371), 및 수직의 로컬 소스 라인(375)(LSL)을 통해 기판(310)으로부터 전달된다. (패스 트랜지스터(371)는 판독 동작 전반에 걸쳐 워드 라인(WL₃₁)에 의해 활성화되어 전도 또는 "온" 상태로 유지된다.) 임의의 프로그래밍, 프로그래밍-금지, 또는 삭제 동작 동안 소스 라인 세그먼트들(MSSL₁ 및 MSSL₂) 상에 부과되는 소스 전압도 유사하게 제공될 수 있다. 실리콘 기판(310) 내의 선택 트랜지스터(315X)는 삭제 동작 동안 로컬 비트 라인(374)(LBL) 상에 부과되는 고전압을 견딜 수 있는 고전압 트랜지스터일 수 있다.

도 3i는 도 3h의 실시예의 상부 X-Y 평면 뷰를 매우 상세히 도시하는데, 여기서 소스 세그먼트(MSSL₁) 내의 각각의 수직의 로컬 소스 라인은 컬럼(381)을 통해 공급되는 전압(V_ss 또는 V_bl)으로 유지된다. 도 3i에서, 메모리 어레이는 도 6b의 실시예에서 도시된 것과 유사한 레이아웃을 갖는다. 도 3i에 도시된 바와 같이, 비트 라인 세그먼트들(SEG₁ 및 SEG₂) 사이에 충전 컬럼들의 어레이가 제공되는데, X-방향을 따라 연장하는 각각의 로우는 2개의 충전 컬럼들을 갖고, 미리 결정된 수(예를 들어, 2048개)의 이러한 로우들은 Y-방향을 따라 레이아웃된다. 충전 컬럼들의 상기 어레이는 비트 라인들 내의 2개의 불연속부들 또는 개구부들(도 3i에서 "BLO"로 레이블됨) 사이에 제공된다. 활성 컬럼들 중 하나의 로우에서, 2개의 점선들 사이에, X-방향을 따라 연장하는 소스 라인 접속기는 우측 충전 컬럼을 비트 라인 세그먼트(SEG₁) 내의 소스 라인 세그먼트(MSSL₁)(즉, 상부 점선을 따른 하나 걸러 하나의 활성 컬럼) 내의 로컬 소스 라인들에 접속시킨다. 동일한 우측 충전 컬럼이 비트 라인 세그먼트(SEG₂) 내의 소스 라인 세그먼트(MSSL₂)의 활성 컬럼들의 로컬 소스 라인들에 접속된다. 소스 전압은 실리콘 기판으로부터 우측 활성 컬럼의 로컬 비트 라인에의 비트 라인 접속기에 제공된다. "WL₃₁"로 레이블된 워드 라인들은 충전 컬럼 내의 패스 트랜지스터를 활성화하여, VSL로 레이블된 로컬 소스 라인에 소스 전압을 전달하는데, 상기 로컬 소스 라인은 소스 라인 세그먼트들(MSSL₁ 및 MSSL₂)의 로컬 소스 라인들에 소스 전압을 제공한다. (이 회로 구성은 도 3h의 회로에 도시되어 있다.) 점선들 사이의 충전 컬럼들의 상기 로우 내의 좌측 충전 컬럼은 유사한 방식으로 하단 점선을 따른 소스 라인 세그먼트들의 또다른 쌍에 접속된다.

다수의 워드-라인 평면들을 갖는 3-차원 수직 NOR 스트링 메모리 어레이에서, 스택 내의 모든 평면들에 대한 로컬 워드 라인들은 어레이의 가장자리에서 계단식 단계들(WL_STC)로 배열될 수 있다(예를 들어, 도 3i 및 도 6g 참조). (예를 들어, 도 3i에서 "GWL_chg"로 레이블된) 하나 이상의 전용 글로벌 워드 라인들은 각각의 메모리 평면에 대해서, 이웃하는 비트 라인 세그먼트들(예를 들어, 도 3h 내의 비트 라인 세그먼트들(SEG₁ 및 SEG₂))의 각각의 쌍에 대한 충전 컬럼(예를 들어, 충전 컬럼(381))을 활성화하기 위해 필요로 될 수 있다. 도 3i의 예에 도시된 바와 같이(삽입 부분을 참조), GWL_chg로 레이블된 글로벌 워드 라인들은 모두 활성 컬럼(381)에 대응하는 로컬 워드 라인(WL₃₁)에는 접속되고, 비트 라인 세그먼트들(SEG₁ 및 SEG₂) 내의 모든 다른 워드 라인들은 건너뛴다. 반대로, 메모리 어레이의 저장 트랜지스터들에 대한 각각의 글로벌 워드 라인(예를 들어, GWL)은 비트 라인 세그먼트들(SEG₁ 및 SEG₂)에 연관된 수많은 로컬 워드 라인들에는 하드 와이어-접속되고, 충전 컬럼(381)의 워드 라인들은 건너뛴다. 상이한 메모리 평면들 상의 충전 컬럼(381)의 (도 3i의 삽입부분에서 모두 "GWL_chg"로 레이블된) 글로벌 워드 라인들은 주변 회로부(도시되지 않음)에서 함께 쇼트(short)될 수 있어, 워드 라인들(WL₀-WL₃₁)에 연관된 충전 컬럼(381)의 패스 트랜지스터들 중 임의의 것(또는 모두)을 활성화한다. 일 실시예에서, 접속된 소스 라인 세그먼트들의 블록 내의 모든 충전 컬럼들의 패스 트랜지스터들은 칩에 전력이 공급될 때 함께 활성화될 수 있지만; 그 블록 내의 임의의 소스 라인 세그먼트 또는 소스 라인 세그먼트 쌍은 그것의 연관된 세그먼트-선택 트랜지스터(예를 들어, 세그먼트-선택 트랜지스터(315X))를 스위치 오프함으로써 그것의 대응하는 충전 컬럼을 실리콘 기판으로부터 격리시킴으로써 선택 해제될 수 있다.

도 3h 및 3i의 실시예는, 도 3g의 실시예에서 수행된 바와 같이, 플로팅 소스의 사전-충전 시퀀스의 필요성을 제거한다. 사전-충전 시퀀스를 제거하면 판독 동작의 속도가 빨라지는데, 이는, 판독 동작의 시작 전에 소스 전압이 전압 V_ss로 설정되어 변함없이 유지될 수 있어, 플로팅 소스 사전-충전 펄스에 필요로 되는 오버헤드 시간을 제거하기 때문이다. 더욱이, 충전 컬럼(381)이 판독 동작 전반에 걸쳐 (즉, 단지 순간적인 사전-충전 펄스만이 아님) 전압 V_ss로 소스 라인 세그먼트(MSSL₁)의 로컬 소스 라인들을 유지하므로, 접속부(VSL)를 통해 제공되는 변함없는 전류는, 과도한 경우, 어드레싱된 저장 트랜지스터의 판독 감지를 손상시킬 수 있는 임의의 소스-드레인 누설을 보상한다.

요약하면, 충전 컬럼(381)은 전압들(V_ss 또는 V_bl)을 실리콘 기판에서부터 수직의 NOR 메모리 스트링들 내의 로컬 소스 라인들로 전달하기 위한 수직의 로컬 접속기의 역할을 한다. 로컬 비트 라인이 또한, 세그먼트-선택 디코더들(315-1)을 통해 실리콘 기판 내의 전압 소스들에 접속될 수 있는, 비트 라인 접속기(MSBL₁)로부터 직접 충전될 수도 있지만, 충전 컬럼의 수직의 로컬 소스 라인 상의 임의의 전압들(V_ss 또는 V_bl)은 패스 트랜지스터(예를 들어, 패스 트랜지스터(371))를 통해 그것의 연관된 로컬 비트 라인에 전달될 수 있다.

64개 또는 128개의 메모리 평면들을 갖는 3-차원 수직 NOR 메모리 스택에서, 충전 컬럼(381)의 길이이기도 한 스택의 높이는 5 미크론을 초과할 수 있는데, 이것은 충전 컬럼(381)의 수직의 로컬 소스 라인(375)(LSL) 또는 로컬 비트 라인(374)(LBL)에 대해 꽤 긴 거리이다(도 3h). 대응하는 N+ 도핑 폴리실리콘 필라들(455 및 454)(도 4a를 참조; 또는 도 6e 내에서 655(N+) LSL-l 및 654(N+) LBL-l로도 도시되고 때때로 필론(pylon)들로 지칭됨)의 전기 저항(R; 옴(ohm))은 초과되어, 판독 경로에 주로 악영향을 주는 RC 지연을 도입시킬 수 있다. 필라의 저항(R)은 필라의 코어 내에 저-저항 금속 재료를 제공함으로써 크기 면에서 더욱 감소될 수 있다. 예를 들어, 아래의 상세한 설명에서, 도 4aa(도 4a-1)은 금속 코어(420)(M)를 도시하고, 도 7da(도 7d-1)은 금속 코어(720)(M)를 도시한다.

도 5b는 본 발명의 일 실시예에 따른, (P^- 채널 재료를 제공하는) 바디 영역(556)의 (P⁺ 폴리실리콘으로 유전체층(592) 내에 형성된) 전도성 필라(591)에 의한 접속, 예를 들어, 활성 컬럼(581) 위에 제공되고 하나의 구성에서 워드 라인들과 평행하게 나아가는 전도체(590)에의 접속을 도시하는 Z-Y 평면의 단면도이다. 전도체(590)는 또한 과-도핑된 폴리실리콘, 또는 실리사이드 또는 금속 전도체로 형성될 수 있다. 상기 구조에서, 블록 삭제 동작들을 용이하게 하기 위해, 바디 바이어스 전압(V_bb)(594)은 유전체 격리부(509) 내의 개구부 내의 비아(593)를 통해 기판(505)으로부터 전도체(590)로 제공될 수 있다.

도 6e는 전도체들(690-1 및 690-2)("바디 바이어스 전도체들")을 통해 바디 바이어스 전압을 제공하는 것을 나타낸다. 바디 바이어스 전압은 도 6b에 도시된 실시예의 레이아웃을 사용하여, 활성 컬럼들의 인접한 로우들 내의 바디 영역들 사이에 공유된다. 상기 구성에서, 워드 라인(592)(즉, 워드 라인(623p-L))은 바디 바이어스 전도체(690-1)와 일치하게 나아간다. 삭제 동작의 블록 크기는 각각의 바디 바이어스 전도체(예를 들어, 전도체(690-1))의 좌측 상의 활성 컬럼들 및 우측 상의 활성 컬럼들에 제한된다. 더욱 큰 삭제 블록들은, 예를 들어, 비트 라인 세그먼트를 어드레싱한 워드 라인들의 수에 매칭하도록 한 무리의 바디 바이어스 전도체들을 함께 묶음으로써 구성될 수 있다. 기판 내의 디코더는 하나 이상의 선택된 삭제 블록들에 적절한 바디 바이어스 전압(예를 들어, 삭제 전압)을 제공한다.

도 5b로 되돌아가서, 활성 컬럼들(예를 들어, 활성 컬럼(581))이 형성된 후에, 유전체층(592)이 활성 컬럼들 위에 형성된다. 그 후, 비아 구멍들이 유전체층(592)의 상부에서부터 바디 영역(556)의 상부까지 이방성(anisotropically) 에칭된다. P⁺ 도핑 폴리실리콘층이 그 후 유전체층(592) 위에 적층되어, 비아 구멍들을 채워, 전도성 필라들(예를 들어, 전도성 필라들(591))이 형성된다. 그 후 상기 P⁺ 도핑 폴리실리콘의 층은 패턴화되고 에칭되어 전도체들(예를 들어, 전도체(590))을 형성하여, 비아들(593)을 통해, 바디 바이어스 전압(V_bb)을 제공하는 전압 소스(594)에 접속한다. 바디 바이어스 전압(V_bb)은 TFT 임계 전압을 증가시키거나 그것의 임계-이하 누설을 감소시키기 위한, 삭제 동안 공급되는 양의 고전압이거나 판독 동안 공급되는 낮은 음의 기판 바이어스 전압일 수 있다. 도 6e는 형성된 P+ 도핑 폴리실리콘 특징들(690-1 및 690-2)을 도시하는 상면도이다.

도 5b에 도시된 실시예에서, 전도체(590)는 바디 영역(556)의 위에 제공된다. 그러나, 다른 실시예들에서, 전도체(590)는 바디 영역(556)을 아래에서부터 접촉하도록 바디 영역(556)의 밑에 제공될 수 있다. 사실, 바디 바이어스 전압을 바디 영역(556)의 위 및 아래 모두에서부터 제공하는 것이 유익할 수 있다. 바디 바이어스 전압을 아래에서부터 제공하는 경우, 도 5a에 도시된 바와 유사하게, 전도체(590)와 유사한 전도체는 층간 유전체 내의 비아를 통해 기판으로부터 직접 제공될 수 있다.

세그먼트화된 로컬 비트 라인 및 세그먼트화된 로컬 소스 라인 어레이들의 동작 모드들

본 발명의 실시예들에 관련하여 전술된 바와 같이, 비트 라인 세그먼트들을 갖는 64개 평면들의 워드 라인들의 메모리 스택에서, 선택된 비트 라인 세그먼트에 연관된 임의의 평면(예를 들어, 25번째 평면) 상의 저장 트랜지스터를 판독할 때, 선택된 저장 트랜지스터를 어드레싱하고 있는 선택된 평면 상의 워드 라인을 제외하고, 선택된 비트 라인 세그먼트와 연관된 모든 평면들에의 모든 워드 라인들은 그들의 "오프" 임계 전압으로 유지된다. 워드 라인 전압이 들어오면, 삭제된 상태(즉, 전도 또는 "온" 상태)에 있는 저장 트랜지스터는, 미리 가상 접지 전위(V_ss)로 사전-충전된 그것의 로컬 소스 라인(및 해당하는 경우, 그것의 연관된 소스 라인 세그먼트)으로 그것의 비트 라인 전압(V_bl)을 방전할 것이다. 비트 라인 전압(V_bl)의 방전 속도는 비트 라인 세그먼트에 대한 감지 증폭기에 의해 감지된다. 동일한 워드 라인을 공유하는 Y-방향을 따르는 다른 비트 라인 세그먼트들에 연관된 선택된 평면(즉, 상기 예에서는 25번째 평면) 상의 다른 저장 트랜지스터들 또는 상이한 워드 라인들에 의해 어드레싱된 X-방향을 따른 다른 비트 라인 세그먼트들에 연관된 다른 저장 트랜지스터들이 동시에 판독될 수 있는데, 이는 각각의 비트 라인 세그먼트가 그들의 전용 감지 증폭기를 갖기 때문이다. 판독 동작을 위하여, 가상 소스 전압이 우선 사전-충전 동작 동안 로컬 비트 라인을 0V로 설정함으로써 사전-충전된다. (대안적으로, 가상 소스 전압은 ~1V까지 높아질 수 있다.) 사전-충전 후, 로컬 비트 라인은 (예를 들어, 소스 전압보다 ~0.1V 내지 0.5V 높은) 감지 증폭기 전압으로 충전되고, 기판은 전압 V_bb(예를 들어, ~0V 내지 ~ -2V)로 설정되고, 워드 라인(WL)은 삭제 임계 전압을 넘어 ~1V-3V로 증가한다.

저장 트랜지스터들이 각각의 워드 라인의 양쪽 측면들 상에 있는 실시예들에 대하여(예를 들어, 도 6a 및 6e의 실시예들), 판독 동작 동안 언제든지 두 저장 트랜지스터들 중 오직 하나만이 전도성일 것을 보장하도록 주의를 기울여야만 한다. 전술된 바와 같이, 이것은, 각각이 그들 자신만의 감지 증폭기들, 디코더들, 전압 소스들, 및 다른 지원 회로부에 의해 서브되지만, 서로 평행하게 나아가는 개별적인 비트 라인 세그먼트들을 제공함으로써 달성된다. 도 6e에 도시된 바와 같이, 비트 라인 세그먼트들은 좌-측 저장 트랜지스터들에 대해서는 MSBL₁(L)이고, 우-측 저장 트랜지스터에 대해서는 MSBL₁(R)이다.

저장 트랜지스터를 프로그래밍하기 위해, 선택된 평면(즉, 상기 예에서는 25번째 평면)을 제외한 모든 평면들 상의 모든 워드 라인들은 접지 전위로 설정되고, (즉, 25번째 평면 상의) 선택된 저장 트랜지스터에 어드레싱하는 워드 라인은, 원하는 프로그래밍된 전압에 도달되었다고 판독 동작에 의해 검증될 때까지, 예를 들어, 증가 전압 단계들(예를 들어, ~8 볼트에서 시작하여 증가 단계들에서 크기가 증가하는 전압 펄스들을 공급함)을 사용하여 적합한 프로그래밍 전압으로 증가한다. 프로그래밍 동작 동안, 비트 라인 세그먼트 상의 전압은 연관된 소스 라인 세그먼트처럼, 접지 전위로 유지된다.

동일한 워드 라인을 공유하는 다른 비트 라인 세그먼트들과 연관된 선택된 평면 상의 저장 트랜지스터들을 계속 프로그래밍하는 동안 추가적인 프로그래밍을 금지하기 위해, 비트 라인 세그먼트 및 소스 라인 세그먼트는, 연속하는 프로그래밍 펄스들 사이의 판독 검증 사이클로, 프로그래밍 시퀀스의 마지막까지, 프로그래밍-금지 전압(예를 들어, 프로그래밍 전압의 대략 1/3 내지 1/2)으로 증가한다. 비트 라인 또는 소스 라인 세그먼트 내의 로컬 비트 라인들 및 로컬 소스 라인들에의 모든 프로그래밍 및 프로그래밍 금지 전압들은 (소스 라인에 대한 사전-충전 동작을 통해) 오직 비트 라인 세그먼트를 통해서만 제공된다. 판독 동작과 마찬가지로, Y-방향을 따른 (즉, 선택된 저장 트랜지스터들과 동일한 워드 라인을 공유하는) 다른 비트 라인 세그먼트들에 연관된 저장 트랜지스터들, 및 X-방향을 따른(즉, 상이한 워드 라인들에 연관된) 다른 비트 라인 세그먼트들에 연관된 저장 트랜지스터들은 동시에 프로그래밍되거나 프로그래밍-금지될 수 있다.

삭제 동작은, 바디 바이어스 전압(V_bb)을 버진(virgin) 저장 트랜지스터들(즉, 프로그래밍되거나 삭제된 적이 없는 저장 트랜지스터들)에 대해서는 ~12V로 상승시키고, 높은 사이클-카운트 저장 트랜지스터들에 대해서는 20V 이상으로 상승시키면서, 삭제할 비트 라인 세그먼트들, 소스 라인 세그먼트들, 또는 블록들에 연관된 저장 트랜지스터들에 대한 모든 워드 라인들을 0V로 유지함으로써 달성된다. 삭제 블록 내의 플로팅 N+ 수직의 로컬 소스 라인들 및 N+ 수직의 로컬 비트 라인들이 그들의 p- 바디 영역들에 공급되는 양의 전압을 따르므로, 비트 라인 세그먼트에 연관된 모든 감지 증폭기들은 그들의 비트 라인들 또는 비트 라인 세그먼트들로부터 격리될 수 있다.

당업자에게 익숙한 다른 조건들을 통해 판독, 프로그래밍, 프로그래밍-금지, 및 삭제가 가능하다.

낮은-대기 시간 분할된 로컬 및 글로벌 워드 라인들

본 발명의 실시예들의 비트 라인 세그멘테이션(segmentation)은 종래의 3D NAND 및 3D NOR 메모리 어레이들의 종래의 글로벌 비트 라인들에서 RC 지연들을 상당히 감소시키는 역할을 한다. 긴 판독 대기 시간에 대한 또다른 주요 원인은 전형적으로 칩 폭의 거의 전체 또는 절반을 나아가는, 글로벌 비트 라인들에 수직한 길고 용량성이 높은 로컬 워드 라인 전도체들이다. 따라서, 종래의 3D NAND 플래시 메모리 어레이들과 같은 US 2017/0092371 Al의 3D 가상 NOR 플래시 메모리 어레이들은 각각의 메모리 평면에 대해 최소한 하나의 층의 로컬 워드 라인 전도체들을 필요로 한다. 64-평면 NAND 또는 NOR 메모리 어레이에서, 이들 워드 라인 전도체들은 높은 계단식 단계들로 구조된다. 로컬 워드 라인들은 프로그래밍 동안 고전압을 공급하기 때문에, 그들의 디코더들은 각각의 이러한 계단식 단계를 위한 상당한 실리콘 면적을 점유할 수 있는 고전압 트랜지스터들 회로부를 필요로 한다.

그들의 연관된 오버헤드 비용을 줄이기 위해, 워드 라인들은 전형적으로 매우 길게 만들어지는데, 이는 높은 RC 지연들 및 (예를 들어, 몇 마이크로초 범위 내의) 불량한 판독 대시 시간을 의미한다. 종래의 3D NAND 메모리 어레이에서, 글로벌 비트 라인들도 또한 길고, 느린 상승 또는 하강 시간을 가지므로, 이는 본질적으로 긴 워드 라인 대기 시간을 감춘다. 본 발명의 비트 라인 세그먼트들로, 비트-라인 응답 시간이 (예를 들어, 100 나노 초의 범위 내로) 매우 짧아질 수 있으므로, 긴 워드 라인 RC 지연들이 빠른 판독 액세스에 대한 제한 요소가 된다. 본 발명의 일 실시에에 따라, 하나의 부분적인 해결법은 3D NOR 메모리 칩을 길게 그리고 짧게 (즉, 워드 라인들의 방향을 따라서는 짧게, 그리고 비트 라인 세그먼트들의 방향을 따라서는 길게) 만든다. 이러한 디자인이 워드 라인 디코더들을 형성하기 위한 실리콘 면적을 감소시키지는 않지만, 비트 라인 세그먼트들에 따른 RC 지연들을 상당히 증가시키지 않으면서, 워드 라인들의 길이들 및 RC 지연들은 상당히 감소된다.

본 발명의 또다른 실시예에 따르면, 워드 라인 지연들은 메모리 어레이를 보다 짧은 워드 라인들을 갖는 더 많은 블록들로 분할함으로써 더욱 감소할 수 있는데, 상기 워드 라인 각각은 그것의 반복적인 계단식 단계들로 형성된다. 계단식 단계들 및 그들의 워드 라인 디코더들의 수를 2배로 함으로써 메모리 어레이들을 분할하면, RC 지연들이 4배 감소한다.

긴 판독 대기 시간에 대한 또다른 주요 원인은 메모리 어레이의 측면들을 따른 계단식 단계들 위의 메모리 어레이의 길이에 걸친 X-방향으로 나아가는 글로벌 워드 라인들(GWL)의 긴 RC 지연들이다. 도 6f는 본 발명의 비트 라인 세그먼테이션 방식에 관련하여, 하나의 평면 상에서 (즉, 하나의 계단식 단계에서) 로컬 워드 라인들에 접속하기 위한 글로벌 워드 라인들의 일 구현예를 나타낸다. 도 6f에는, 단지 메모리 어레이의 측면을 따른 계산식 단계를 통한 한 X-Y 평면에의 로컬 워드 라인들, 계단식 단계들 위의 글로벌 워드 라인들, 및 그들의 상호 접속들만이 도시되어 있다. 명확히 나타내기 위해, 모든 다른 세부사항들(예를 들어, P^- 채널 재료 층들 및 전하 구속 층들)은 생략되었다. 도 6f에 도시된 바와 같이, 메모리 어레이(예를 들어, 도 6e에 도시된 실시예에 대응하는 메모리 어레이)의 워드 라인들(WL₀, WL₁, ...)은 Y-방향을 따라 나아간다. 글로벌 워드 라인들(GWL₀, GWL₁, ...)은 계단식 단계들 위에서 X-방향을 따라 나아간다. 글로벌 워드 라인들은 메모리 어레이의 각각의 평면에의 워드 라인들을 기판(605) 내의 그들 각각의 디코더들, 전압 소스들, 및 다른 지원 회로부에 접속시킨다. 예를 들어, 도 3d, 3e, 3f, 및 3g의 아키텍처에 비트 라인 세그멘테이션을 적용하여, 계단식에서 각각의 계단은 비트 라인 세그먼트 내의 로컬 워드 라인들의 수 n에 매칭하는 최대 n개의 글로벌 워드 라인들을 수용한다. 도 6f의 실시예에서, 예를 들어, 각각의 비트 라인 세그먼트는 128개의 비트 라인들을 포함할 수 있고, 각각의 단계에의 각각의 저장 트랜지스터는 대응하는 워드 라인에 의해 선택된다. 따라서, 비트 라인 세그먼트의 각각의 단계에는 128개의 워드 라인들이 존재한다. 따라서, 각각의 글로벌 워드 라인은 128번째 워드 라인 마다 접속된다. 예를 들어, 각각의 평면 상에서, 기판(605) 내의 그것의 기판 디코더들 및 전압 소스들까지, 글로벌 워드 라인(GWL₀)은 비아들(VIA₀, VIA₁₂₈, ...)을 통해 워드 라인들(WL-0, WL-128)에 접속되고, GWL₁은 비아들(VIA₁, VIA₁₂₉, ...)을 통해 워드 라인들(WL-1, WL-129)에 접속된다. 상기 구조는 각각의 평면 상의 128개 세트의 저장 트랜지스터들이 공통 글로벌 워드 라인 및 그들의 전용 감지 증폭기 디코더들을 활성화함으로써 동시에 판독되는 것을 허용한다. 예를 들어, 워드 라인들(WL _i , WL _i+128 , ...)(대체적으로, WL _i+128k , k=0, 1, ...)에 연관된 저장 트랜지스터들은 글로벌 워드 라인(GWL _i )을 활성화함으로써 동시에 판독되거나 또는 프로그래밍되지만, 동일한 단계 및 다른 단계들에서의 모든 다른 글로벌 워드 라인들은 접지 전위에 있거나(즉, 모든 다른 저장 트랜지스터들이 오프임) 접지 전위에서 플로팅(floated) 될 수 있다.

도 6f에 나타낸 실시예는 실리콘 면적 면에서 비용이 많이 든다고 간주될 수 있는데: 각각의 비트 라인 세그먼트 내에 128개의 워드 라인들이 있고 64개의 계단식 단계들이 있으면, 64-계단식 단계 마다 128개의 글로벌 워드 라인들이 필요로 될 것이다(또는 총 8192개의 글로벌 워드 라인들). 본 발명의 일 실시예에 따르면, 각각의 글로벌 워드 라인이 각각의 비트-라인 세그먼트 내에 2개 이상의 로컬 워드 라인과 접촉하게 함으로써, 필요로 되는 글로벌 워드 라인들의 수는 2배, 4배, 8배, 16배 또는 그 이상 감소될 수 있다. 예를 들어, 글로벌 워드 라인(GSL₁)은 워드 라인(WL₁, WL₁₂₉, ...)뿐만 아니라 워드 라인들(WL₃₃, WL₆₅...)(대체적으로, WL _1+32k , k=0, 1, ...)과도 접촉할 수 있어, 단계 마다 필요로 되는 글로벌 워드 라인들의 수를 4배 감소시키고, 계단의 총 폭을 4배 감소시킨다. 물론, 추가적인 디코딩 회로부 또는 각각의 비트 라인 세그먼트에 대한 4배의 수의 전용 감지 증폭기가 실리콘 기판에서 필요로 된다. (대안적으로, 비트 라인 세그먼트의 단일 감지 증폭기가 4회 연속 판독 또는 프로그래밍 시퀀스들에 걸쳐 시간-공유될 수 있다.)

글로벌 워드 라인들이 계단식 단계들 위의 메모리 어레이 상부에 구현되므로, 글로벌 워드 라인들은 저-저항 구리 상호접속들을 사용하여 구현될 수 있다. 당업자에게 알려진 바와 같이, 단계 내의 인접한 글로벌 워드 라인들 사이의 용량은 그들 사이의 유전체로서의 대체 에어 갭들에 의해 감소될 수 있다. 글로벌 워드 라인 RC 지연들은, 글로벌 워드 라인들의 길이에 따른 브레이크들(breaks)을 통해 그들의 길이의 1/2, 1/4, 또는 1/8 마다 글로벌 워드 라인들에 액세스하도록, 계단식 단계들 밑의 실리콘 기판 내의 글로벌 워드 라인 디코더들 및 전압 소스들을 접속시킴으로써 더욱 감소될 수 있다.

32-층 스택에서 64-층 스택으로 갈 때, 워드 라인 계단식 단계들의 수는 32에서 64로 2배가 된다. 도 6g는, 본 발명의 일 실시예에 따른, 이러한 단계가 2배가 되는 것을 피하는 수직의 NOR 스트링 메모리 어레이의 일 구현예를 도시한다. 도 6g에서, 메모리 어레이 내의 총 수의 평면들이 2개 이상의 연속적으로 형성된 스택들(예를 들어, STK₁ 및 STK₂)(하나가 또다른 하나의 상부에 있음)로서 제공되는, 메모리 어레이의 Z-Y 단면이 도시되어 있다. 각각의 스택에는, 다음 스택이 형성되기 전에 완성된 계단식 단계들의 그들 자신의 세트가 제공된다. 종래 기술의 3-차원 NAND 메모리 어레이들에서는, 각각이 32개의 평면들을 갖는, 2개의 스택들의 메모리 셀들이 형성된다. 그 후, 64-평면 계단식 단계들이 개별적으로 형성되고, 이어서 그들의 연관된 글로벌 워드 라인들이 형성된다. 반대로, 도 6f는 각각이 단지 32개의 계단식 크기 단계들(단계들 A, 단계들 B)을 갖는 스택들(STK₁ 및 STK₂)이 형성되는 것을 도시하는데, 각각의 단계는 (X-방향을 따라 나아가는) 하나의 글로벌 워드 라인(GWL₁, GWL₂, ..., GWL₃₂) 중 하나에 접속되는 (Y-방향을 따라 나아가는) 워드 라인이다. 스택들(STK₁ 및 STK₂)은 격리층(617)에 의해 서로 격리되므로, 64개의 계단식 단계들을 제공하는 총 폭이 절반으로 감소된다. 상기 방식 하에서, 스택(STK₂) 내의 로컬 비트 라인(예를 들어, BL(654)) 및 로컬 소스 라인(예를 들어, SL(655))은 N+ 도핑 수직의 컬럼들의 상부를 노출시키기 위해 격리층(617)에 걸쳐 개구부들을 에칭함으로써 스택(STK₁) 내의 그들의 대응하는 로컬 비트 라인 및 로컬 소스 라인에 접속하여, 상부 32개의 평면들의 수직의 활성 컬럼들을 기판(605) 위의 하부 32개의 평면들 내의 그들의 대응하는 수직의 활성 컬럼들에 접속시킨다. 이와 마찬가지로, 두 스택들(STK₁ 및 STK₂) 모두의 P- 도핑 채널 영역들(예를 들어, 도 5b의 채널 영역(556)에 대응하는 채널 영역(656))이 P+ 도핑 플러그들(691)에 의해 서로 접속되는데, 상기 P+ 도핑 플러그들은 STK₂를 형성하기 전에 격리층(617) 내에 형성된다.

글로벌 워드 라인들에 연관된 실리콘 기판 면적은, 글로벌 워드 라인 디코더들 및 전압 소스들을, 기판 내의 어레이들의 외부에 위치시키기 보다는 계단식 단계들 아래에 또는 메모리 어레이들의 상부에 위치시킴으로써, 감소될 수 있다. 이러한 위치 지정은 도 3f 및 3g의 메모리 어레이들과 관련하여 제공될 수 있다. 그러한 실시예들에서, 메모리 어레이의 상부 표면은 어떤 소스 라인 또는 비트 라인 상호접속부도 없다. 물론, 이러한 워드 라인 디코더들 및 전압 소스들은 프로그래밍 동안 글로벌 워드 라인들 상에서 필요로 되는 (예를 들어, 12V - 20V의 범위 내의) 비교적 높은 전압들을 지원할 수 있어야만 하는 박막 트랜지스터들을 사용하여 구현된다. 이러한 박막 트랜지스터들은 적층된 폴리실리콘을 부분적으로 재결정화하기 위한 얕은 (엑시머(Excimer)) 레이저 어닐(anneal)을 통하거나 또는 태양 전지판들 또는 LED 디스플레이들 또는 다른 응용례들을 위해 개발된 다른 시딩(seeding) 기술들을 통해 달성될 수 있다. 메모리 어레이의 상부 표면은 또한 사이 간격이 더 넓고, 넓거나 키가 큰 글로벌 워드 라인 상호접속들을 나아가게 하도록 이용될 수 있어, 메모리 칩 면적을 과도하게 증가시키지 않으면서 그들의 RC 지연들을 감소시킨다.

준-휘발성 NOR 스트링들을 위한 세그먼트화된 비트 라인들을 갖는 3D 수직의 NOR 어레이들

앞서 참조에 의해 통합되고, 이제 US 2017/0092371A1("'237 공개공보")로서 공개된 정규 특허 출원 Ⅲ은 매우 높은 사이클 내구성을 필요로 하지 않는 특정 저장 응용례들 내에서 DRAM을 대체하기에 적합한 준-휘발성 NOR 스트링들을 게시한다('237 공개공보에서 [0128] - [0131] 문단을 참조). 이를 위해, 준-휘발성 NOR 스트링들의 판독 액세스 시간은 DRAM의 판독 액세스 시간에 근접하는데, 상기 판독 액세스 시간은 100 나노초 미만으로, 종래의 3D NAND 플래시 메모리보다 대략 500 배 빠른 것이다. 이 상세한 설명에 게시된 3-차원 수직 NOR 스트링들에서, 비트 라인 세그먼트 아래의 기판 내에 그들의 전용 감지 증폭기들, 디코더들을 갖는 어레이의 하부에의 세그먼트화된 비트-라인들(예를 들어, 도 3d, 3e, 3f, 및 3g에 도시됨)은 정규 특허 출원 Ⅲ의 수평의 스트링들을 밀접하게 모방하고 거의 비슷한-DRAM 판독 대기 시간을 가질 수 있다. 상기 준-휘발성 수직의 NOR 스트링들을 제작하기 위한 공정 단계들은 '237 공개공보의 [0129] 문단에 설명된 단계들과 유사하다. 준-휘발성 저장 트랜지스터들의 (예를 들어, 1 시간 내지 며칠의 범위 내의) 비교적 짧은 유지 시간으로 인해, 준-휘발성 트랜지스터들은 자주 판독-새로고침 될 필요가 있고; 그 맥락에서, 많은 수의 저장 트랜지스터들을 동시에 판독하거나 또는 재프로그래밍하는 능력을 갖는 것(즉, 병렬의 많은 비트 라인 세그먼트들에 연관된 저장 트랜지스터들을 판독 및 재프로그래밍하는 것)은, 칩 밀도가 1-테라바이트(terabit)에 근접할 때 정상의 판독들의 중단을 최소화하는 데 중요하다.

정규 특허 출원 Ⅲ은 또한 수평의 NOR 스트링들 내의 빠른-판독 캐시 메모리를 위한 2개의 저장 트랜지스터들의 페어링(pairing)을 게시한다('237 공개공보에서 [0194] - [0196] 문단을 참조). 이 상세한 설명에 게시된 것과 같은, 수직의 NOR 스트링들 내에 전용 세그먼트 감지 증폭기를 갖는 세그먼트화된 비트 라인은 이러한 빠른 판독 캐시 메모리에 매우 적합한데, 여기서 이중 트랜지스터 쌍은 하나의 트랜지스터 상에서는 데이터를 프로그래밍하고 동일한 워드 라인을 공유하는 인접한 트랜지스터 상에서는 역 데이터(즉, 삭제된 상태)를 프로그래밍하기 위해 사용될 수 있다. 예를 들어, 도 6e에서, 동일한 워드 라인(WL_31-1)의 2개의 측면들을 공유하는 2개의 인접한 비트-라인 세그먼트들(MSBL₁(L), MSBL₁(R)) 내의 2개의 트랜지스터들(T_L(683), T_R(682))로부터의 판독 출력 신호들은 실리콘 기판 내의 차동 감지 증폭기에 제공된다. 차동 감지 증폭기는 Y-방향을 따라 2개의 인접한 비트 라인 세그먼트들 사이에 공유된다. 이 이중 세그먼트 구조는, 비록 어레이 비트 효율을 50% 감소시키지만, 매우 빠른 감지, 보다 높은 사이클 내구성, 및 프로그래밍가능한 기준 스트링들에 대한 필요성 제거를 제공하면서, 공정 변화들 및 스트링 누설, 매개변수 변화들 또는 칩에 걸친 디바이스 민감도들을 잘 견딜 수 있다. 다른 블록들은 밀도가 2배인 때에 단일 트랜지스터들의 보통의 감지를 사용하지만, X-방향을 따른(즉, 글로벌 비트 라인들과 동일한 방향을 따른) 비트 라인 세그먼트들 사이의 격리부로 인해, 페어링된 트랜지스터들로 구성되는 비트 라인 세그먼트들의 동일한 칩 블록들 상에서는 캐시 저장소에 대한 차동 감지를 갖는 것이 가능하다. 이 유연성은, 동일한 칩이 부분적으로는 캐시 메모리로, 부분적으로는 저장 메모리로서 역할 하는 것을 허용한다. 그것은 또한 많은 저장 페이지들을 필요로 하는 파일들을 저장하는 것(예를 들어, 4MB의 저장소를 필요로 하는 하나의 사진 이미지는 2KB 마다 2,000 페이지들을 점유함)이, 그들의 처음 하나 이상의 페이지들은 빠른 캐시 메모리를 갖는 세그먼트들에 기록되고 나머지 페이지들은 동일한 칩 상의 비-캐시 세그먼트들에 기록되는 것을 허용하여, 그것의 처음 페이지는 매우 빠르게 판독하고 다른 페이지들에 대해서는 파이프라인 판독들을 사용하여 이미지를 검색함으로써, 전체 4MB에 대한 판독 대기 시간이 보다 짧아진다.

(도 6f 및 6h에 관련하여 설명된) 본 발명의, 글로벌 비트 라인의 대응하는 세그먼트 감지 증폭기들을 갖는 국지적 비트 라인 세그먼트들로의 세그멘테이션 및 글로벌 워드 라인 세그멘테이션은 3-차원 수직의 NOR 스트링들에 대하여 설명되었지만, 그것은 종래의 3D 수직의 NAND 메모리 스트링들에도 유사하게 적용될 수 있다.

제조 공정

도 7a, 7b, 7c, 및 7d는 본 발명의 일 실시예에 따른, 멀티-게이트 NOR 스트링 어레이를 위한 제조 공정에서 형성되는 중간 구조들의 단면도들이다.

도 7a는 본 발명의 일 실시예에 따르면, 낮은 저항률 층들(723p)이 기판(701) 위에 형성된 후의, 반도체 구조(700)의 Z-Y 평면의 단면도를 도시한다. 상기 예에서, p는 0 내지 31 사이의 정수이고, 각각은 32개의 워드 라인들을 표현한다. 도 7a에 도시된 바와 같이, 반도체 구조(700)는 낮은 저항률 층들(723-0 내지 723-31)을 포함한다. 예를 들어, 반도체 기판(701)은 P- 도핑 벌크(bulk) 실리콘 웨이퍼를 표현하고, 그 위에 및 그 안에는 메모리 구조(700)를 위한 지원 회로들이 수직의 NOR 스트링들을 형성하기 전에 형성될 수 있다. 이러한 지원 회로들은 아날로그 및 디지털 논리 회로들 모두를 포함할 수 있다. 이러한 지원 회로들의 몇몇의 예들은 시프트 레지스터들, 래치들, 감지 증폭기들, 기준 셀들, 전력 공급 라인들, 바이어스 및 기준 전압 생성기들, 인버터들, NAND, NOR, 배타적 논리합(Exclusive-Or) 및 다른 논리 게이트들, 입력/출력 드라이버들, 비트-라인 및 워드 라인 디코더들을 포함하는 어드레스 디코더들, 다른 메모리 소자들, 시퀀서들, 및 상태 기계들을 포함할 수 있다. 당업자에게 알려져 있는 바와 같이, 이들 지원 회로들을 제공하기 위해, 종래의 N-웰(Well)들, P-웰들, 3중 웰들(도시되지 않음), N⁺ 확산 영역들(예를 들어, 영역(707-0)) 및 P⁺ 확산 영역들(예를 들어, 영역(706)), 격리 영역들, 낮은 및 높은 전압 트랜지스터들, 커패시터들, 저항기들, 다이오드들, 및 상호접속들이 제공된다.

지원 회로들이 반도체 기판(701) 내에 및 그 위에 형성된 후, 절연층들(708)이 제공되는데, 상기 절연층들은, 예를 들어, 두꺼운 이산화규소가 적층되거나 또는 성장된 것일 수 있다. 몇몇의 실시예들에서, 하나 이상의 금속 상호접속층들이 글로벌 소스 라인(713-0)을 포함하며 형성될 수 있는데, 이는 미리 결정된 방향을 따라 나아가는 수평의 길고 좁은 스트립들로 제공될 수 있다. 글로벌 소스 라인(713-0)은 에칭된 개구부들(714)을 통해 기판(701) 내의 회로부(707)에 접속된다. 이 상세한 설명의 설명을 용이하게 하기 위해, 글로벌 소스 라인들은 X-방향을 따라 나아가는 것으로 가정된다. 금속 상호접속 라인들은 하나 이상의 적층된 금속층들에 포토-리소그레픽(photo-lithographical) 패터닝 및 에칭 단계들을 적용함으로써 형성될 수 있다. (대안적으로, 이들 금속 상호접속 라인들은 종래의 구리 또는 텅스텐 다마신(damascene) 공정와 같은 종래의 다마신 공정을 사용하여 형성될 수 있다.) 그 후 두꺼운 유전체층(709)이 적층되고, 이어서 종래의 화학 기계 연마(chemical mechanical polishing; CMP)를 사용하는 평면화가 이어진다.

그 후 전도체층들(723-0 내지 723-31)이 연속하여 형성되는데, 각각의 전도체층은 사이에 있는 절연 층들(intervening insulating layers)(726)에 의해 그 밑의 층 및 그 위의 층으로부터 절연된다. 도 7a에서, 32개의 전도체층들이 나타나 있지만, 임의의 수의 이러한 층들이 제공될 수 있다. 실제로, 제공될 수 있는 전도체층들의 수는 다수의 전도체층들 및 그들 사이에 있는 유전체 격리층들(726)에 걸친 절삭을 허용하는 잘-제어된 이방성 에칭 공정의 가능성과 같은 공정 기술에 따를 수 있다. 예를 들어, 전도체층들(723p)은 우선 1-2nm 두께의 질화티타늄(TiN)층을 적층하고, 이어서 10-50nm 두께의 텅스텐(W) 또는 유사한 내화 금속, 또는 다른 것들 중에서 니켈, 코발트, 또는 텅스텐의 실리사이드들과 같은 실리사이드, 또는 샐리사이드(salicide)의 층을 적층하고, 이어서 산화 알루미늄(Al₂0₃)과 같은 얇은 에칭-정지 재료 층을 적층시킴으로써 형성될 수 있다. 각각의 전도체층은 적층 이후에 블록(700) 내에서 에칭되거나, 종래 다마신 공정을 통한 블록으로 적층된다. 도 7a에 도시된 실시예에서, 각각의 연속적인 전도체층(723p)은 바로 앞의 금속층의 가장자리보다 거리(727)만큼 짧게(즉, 가장자리로부터 들어간(recessed)) Y-방향으로 연장되므로, 공정의 나중 단계에서 모든 전도체층들은 구조(700)의 상부에서부터 접촉될 수 있다. 그러나, 도 7a의 단계화된 전도체 스택을 형성하기 위해 필요한 마스킹 및 에칭 단계들의 수를 감소시키기 위해, 노출된 들어간 표면들(727)을 생성하기 위해 각각의 개개의 전도체 평면을 개별적으로 마스킹 및 에칭하는 것을 필요로 하지 않는, 당업자에게 알려진 다른 공정 기술들을 사용함으로써, 다수의 전도체층들에 대해 들어간 표면들(727)을 동시에 만드는 것이 가능하다. 전도체층이 적층되고 에칭된 후에, 대응하는 유전체 격리층(726)이 적층된다. 예를 들어, 유전체 격리층들(726)은 두께가 15 내지 50 나노미터인 이산화규소일 수 있다. 종래의 CMP는 다음 전도체층을 적층하기 위해 각각의 유전체층의 표면을 준비한다. 블록(700)의 스택 내의 전도체층들의 수는 적어도 수직 NOR 스트링 내의 메모리 TFT들의 수와, 사전-충전 TFT들(예를 들어, 도 5a의 사전-충전 TFT(575))과 같은 비-메모리 TFT들의 제어 게이트들로서 또는 비트-라인 액세스 선택 TFT들(예를 들어, 도 5a의 비트-라인 액세스 선택 TFT(511))의 제어 게이트들로서 사용될 수 있는 임의의 추가적인 전도체층들의 합에 대응한다. 전도체층 적층 및 에칭 단계들과 유전체층 적층 및 CMP 공정은, 모든 전도체층들이 제공될 때까지 반복된다.

그 후 유전체 격리층(710) 및 하드 마스크층(715)이 적층된다. 하드 마스크(715)는, 워드 라인들이 아직 형성되지 않은 긴 스트립들을 형성하기 위해 전도체층들(723p)을 에칭하는 것을 허용하도록 패터닝된다. 워드 라인들은 Y-방향을 따라 길게 연장한다. 워드 라인들(623p-R, 623p-L)에 대한 마스킹 패턴의 일례가 도 6에 도시되어 있는데, 이것은, 분리부(676)에서의 서로를 향한 인접한 워드 라인들의 연장 부분들 및 원하는 굴곡들(675)을 생성하기 위한 각각의 워드 라인의 들어간 부분들과 같은 특징들을 포함한다. 전도체층들(723p)의 하부에의 유전체층(709)에 도달할 때까지, 연속적인 전도체층들(723p) 및 그들 각각의 사이에 있는 유전체 절연층들(726)을 이방성 에칭함으로써 깊은 트랜치들이 생성된다. 많은 수의 전도체층들이 에칭되기 때문에, 포토레지스트 마스크 자체는 수많은 연속적인 에칭들을 통해 원하는 워드 라인 패턴을 유지할만큼 충분히 강력하지 않을 수 있다. 강력한 마스크를 제공하기 위해, 당업자에게 알려진 바와 같이, 하드 마스크층(715)(예를 들어, 탄소)이 선호된다. 에칭은 유전체 재료(709), 또는 글로벌 소스 라인들 상의 랜딩 패드들(landing pads)(713), 또는 기판(701)에서 종료될 수 있다. 랜딩 패드들(713)을 에칭으로부터 보호하기 위해, 에칭-정지 베리어 막(barrier film)(예를 들어, 산화알루미늄)을 제공하는 것이 유익할 수 있다.

도 7b는, 반도체 구조(700)의 Z-X 평면의 단면도에서, 본 발명의 일 실시예에 따라, 유전체층(709)까지 도달해 내려가는 트랜치들(예를 들어, 깊은 트랜치(795))을 형성하기 위해 연속적인 전도체층들(723p) 및 대응하는 유전체층들(726)을 통한 에칭을 나타낸다. 도 7b에서, 전도체층들(723p)은 깊은 트랜치(795)에 의해 서로로부터 분리된 전도체 스택들(723p-R 및 723p-L)을 형성하기 위해 이방성 에칭된다. 상기 이방성 에칭은 종횡-비가 높은 에칭이다. 최상의 결과를 달성하기 위해, 당업자에게 알려진 바와 같이, 에칭 화학 작용(chemistry)은 전도체 재료 에칭과 유전체 에칭 사이에 교대로 이루어져야만 하는데, 이는 상이한 층들의 재료들이 에칭되기 때문이다. 다-단계 에칭의 이방성이 중요한데, 이는, 스택 하부에의 결과적인 워드 라인이 스택 상부에의 또는 상부 근방에의 워드 라인의 대응하는 전도체 폭 및 트랜치 간격과 대략적으로 동일한 전도체 폭 및 트랜치 간격을 갖도록 임의의 층의 언더커팅(undercutting)을 피해야하기 때문이다. 자연적으로, 스택 내의 전도체층들의 수가 많을수록, 수많은 연속적인 에칭들에 걸쳐 타이트한 패턴 내성을 유지하는 것이 더욱 어려워진다. 예를 들어, 64개 또는 128개 또는 그 이상의 전도체층들을 에칭하는 것에 연관된 어려움을 완화시키기 위해, 에칭이 32개의 층들의 섹션 각각에서 수행될 수 있다. 그런 다음, 예를 들어, 전술된 참조문헌 "킴"에 교시된 바와 같이, 개별적으로 에칭된 섹션들은 그 후 서로 스티칭(stitching)될 수 있다.

전도성 재료(예를 들어, 텅스텐 또는 다른 내화 재료들)의 다수의 전도체층들(723p)을 에칭하는 것은 사이에 있는 절연층들(726)을 에칭하는 것보다 어렵고 시간-소모적이다. 그 이유로, 전도체층들(723p)을 여러 번 에칭할 필요성을 제거하는 대안적인 공정이 채택될 수 있다. 당업자에게 잘 알려진 그 공정은 도 7b의 전도체층들(723p)의 위치에 용이하게 에칭가능한 재료의 희생층들을 우선 대체시키는 것으로 이루어져 있다. 예를 들어, 절연층들(726)은 이산화규소일 수 있고, (도 7b 내의 723p로 도시된 공간들을 차지하는) 희생층들은 질화규소 또는 또다른 빠른 에칭 유전체 재료일 수 있다. 그 후 깊은 트랜치들이 산소-질소-산소-질소(Oxide-Nitride-Oxide-Nitride; ONON) 교번하는 유전체층들을 이방성 에칭하여, 이 중 유전체들의 키가 큰 스택들이 생성된다. (후술될) 제조 공정 흐름의 후반 단계에서, 상기 스택들은 폴리실리콘의 활성 수직 스트립들에 의해 지원되어, 희생층들이 바람직하게 선택적인 화학적 또는 등방성 에칭을 통해 에칭되는 것이 허용된다. 이렇게 생성된 공동들은 그 후 전도체 재료의 등각 적층을 통해 채워지고, 그 결과 사이에 있는 절연층들(726)에 의해 전도체층들(723p)이 분리된다.

도 7b의 구조가 형성된 후, 전하-구속 층들(734) 및 폴리실리콘층들(730)이 에칭된 전도체 워드 라인 스택들의 수직 측벽들 상에 연속하여 등각 적층된다. 결과적인 구조의 Z-X 평면의 단면도가 도 7c에 도시되어 있다. 도 7c에 도시된 바와 같이, 전하-구속 층들(734)이, 예를 들어, 두께가 5 내지 15 나노미터이고 유전율이 높은 (예를 들어, 산화알루미늄, 산화하프늄(hafnium oxide), 또는 이산화규소와 질화규소의 몇몇 조합) 유전체막으로 이루어진 차단 유전체(732a)를 우선 적층함으로써 형성된다. 그 후, 전하-구속 재료(732b)가 4 내지 10 나노미터의 두께로 적층된다. 전하-구속 재료(732b)는, 예를 들어, 질화규소, 규소가-풍부한 산화질화물, 유전체막에 함유된 전도성 나노점들, 또는 동일한 수직 활성 스트립을 공유하는 인접한 TFT들로부터 격리된 얇은 전도성 플로팅 게이트들일 수 있다. 그 후 전하-구속(732b)은 2 내지 10 나노미터의 두께 범위의 적층된 등각의 얇은 터널 유전체막으로 덮일 수 있다(예를 들어, 이산화규소층, 또는 산화규소-질화규소-산화규소(silicon oxide-silicon nitride-silicon oxide; "ONO") 3중 층). 전하-구속층들(734)로 형성된 저장 소자는 SONOS, TANOS, 나노점 저장소, 격리된 플로팅 게이트들, 또는 당업자에게 알려진 임의의 적합한 전하-구속 샌드위치 구조들 중 임의의 하나일 수 있다. 전하-구속 층들(734)의 조합된 두께는 전형적으로 15 내지 25 나노미터이다.

전하-구속 층(734)의 적층 이후, 마스킹 단계를 사용하고 트랜치(795)의 하부에서 전하-구속 층들(734) 및 유전체층(709)을 이방성 에칭하였다가, 소스 공급 전압(V_ss)을 위한 하부 글로벌 소스 라인 랜딩 패드(713)에서, 글로벌 비트 라인 전압(V_bl)(도시되지 않음)에서, 또는 백 바이어스 공급 전압(V_bb)에의 접촉을 위한 P+ 영역(706)(도 7c를 참조)에서 정지함으로써, 접촉 개구부들이 트랜치(795)의 하부에 만들어진다. 몇몇 실시예들에서, 상기 에칭 단계 전에, 트랜치(795)의 하부에서 전하-구속 재료(734)의 접촉-개구부를 에칭하는 동안, 터널 유전체층(732c)의 수직 표면들을 보호하기 위해 매우-얇은 (예를 들어, 2 내지 5 나노미터 두께) 폴리실리콘막을 적층하는 것이 선행된다. 일 실시예에서, 각각의 글로벌 소스 라인은 수직의 NOR 스트링 쌍들의 로우 내의 교번하는 것들에만 접속된다. 예를 들어, 도 5a에서, 홀수 어드레스 워드 라인들에 대해서만, N+ 도핑 로컬 소스 라인들(예를 들어, 도 5a의 로컬 소스 라인(555))을 글로벌 소스 라인(513-1)에 접속시키기 위한 전기 접촉부들(예를 들어, 접촉 개구부(557))이 에칭된다. 이와 마찬가지로, 짝수 어드레스 워드 라인들에 대해서만, 수직의 NOR 스트링 쌍들의 로우 내의 N+ 도핑 로컬 소스 라인들을 글로벌 소스 라인(513-2)에 접속시키기 위한 전기 접촉부들이 에칭된다(도 5a에 도시되지 않음). 기생 커패시터(C)(즉, 도 5a의 커패시터들(560))를 통해 가상 V_ss를 사용하는 실시예에서, 트랜치(795)의 하부에서 전하-구속 층(734)을 에칭하는 단계는 건너뛸 수 있다.

그 후, 폴리실리콘 박막(730)이 5 내지 10 나노미터 범위의 두께로 적층된다. 도 7c에서, 폴리실리콘 박막(730)은 트랜치(795)의 반대 측벽들 상에 도시되어 있는데, 각각 730R 및 730L로 레이블되어 있다. 폴리실리콘 박막(730)은 도핑되지 않거나 또는, 전형적으로 cm³ 당 1×10¹⁶ 내지 cm³ 당 1×10¹⁷ 범위의 도핑 농도에서 바람직하게 붕소로 p- 도핑되는데, 이는 TFT가 증가된 기본 임계 전압을 갖도록 그것 내에 형성되는 것을 허용한다. 트랜치(795)는 그것의 반대 측벽들 상에 전하-구속 층들(734) 및 폴리실리콘 박막(730)을 수용하기에 충분하게 넓다. 폴리실리콘(730)의 적층 이후, 전술된 스택 내의 희생층들이 에칭되어, 형성된 공동들이 등각 적층된 전도체층들(723p)로 채워진다(도 7c).

도 7b에 도시된 바와 같이, 트랜치(795)는 Y-방향을 따라 연장한다. 격리된 워드 라인 스택들(723p-L 및 723p-R)의 형성 이후, 일례에서, 반도체 구조(700)는 16,000개 이상의 나란한 워드 라인 스택들을 가질 수 있고, 각각의 워드 라인 스택은 각각의 스택의 길이를 따라 형성되는 8,000개 이상의 활성 컬럼들 또는 16,000개의 TFT들(스택의 각각의 측면 상에 8,000개의 TFT들)에 대한 제어 게이트들의 역할을 한다. 각각의 스택 내에 64개의 워드 라인들이 있으면, 결국 160억개의 TFT들이 이러한 멀티-게이트 수직의 NOR 스트링 어레이 각각에 형성될 수 있다. 각각의 TFT가 2개의 데이터 비트들을 저장한다면, 이러한 멀티-게이트 수직의 NOR 스트링 어레이는 32 기가 바이트의 데이터를 저장할 것이다. 대략 32개의 이러한 멀티-게이트 수직의 NOR 스트링 어레이들(및 예비 어레이들)이 단일 반도체 기판 상에 형성될 수 있으므로, 1-테라비트 집적 회로 칩이 제공된다.

도 7d는 일 실시예에서의 도 7c 구조의 상부 표면의 X-Y 평면의 단면도이다. 워드 라인들(723p-L 및 723p-R) 사이에 수직 적층 P- 도핑 폴리실리콘 구조(즉, 활성 컬럼)의 2개의 측벽들(730L 및 730R)이 있다. 측벽들(730L 및 730R) 사이의 깊은 보이드(740)는 빠른-에칭 절연 유전체 재료(예를 들어, 이산화규소 또는 액상 유리 또는 탄소 도핑 산화규소)로 채워질 수 있다. 그 후 상부 표면은 종래의 CMP를 사용하여 평탄화 될 수 있다. 그 후 포토리소그래피 단계가 개구들(776 및 777)을 노출시키고, 이어서 높은 종횡비 선택적 에칭에 의해 노출된 면적들(776 및 777) 내의 빠른-에칭 유전체 재료가 트랜치(795)의 하부까지 파진다. 상기 에칭 단계에서는, 에칭 동안의 과도한 패턴 저하를 피하기 위해, 하드 마스크가 필요로 될 수 있다. 그 후 파진 보이드들은 인-시추(in-situ) N+ 도핑 폴리실리콘으로 채워진다. N+ 도펀트들이 노출된 보이드들 내의, 매우 얇은 약-도핑 활성 폴리실리콘 필라들(730L 및 730R)로 확산되어, 상기 활성 폴리실리콘 필라들은 N+ 도핑된다. 대안적으로, 인-시추 N+ 도핑 폴리실리콘으로 보이드들을 채우기 전에, 보이드들 내의 약- 도핑 폴리실리콘이 간단한 등방성 플라즈마 에칭 또는 선택적인 습식 에칭을 통해 에칭될 수 있다. 그 후 CMP 또는 상부 표면 에칭이 상부 표면에서 N+ 폴리실리콘을 제거하여, 면적들(754(N+) 및 755(N+)) 내에 키가 큰 N+ 폴리실리콘 필론(pylon)들이 남게 된다. 상기 N+ 필론들이 결과적인 수직의 NOR 스트링들 내의 TFT들을 위한 공유되는 수직의 로컬 소스 라인 및 공유되는 수직의 로컬 비트 라인을 형성한다.

도 7da(도 7d-1)는 수직 필론들(754 및 755)의 노출된 보이드들(776)을 오로지 부분적으로 채움으로써, 예를 들어, N+ 도핑 폴리실리콘(754(N+) 및 755(N+))의 (각각의 두께는 (보이드들을 채우기에는 불충분한) 5 내지 15 나노미터인) 매우-얇은 층들을 우선 적층하고, 이어서 소스/드레인 필론들의 코어에 남아있는 보이드(720)(M)를 채우기 위해 금속 전도성 재료(예를 들어, 질화티타늄, 질화텅스텐, 또는 텅스텐)를 (예를 들어, 원자층 적층(Atomic Layer Deposition; ALD)을 사용하여) 적층함으로써, 키가 큰(tall) 수직의 소스/드레인 필론들의 전기 전도성을 실질적으로 증가시키는 것을 도시한다. 또한, 금속 전도체(420)(M)가 매우-얇은 N+ 폴리(454)(N+)와 밀접하게 접촉하여 필론들의 코어를 차지하는 것을 Y-Z 평면으로 도시하는 도 4aa(도 4a-1)을 보자. 코어에서의 금속 재료의 비교적 상당히 높은 전도성으로 인해, 매우-얇은 N+ 도핑 폴리실리콘의 N-형 도핑 농도는 하나 또는 두 크기 정도 감소될 수 있어, 채널의 P-형 도펀트로의 N-형 도펀트의 원하지 않는 열 확산이 감소된다. N+/금속 전도체 구조가 소스 및 드레인 필론들 중 하나 또는 둘 모두에 적용될 수 있다. 또다른 실시예에서, -- 채널 영역(756) 외부의 -- 영역(757) 내에 있는 얇은 P- 도핑 폴리실리콘이 우선 cm³ 당 2×10¹⁸ 이상일 수 있는 채널 영역(756) 내의 P-도핑에 비해, 보다 P+ 과-도핑(예를 들어, cm³ 당 10¹⁹ 이상)될 수 있다. 로컬 소스 라인이 삭제 동작 동안 높은 양의 전압으로 상승될 때, 채널 내의 P- 폴리에 접촉하는 소스 필론 내의 P+ 폴리를 추가함으로써, 삭제 효율이 증가될 수 있다.

다음으로, 유전체 격리층이 포토리소그래피 마스킹 및 에칭 단계들을 사용하여 적층되고 패터닝된다. 에칭 단계는 수직의 로컬 비트 라인들을 수평의 글로벌 비트 라인들에 접속시키기 위한 접촉부들(예를 들어, 도 6에 도시된 바와 같은, 홀수 어드레스들의 스트링들에 대한 접촉부들(657-1) 및 짝수 어드레스들의 스트링들에 대한 접촉부들(657-2))을 연다. 저-저항률 금속층(예를 들어, 텅스텐)이 적층된다. 그 후 적층된 금속은 포토리소그래피 및 에칭 단계들을 사용하여 패턴화되어, 글로벌 비트-라인들(예를 들어, 도 6에 도시된 바와 같은, 홀수 어드레스들의 스트링들에 대한 글로벌 워드 라인(614-1 또는 GBL₁) 및 짝수 어드레스들의 스트링들에 대한 글로벌 비트 라인(614-2 또는 GBL₂))을 형성한다. 대안적으로, 글로벌 비트 라인들은 종래의 구리 다마신 공정을 사용하여 형성될 수 있다. 당업자에게 알려진 바와 같이, 모든 글로벌 비트 라인들 및 워드 라인 스택들의 모든 금속층들(723p)(도 7a)은 에칭된 바이어스들에 의해 기판 내의 비트-라인 디코딩 및 감지 회로들과 워드 라인에 접속된다. 스위치 및 감지 회로들, 디코더들, 및 기준 전압 소스들은 개별적으로 또는 몇몇의 비트 라인들 및 워드 라인들에 의해 공유되면서 글로벌 비트 라인들 및 글로벌 워드 라인들에 제공될 수 있다.

몇몇 실시예들에서, 당업자에게 알려진 바와 같이, 비트 라인 액세스 선택 트랜지스터들(도 5a의 511) 및 그들의 연관된 제어 게이트 워드 라인들(예를 들어, 도 5a의 워드 라인들(585))은 격리된 수직의 N+P-N+ 트랜지스터들로서 형성되어, 홀수 및 짝수 글로벌 비트 라인들(예를 들어, 도 6a의 비트 라인들(614-1 및 614-2))을 교번하는 홀수 및 짝수 어드레스들의 수직의 NOR 스트링들(예를 들어, 도 6a의 로컬 비트 라인들(657-1 및 657-2) 각각)에 선택적으로 접속된다.

판독 동작

본 발명의 모든 실시예들에서, 수직의 NOR 스트링의 TFT들이 병렬 접속되므로, 공유된 로컬 소스 라인과 공유된 로컬 비트 라인(예를 들어, 도 4c에 도시된 로컬 비트 라인(455)과 로컬 소스 라인(454)) 사이의 판독 동작 동안의 누설 전류를 억제하기 위해, (수직의 NOR 스트링 쌍에 형성된 활성 컬럼을 포함하는) 활성 컬럼 내의 모든 TFT들은 증가 모드에 있어야 하는 것이 바람직하다 -- 즉, 각각의 TFT는 양의 게이트-대-소스 임계 전압을 가져야 한다 --. 증가 모드 TFT들은 채널 영역들(예를 들어, 도 7c의 P-채널 영역(756))을 전형적으로 cm³ 당 1×10¹⁶ 내지 1×l0¹⁷의 농도의 붕소로 도핑함으로써 달성되어, 약 1V의 기본 TFT 임계 전압을 목표로 한다. 이러한 TFT들을 사용하여, 활성 컬럼의 수직의 NOR 스트링 쌍 내의 모든 선택 해제된 워드 라인들은 0V로 유지될 수 있다. 대안적으로, 판독 동작은 공유된 로컬 N+ 소스 라인(예를 들어, 도 4c의 로컬 소스 라인(455)) 상의 전압을 약 1.5V로 상승시키고, 공유된 로컬 N+ 드레인 라인(예를 들어, 로컬 비트 라인(454)) 상의 전압을 약 2V로 상승시키고, 모든 선택 해제된 로컬 워드 라인들은 0V로 유지한다. 이러한 구성은 소스에 관련하여 워드 라인을 -1.5V로 설정하는 것과 같으므로, 예를 들어, TFT들이 약간 과도하게 삭제되면 발생하는 약간 격감된 임계 전압에서 있는 TFT들에 의한 누설 전류가 억제된다.

수직의 NOR 스트링의 TFT들을 삭제한 후, 과도하게-삭제된(즉, 이제 격감 모드 임계 전압을 가짐) 수직의 NOR 스트링 내의 임의의 TFT를 증가 모드 임계 전압으로 다시 전이 시키기 위한 소프트 프로그래밍 동작이 필요로 될 수 있다. 도 5a에서, 동작 접속부(556)는, P-채널이 백 바이어스 전압(506)(V_bb)(또한 도 4c에서는 바디 접속부(456)로 도시됨)에 접속된 것으로 도시된다. 공유된 N+ 소스와 공유된 N+ 드레인/로컬 비트 라인 사이의 임계 이하 누설 전류를 감소시키도록 각각의 활성 컬럼 내의 TFT들의 임계 전압을 조절하기 위해, 음의 전압이 V_bb에 대해 사용될 수 있다. 몇몇 실시예들에서, 제어 게이트들이 0V로 유지되는 TFT들을 터널-삭제하기 위해 삭제 동작 동안 양의 V_bb 전압이 사용될 수 있다.

수직의 NOR 스트링 쌍의 TFT에 저장된 데이터를 판독하기 위해, 수직의 NOR 스트링 쌍의 두 수직의 NOR 스트링들 상의 모든 TFT들이, 멀티-게이트 NOR 스트링 어레이 내의 모든 워드 라인들을 0V로 유지함으로써, 초기에 "오프" 상태에 있게 된다. 어드레싱된 수직의 NOR 스트링은 디코딩 회로부의 사용을 통해 공통 워드 라인을 따라 몇몇의 수직의 NOR 스트링들 사이에서 감지 회로를 공유할 수 있다. 대안적으로, 각각의 수직의 NOR 스트링은 글로벌 비트-라인(예를 들어, 도 4c의 GBL₁)을 통해 전용 감지 회로에 직접 접속될 수 있다. 후자의 경우, 동일한 워드 라인 평면을 공유하는 하나 이상의 수직의 NOR 스트링들은 병렬로 감지될 수 있다. 각각의 어드레싱된 수직의 NOR 스트링은 도 8a에 개략적으로 도시된 것과 같은 그것의 하드-와이어링된 글로벌 소스 라인(예를 들어, 도 4c의 GSL₁)을 통해 V_ss ~ 0V로 설정되거나, 또는 사전-충전 트랜지스터(예를 들어, 도 4c의 사전-충전 트랜지스터(470) 또는 도 3c의 트랜지스터(317))를 통해 가상 V_ss ~ 0V로 설정되는 그것의 로컬 소스 라인을 갖는데, 상기 사전-충전 트랜지스터는 도 8b에 개략적으로 도시된 바와 같이, 사전-충전 동안 V_bl~0V를 플로팅 로컬 소스 라인(455 또는 355)의 기생 용량(C)(예를 들어, 커패시터(460) 또는 커패시터(360))으로 순간적으로 전달한다.

사전-충전 트랜지스터(470)를 턴 오프 한 직후, 로컬 비트 라인(예를 들어, 도 4c의 로컬 비트 라인(454))은 비트 라인 액세스 선택 트랜지스터(예를 들어, 도 4c의 비트 라인 액세스 선택 트랜지스터(411) 또는 도 5a의 액세스 선택 트랜지스터(511))를 통해 V_bl ~ 2V로 설정된다. V_bl ~ 2V는 또한 어드레싱된 수직의 NOR 스트링들에 대한 감지 증폭기들에의 전압이다. 이때, 어드레싱된 워드 라인은 작은 증가 전압 단계들에서 0V에서부터 전형적으로 약 6V로 상승하는데, 수직의 NOR 스트링 쌍의 홀수 어드레스 TFT들 및 짝수 어드레스 TFT들 모두에의 선택 해제된 워드 라인들 모두는 0V에 남아있다. 도 8a의 하드-와이어링된 V_ss의 실시예에서, 어드레싱된 TFT는, 일례에서, 2.5V의 임계 전압으로 프로그래밍 되었으므로, 로컬 비트 라인(LBL)의 전압(V_bl)은 그것의 WL들이 2.5V를 초과하자마자, 선택된 TFT를 통해 로컬 소스 라인(V_ss)의 0V를 향해 방전하기 시작하여, 선택된 글로벌 비트 라인을 서브하는 감지 증폭기에서 탐지되는(도 8a에서 점선 화살표로 도시되는) 전압 강하가 제공된다. 도 8b의 가상 V_ss의 실시예에서, 사전-충전 트랜지스터 워드 라인(WL_CHG)은 판독 시퀀스가 시작할 때 플로팅 로컬 소스 라인(LSL)을 0V로 사전-충전하기 위해 턴 온 된다. 그 후, 선택된 워드 라인들(WL)은 그것의 증가 전압 단계들을 거치고, 그것이 프로그래밍된 2.5V를 초과하자마자, 선택된 TFT는 그것의 V_bl ~ 2V로부터 그것의 로컬 비트 라인 상에서의 전압을 순간적으로 하락시킨다. (도 8b에서 점선 화살표로 도시된) 상기 전압 하락은 선택된 로컬 비트 라인에 접속된 글로벌 비트 라인의 감지 증폭기에 의해 탐지된다. 당업자에게 알려진 바와 같은, 선택된 TFT의 프로그래밍된 임계 전압을 올바르게 판독하기 위한 다른 대안적인 방식들이 존재한다. 가상 전압(V_ss)을 일시적으로 유지하기 위해 기생 용량(C)에 의존하는 실시예들은, 수직의 스택이 높아질수록, 용량(C)이 커지고, 따라서, 보유 시간이 길어질수록 선택된 감지 증폭기에 제시되는 판독 신호가 커진다. C를 더욱 증가시키기 위해, 일 실시예에서, 주요 목적이 용량(C)을 증가시키기 위한 하나 이상의 더미(dummy) 전도체들을 수직의 스트링에 추가하는 것이 가능하다.

MLC 구현예(즉, 각각의 TFT가 2 이상의 비트를 저장하는 "멀티-레벨 셀" 구현예)의 경우, 어드레싱된 TFT는 몇몇의 전압들(예를 들어, 1V(삭제된 상태), 2.5V, 4V, 또는 5.5V) 중 하나로 프로그래밍될 수 있다. 어드레싱된 워드 라인들(WL)은, TFT 내의 전도성이 감지 증폭기에서 탐지될 때까지, 증가 전압 단계들에서 상승된다. 대안적으로, 단일 워드 라인 전압이 공급될 수 있고(예를 들어, ~6 볼트), 로컬 비트 라인(LBL)(V_bl)의 방전 속도가 저장된 멀티-비트의 전압 상태들을 표현하는 몇몇의 프로그래밍가능한 기준 전압들로부터 방전하는 속도와 비교될 수 있다. 이 접근법은 상태들의 연속에 대하여 확장될 수 있고, 아날로그 저장을 효율적으로 제공한다. 프로그래밍가능 기준 전압들은 멀티-게이트 수직의 NOR 스트링 어레이 내에 위치한 전용 기준 수직의 NOR 스트링들에 저장될 수 있어, 판독, 프로그래밍, 및 백그라운드 누설 동안의 특징들이 밀접하게 추적된다. 수직의 NOR 스트링 쌍에서, 2개의 수직의 NOT 스트링들 중 하나 상의 TFT들만이 각각의 판독 사이클에서 판독될 수 있고; 다른 수직의 NOR 스트링 상의 TFT들은 "오프" 상태에 있게 된다(즉, 모든 워드 라인들이 0V에 있음). 판독 사이클 동안, 수직의 NOR 스트링 내의 TFT들 중 오직 하나만이 판독 전압들에 노출되므로, 판독 디스터브 조건들이 근본적으로 없어진다.

본 발명의 실시예의 일례에서, 64개의 TFT들 및 하나 이상의 사전-충전 TFT들이 수직의 NOR 스트링 쌍의 각각의 수직의 NOR 스트링 상에 제공될 수 있다. 로컬 수직 N+ 소스 라인 필라와의 교차 지점에의 각각의 워드 라인은 커패시터(예를 들어, 도 6a의 커패시터(660)를 참조)를 형성한다. 이러한 커패시터에 대한 전형적인 값은, 예를 들어, 1×10¹⁸ 패라드일 수 있다. 수직의 NOR 스트링 쌍의 양쪽 수직의 NOR 스트링들 모두 내의 모든 커패시터들을 포함하여, 전체 분산된 용량(C)은 대략적으로 총 1×10^-16 패라드에 달하는데, 이는 로컬 소스 라인이 판독 사이클 동안 사전-충전 소스 전압(V_ss)을 보존하기에 충분하고, 사전-충전 동작 직후에 전형적으로 1 마이크로초 이내에 완료된다. 비트-라인 액세스 선택 트랜지스터들(411) 및 사전-충전 TFT(470)를 통한 충전 시간은 몇 나노초 정도이므로, 충전 시간은 판독 대기 시간에 눈에 띄게 추가되지 않는다. 수직의 NOR 스트링 내의 TFT로부터의 판독은 빠른데, 이는 직렬 접속된 많은 TFT들이 전도성이 될 필요가 있는 NAND 스트링 상에서의 판독 동작과는 달리, 판독 동작이 수직의 NOR 스트링 내의 TFT들 중 오직 하나만에서의 전도를 수반하기 때문이다.

본 발명의 수직의 NOR 스트링들의 판독 대기 시간에 기여하는 2개의 주요 요소가 있다: (a) 글로벌 비트 라인(예를 들어, 도 6a의ㅣ GBL(614-1))의 저항(R_bl) 및 용량(C_bl)에 연관된 RC 시간 지연, 및 (b) 어드레싱된 TFT가 전도성이 되기 시작할 때 로컬 비트 라인(예를 들어, LBL-1) 상에서의 전압 강하(V_bl)에 대한 감지 증폭기의 응답 시간. 예를 들어, 16,000개의 수직의 NOR 스트링들을 서브하는 글로벌 비트 라인에 연관된 RC 시간 지연은 수십 나노 초 정도이다. 종래 기술의 수직의 NAND 스트링(예를 들어, 도 1b의 NAND 스트링)의 TFT를 판독하기 위한 판독 대기 시간은 32개 이상의 직렬-접속된 TFT들에 걸친 전류 및 글로벌 비트 라인의 선택 트랜지스터 방전 용량(C_bl)에 의해 결정된다. 반대로, 본 발명의 수직의 NOR 스트링에서, 판독 전류 방전(C_bl)은 비트 라인 액세스 선택 트랜지스터(411)를 갖는 시리즈들 내의 단지 하나의 어드레싱된 트랜지스터(예를 들어, 도 4a의 트랜지스터(416L))만을 통해서 제공되므로, 그 결과 로컬 비트 라인 전압(V_bl)의 방전이 훨씬 빨라진다. 그 결과, 대기 시간이 훨씬 짧아진다.

도 4c에서, 하나의 TFT(예를 들어, 수직의 NOT 스트링(451b) 내의 TFT(416L))가 한 번 판독되면, 수직의 NOR 스트링 쌍(491)의 수직의 NOR 스트링(451a 또는 451b) 내의 모든 다른 TFT들은 그들의 "오프" 상태들로 유지되고, 그들의 워드 라인들은 0V에 유지된다. 수직의 NOR 스트링 쌍(492)의 수직의 NOR 스트링(452a) 내의 TFT(416R)가 TFT(416L)와 워드 라인(WL₃₁)을 공유하지만, TFT(416R)는 TFT(416L)와 동시에 판독될 수 있는데, 이는 수직의 NOR 스트링(452a)은 글로벌 비트 라인(414-2)에 의해 서브되고, 수직의 NOR 스트링(451b)은 글로벌 비트 라인(414-1)에 의해 서브되기 때문이다. (도 6a 및 6b는 글로벌 비트 라인들(614-1 및 614-2)이 인접한 수직의 NOR 스트링 쌍들을 어떻게 서브하는지를 나타낸다.)

일 실시예에서, 워드 라인 스택은 32개의 평면들에 제공되는 32개 이상의 워드 라인들을 포함한다. 하나의 멀티-게이트 수직의 NOR 스트링 어레이에서, 각각의 평면은 16,000개의 TFT들을 제어하는 8000개의 워드 라인들을 포함할 수 있고, 각각의 비트 라인이 전용 감지 증폭기에 접속되어 있으면, 상기 16,000개의 TFT들 각각은 16,000개의 글로벌 비트 라인들을 통해 병렬로 판독될 수 있다. 대안적으로, 몇몇의 글로벌 비트 라인들이 디코드 회로를 통해 감지 증폭기를 공유하면, 16,000개의 TFT들은 몇 번의 연속적인 판독 사이클들을 통해 판독된다. 대량의 방전하는 TFT들을 병렬로 판독하는 것은 칩의 접지 공급 장치(V_ss) 내에서 전압 바운스(voltage bounce)를 유발할 수 있어, 그 결과 판독 오류들이 초래될 수 있다. 그러나, 로컬 소스 라인 내의 사전-충전 기생 커패시터(C)를 사용하는 실시예는 (즉, 수직의 NOR 스트링에 가상 소스 전압(V_ss)을 제공함) 이러한 접지 전압 바운스가 제거되는 특별한 이점을 갖는다. 이는 수직의 NOR 스트링들 내의 가상 소스 전압들이 독립적이고 칩의 접지 공급 장치에 접속되지 않기 때문이다.

프로그래밍(기록) 및 프로그래밍-금지 동작들

어드레싱된 TFT의 프로그래밍은, 높은 프로그래밍 전압이 선택된 워드 라인(예를 들어, 워드 라인(423p-R))과 활성 채널 영역(예를 들어, 도 4a의 활성 채널 영역(456)) 사이에 공급될 때, TFT의 채널 영역(예를 들어, 도 4b에 도시된 채널 영역(430L))으로부터 전하-구속 층(예를 들어, 전하-구속 층(434))으로의 전자들의 터널링 -- 직접 터널링 또는 파울러-노드하임 터널링 -- 에 의해 달성될 수 있다. 터널링이 매우 효율적이므로, TFT를 프로그래밍하기 위해 전류가 거의 필요하지 않고, 수만 개의 TFT들의 병렬 프로그래밍이 낮은 전력 소모로 달성될 수 있다. 터널링에 의한 프로그래밍은, 예를 들어, 20V, 100-마이크로초 펄스를 필요로 할 수 있다. 바람직하게, 프로그래밍은 약 14V에서 시작하여 대략 20V만큼 높아지는, 보다 짧은 지속시간의 계단식 전압 펄스들의 연속을 통해 구현된다. 계단식 전압 펄싱은 TFT에 걸친 전기 응력을 감소시키고, 의도된 프로그래밍된 임계 전압의 오버슈팅(overshooting)을 피한다.

고-전압 펄스를 각각 프로그래밍한 후, 어드레싱된 트랜지스터는, 그것이 그것의 목표 임계 전압에 도달했는지 여부를 확인하기 위해 판독된다. 목표 임계 전압에 도달하지 않았으면, 선택된 워드 라인에 공급되는 다음 프로그래밍 펄스는 전형적으로 몇 백 밀리볼트만큼 증가된다. 이 프로그래밍-검증 시퀀스는 활성 컬럼(예를 들어, 도 4b의 컬럼(430L))의 로컬 비트 라인(예를 들어, 도 4a의 로컬 비트 라인(454))에 0V가 공급되면서 하나의 어드레싱된 워드 라인(즉, 제어 게이트)에 반복적으로 적용된다. 이 프로그래밍 높은 워드 라인 전압들에서, TFT(416L)의 채널 영역이 인버팅되고 0V로 유지되어, 전자들이 TFT(416L)의 전하 저장 층으로 터널링된다. 판독 감지가, 어드레싱된 TFT가 그것의 목표 임계 전압에 도달했다는 것을 나타내면, 어드레싱된 TFT는 더욱 프로그래밍되는 것이 금지되어야만 하고, 동일한 워드 라인을 공유하는 다른 TFT들은 그들의 보다 높은 목표 임계 전압들까지 계속 프로그래밍할 수 있다. 예를 들어, 수직의 NOR 스트링(451b) 내의 TFT(416L)를 프로그래밍할 때, 수직의 NOR 스트링들(451b 및 451a) 내의 모든 다른 TFT들을 프로그래밍하는 것은 모든 그들의 워드 라인들을 0V에 유지함으로써 금지되어야만 한다.

TFT(416L)가 그것의 목표 임계 전압에 도달하면 TFT(416L)를 더욱 프로그래밍하는 것을 금지하기 위해, 절반-선택 전압(즉, 대략 10V)이 로컬 비트 라인(454)에 공급된다. 채널 영역에 10V가 있고 제어 게이트에 20V가 있으면, 순 10V만이 충전-구속 층에 걸쳐 공급되므로, 파울러-노드하임 터널링 전류가 미미하고(insignificant) 최대 20V까지의 계단식 펄스 전압들의 나머지 시퀀스 동안 TFT(416L) 상에서 의미 있는 추가의 프로그래밍이 수행되지 않는다. 워드 라인(WL₃₁) 상의 프로그래밍 전압 펄스들을 계속 증가시키면서 로컬 비트 라인(454)을 10V로 상승시킴으로써, 동일한 선택된 워드 라인을 공유하는 수직의 NOR 스트링들의 모든 TFT들이 그들의 더욱 높은 목표 임계 전압들로 올바르게 프로그래밍된다. "프로그래밍-판독-프로그래밍 금지"의 시퀀스는 수만 개의 TFT들을 멀티 레벨 셀 저장소 내에, 다양한 목표 임계 전압 상태들로, 병렬로

올바르게 프로그래밍하는 데 필수적이다. 개개의 TFT들의 과-프로그래밍(over-programming)에 대한 이러한 프로그래밍 금지가 없으면 오버스테핑(overstepping)되거나 또는 다음의 보다 높은 목표 임계 전압 상태의 임계 전압과 병합을 일으킬 수 있다. TFT(416R) 및 TFT(416L)가 동일한 워드 라인을 공유하지만, 그들은 상이한 수직의 NOR 스트링 쌍들(452 및 451)에 속한다. TFT(416R) 및 TFT(416L) 모두를 동일한 프로그래밍 펄싱된 전압 시퀀스에서 프로그래밍하는 것이 가능한데, 이는 그들 각각의 비트 라인 전압들이 GBL₁ 및 GBL₂를 통해 공급되고 개별적으로 제어되기 때문이다. 예를 들어, 어느 때에 TFT(416R)는 더욱 프로그래밍되는 것이 금지될 수 있으면서, TFT(416L)는 계속 프로그래밍될 수 있다. 수직의 NOR 스트링 쌍(491)의 수직의 NOR 스트링들(451a 및 451b)이 개별적인 워드 라인들(423p-L 및 423p-R)에 의해 각각 제어될 수 있고, 각각의 로컬 비트 라인 상의 전압이 모든 다른 수직의 NOR 스트링 쌍들로부터 독립적으로 설정될 수 있으므로, 이들 프로그래밍 및 프로그래밍-금지 전압 조건들은 만족될 수 있다. 프로그래밍 동안, 어드레싱된 워드 라인 스택 내의 또는 어드레싱 해제된 워드 라인 스택들 내의 임의의 선택 해제된 워드 라인은 0V가 되거나, 절반-선택 10 볼트가 되거나, 플로팅 될 수 있다. 글로벌 소스 라인(예를 들어, 도 4c의 GSL₁)이 소스 액세스 선택 트랜지스터(도 4c에 도시되지 않음)를 통해 액세스되는 실시예에서, 프로그래밍 동안 액세스 선택 트랜지스터는 오프되고, 그 결과 프로그래밍 및 프로그래밍 금지 동안 로컬 소스 라인(455) 상의 전압이 로컬 비트 라인(454) 상의 전압을 따른다. 로컬 소스 라인 상의 전압이 도 4c의 커패시터(460)에 의해 표현되는 그것의 기생 용량(C)에 의해 제공되는 실시예에 대해서도 마찬가지이다. 도 4c의 실시예에서, 글로벌 소스 라인은 있지만 소스 액세스 선택 트랜지스터는 없는 경우, 프로그래밍 및 프로그래밍-금지 동안 어드레싱된 스트링의 글로벌 소스 라인(413-1)에 공급되는 전압은 어드레싱된 글로벌 비트 라인(414-1)의 전압을 추적해야 하는 것이 바람직하다.

TFT들(416L 및 416R)이 그들 각각의 목표 임계 전압에 도달했는지 여부를 결정하기 위한 판독 사이클이, 각각의 증가적으로 보다 높아지는 전압 프로그래밍 펄스들을 따른다. 목표 임계 전압에 도달했으면, 드레인, 소스, 및 바디 전압들은 10V로 상승하여(대안적으로, 상기 전압들은 10V에 근접하게 플로팅됨) 추가의 프로그래밍이 금지되지만, 워드 라인(WL₃₁)은 그들의 목표 임계 전압들에 아직 이르지 않은 동일한 평면 상의 다른 어드레싱된 TFT들을 계속 프로그래밍한다. 상기 시퀀스는, 모든 어드레싱된 TFT들이 올바르게 프로그래밍되었다고 판독-검증될 때 종료한다. MLC의 경우, 다수의 임계 전압 상태들 중 하나를 프로그래밍하는 것은 각각의 어드레싱된 글로벌 비트 라인을 몇몇의 미리 결정된 전압들(예를 들어, 2-비트 데이터가 저장되는 4가지 별개의 상태들을 표현하는 0V, 1.5V, 3.0V, 또는 4.5V) 중 하나로 설정한 후 스테핑된 프로그래밍 펄스들(최고 약 20V)을 워드 라인(WL₃₁)에 공급함으로써 가속화될 수 있다. 상기 방식으로, 어드레싱된 TFT는 효율적인 터널링 전압들(즉, 각각 20, 18.5, 17, 및 15.5 볼트) 중 미리 결정된 하나를 받아들이고, 그 결과 미리 결정된 임계 전압들 중 하나가 단일 프로그래밍 시퀀스 내의 TFT로 프로그래밍된다. 이어서 미세 프로그래밍 펄스들이 개개의 TFT 레벨에 제공될 수 있다.

가속화된 전체-평면 병렬 프로그래밍

멀티-게이트 수직의 NOR 스트링 어레이 내의 모든 로컬 소스 라인에 내재된 기생 용량(C)으로 인해, 멀티-게이트 수직의 NOR 스트링 어레이 내의 모든 로컬 소스 라인들은, 높은 전압 펄싱 시퀀스가 공급되기 전에, (예를 들어, 글로벌 비트 라인(GBL₁) 및 비트 라인 액세스 스트링 선택 트랜지스터(411) 및 사전-충전 트랜지스터(470)를 통해) 모든 수직의 NOR 스트링들 상에서 순간적으로 (프로그래밍에 대하여) 0V에 놓이거나 또는 10V(금지에 대하여)에 놓일 수 있다. 이 절차는 워드 라인 평면들을 평면-차례로 어드레싱함으로써 수행될 수 있다. 각각의 어드레싱된 워드 라인 평면에 대하여, 프로그래밍 펄싱 시퀀스가 어드레싱된 워드 라인 평면 상의 많은 또는 모든 워드 라인들에 적용되고, 다른 워드 라인 평면들 상의 모든 워드 라인들은 0V로 유지되어, 어드레싱된 평면 상의 다수의 TFT들이 병렬 프로그래밍되고, 이어서 개개의 판독-검증이 이어지고, 필요한 경우, 올바르게 프로그래밍된 TFT의 로컬 소스 라인이 프로그램-금지 전압으로 재설정된다. 이 접근법은 상당히 유익한데, 이는, 프로그래밍 시간은 비교적 길지만(즉, 약 100 마이크로초), 모든 로컬 소스 라인 커패시터들을 사전-충전하고 어드레싱된 워드 라인 평면을 공유하는 모든 TFT들을 판독-검증하는 것이 1,000배 이상 보다 빠르기 때문이다. 따라서, 각각의 워드 라인 평면 내에 가능한 많은 TFT들을 병렬 프로그래밍하는 것은 이롭다. 상기 가속화된 프로그래밍 특징은 단일 비트 프로그래밍보다 상당히 느린 MLC 프로그래밍에서도 훨씬 큰 이점을 제공한다.

삭제 동작

몇몇의 전하-구속 재료들에 대하여, 삭제 동작은 구속된 전하의 역 터널링(reverse-tunneling)에 의해 수행되는데, 이는 다소 느릴 수 있고, 때로는 수십 밀리초의 20V 이상의 펄싱을 필요로 한다. 따라서, 삭제 동작은 수직의 NOR 스트링 어레이 레벨에서 구현될 수 있고("블록 삭제"), 종종 백그라운드에서 수행된다. 전형적인 수직의 NOR 스트링 어레이는 64개의 워드 라인 평면들을 가질 수 있고, 각각의 워드 라인 평면은 총 대략적으로 170억개의 TFT들에 대한, 예를 들어, 16,384 × 16,384개의 TFT들을 제어한다. 따라서, 2 비트의 데이터가 각각의 TFT에 저장되면, 1-테라비트 칩이 대략 30개의 이러한 수직의 NOR 스트링 어레이들을 포함할 수 있다. 몇몇 실시예들에서, 블록 삭제는 수직의 NOR 스트링 내의 모든 TFT들에 의해 공유되는 P-채널(예를 들어, 도 4c의 바디 접속부(456) 및 도 5a의 접촉부(556))에는 약 20V를 공급하고, 블록 내의 모든 워드 라인들은 0V로 유지함으로써 수행될 수 있다. 삭제 펄스의 지속 시간은, 블록 내의 대부분의 TFT들이 약간 증가 모드 임계 전압으로(즉, 0 내지 1 볼트 사이) 삭제되도록 해야 한다. 몇몇의 TFT들은 오버슈팅되어 격감 모드로 삭제될 것이다(즉, 약한 음의 임계 전압). 삭제 명령의 일부로서, 삭제 펄스들의 종료 이후, 과하게-삭제된 TFT들을 약간 증가 모드 임계 전압으로 되돌리기 위한 소프트 프로그래밍이 필요로 될 수 있다. 증가 모드로 프로그래밍될 수 없는 하나 이상의 격감 모드 TFT들을 포함할 수 있는 수직의 NOR 스트링들은 예비 스트링들로 대체되기 위해 폐기되어야(retired) 할 수 있다.

대안적으로, 바디(즉, P-층)에 삭제 펄스들을 제공하기 보다는 오히려, 삭제 펄스의 지속 시간 동안, 수직의 NOR 스트링 어레이 내의 모든 수직의 NOR 스트링 쌍들 상의 로컬 소스 라인들 및 로컬 비트 라인들(예를 들어, 도 4c의 로컬 소스 라인(455) 및 로컬 비트 라인(454))이 약 20V로 상승하고, 모든 워드 라인 평면들 상의 모든 워드 라인들을 0V로 유지한다. 이 방식은, 글로벌 소스 라인 및 글로벌 비트 라인 선택 디코더들이 그들의 접합부들에서 20V를 견딜 수 있는 고전압 트랜지스터들을 사용하는 것을 필요로 한다. 대안적으로, 어드레싱된 워드 라인 평면을 공유하는 모든 TFT들이 어드레싱된 평면 상의 모든 워드 라인들에 -20V 펄스들을 공급하고, 모든 다른 평면들 상의 워드 라인들은 0V로 유지하면서 함께 삭제될 수 있다. 수직의 NOR 스트링 쌍들 내의 모든 다른 전압들은 0V로 유지된다. 이는 워드 라인들의 하나의 어드레싱된 평면에 의해 터치되는 모든 TFT들의 X-Y 슬라이스(slice)만을 삭제할 것이다.

반(semi) 비-휘발성 NOR TFT 스트링들

수직의 NOR 스트링에서 사용하기에 적합한 몇몇의 전하-구속 재료들(예를 들어, 산소-질소-산소 또는 "ONO")은, 전형적으로 몇 년 정도의 긴 데이터 유지 시간을 갖지만, 비교적 내구성이 낮다(즉, 전형적으로 1만 번 이하 정도의 사이클들의 몇 번의 기록-삭제 사이클들 이후 성능이 저하됨). 그러나, 몇몇의 실시예들에서, 훨씬 감소된 유지 시간 동안 저하를 저장하지만 내구성이 훨씬 높은 (예를 들어, 몇 분 또는 몇 시간 정도의 유지 시간, 수천만 번 정도의 기록-삭제 사이클의 내구성) 전하-구속 재료들이 선택될 수 있다. 예를 들어, 도 7c의 실시예에서, 터널 유전체층(732c), 전형적으로 6-8 나노미터의 SiO2 층,이 약 2 나노미터의 두께로 얇아지거나 비슷한 두께의 또다른 유전체 재료(예를 들어, SiN)로 대체될 수 있다. 훨씬 더 얇은 유전체층은 (보다 높은 전압을 필요로 하는 파울러-노드하임 터널링과 구별되는) 직접 터널링에 의해 전자들을 전하-구속 층으로 도입시키는데 알맞은 전압들의 사용을 가능하게 할 수 있는데, 여기서 전하들은 몇 분에서 몇 시간 또는 몇일 동안 구속될 것이다. 전하-구속 층(732b)은 질화규소, 얇은 유전체막에 분산된 전도성 나노점들, 또는 격리된 얇은 플로팅 게이트들을 포함하는 다른 전하-구속 막들의 조합일 수 있다. 차단층(732a)은 이산화규소, 산화알루미늄, 산화하프늄, 질화규소, 고 유전율 유전체, 또는 이들의 임의의 조합일 수 있다. 차단층(732a)은 전하-구속 층(732b) 내의 전자들이 제어 게이트 워드 라인으로 빠져나가는 것을 차단한다. 구속된 전자들은, 매우-얇은 터널 유전체층의 파괴의 결과로서 또는 역의 직접 터널링에 의해, 결국 활성 영역(730R)으로 다시 누설될 것이다. 그러나, 이러한 구속 전자들의 손실은 비교적 느리다. 다른 조합의 전하 저장 재료들이 또한 사용될 수 있어, 그 결과 내구성은 높지만 유지성이 낮은 "반-휘발성" 저장 TFT가 생성되는데, 상기 "반-휘발성" 저장 TFT는 손실된 전하를 보충하기 위해 정기적인 기록 또는 판독 새로고침 동작들을 필요로 한다. 본 발명의 수직의 NOR 스트링들이 비교적 빠른 판독 액세스(즉, 짧은 대기 시간)를 갖기 때문에, 그들은 현재 동적 랜덤 액세스 메모리들(DRAMs)의 사용을 필요로 하는 몇몇의 응용례에서 사용될 수 있다. 본 발명의 수직의 NOR 스트링들은 DRAM들에 비해 상당한 이점들을 갖는데, DRAM들이 3차원 스택들로 구축될 수 없으므로, 본 발명의 수직의 NOR 스트링들은 훨씬 저렴한 비트-당-비용을 갖게 되고, DRAM들을 몇 밀리초 마다 새로고침 할 필요가 있는 것에 비해, 본 발명의 수직의 NOR 스트링들은 새로고침 사이클들이 대략 몇 분 또는 몇 시간 마다 수행될 필요가 있기 때문에, 전력 손실이 훨씬 낮다. 본 발명의 3-차원 반-휘발성 저장 TFT들은 전하-구속 재료를 위해 전술된 것과 같은 적절한 재료를 선택하고 프로그래밍/판독/프로그래밍-금지/삭제 조건들을 적절하게 조정하고, 주기적인 데이터 새로고침들을 포함시킴으로써 달성된다.

NROM/미러 비트(Mirror Bit) NOR TFT 스트링들

본 발명의 또다른 실시예에서, 수직의 NOT 스트링들은 당업자에게 알려진 2-차원 NROM/미러 비트 트랜지스터들에서 사용되는 것과 유사한, 채널 열-전자 주입 접근법을 사용하여 프로그래밍될 수 있다. 예로서 도 4a의 실시예를 사용하여, 채널 열-전자 주입을 위한 프로그래밍 조건들은 다음과 같을 수 있다: 제어 게이트(423p) 상의 8V, 로컬 소스 라인(455) 상의 0V, 로컬 드레인 라인(454) 상의 5V. 1 비트를 표현하는 전하는 로컬 비트 라인(454)과의 접합점 옆의 채널 영역(456)의 한쪽 끝에의 전하 저장층에 저장된다. 로컬 소스 라인(455) 및 로컬 비트 라인(454)의 극성을 반대로 함으로써, 두번째 비트를 표현하는 전하가 프로그래밍되어, 로컬 소스 라인(455)과의 접합점 옆의 채널 영역(456)의 반대쪽 끝에의 전하 저장층에 저장된다. 당업자들에게 알려진 바와 같이, 두 비트들 모두를 판독하는 것은 프로그래밍의 역순으로 판독하는 것을 필요로 한다. 채널 열-전자 프로그래밍은 직접 터널링 또는 파울러-노드하임 터널링에 의한 프로그래밍보다 훨씬 덜 효율적이므로, 터널링에 의해 가능한 대규모 병렬 프로그래밍에 참여하지 않는다. 그러나, 각각의 TFT는 2배의 비트 밀도를 가지므로, 활성 메모리와 같은 응용례들에 매력이게 된다. NROM TFT 실시예에 대한 삭제는 구속된 전자들의 전하를 중화시키기 위해 대역 대 대역 터널링-도입 열-구멍 주입의 종래의 NROM 삭제 메커니즘을 사용하여 달성될 수 있는데: 워드 라인 상에는 -5V를 공급하고, 로컬 소스 라인(455)에는 0V을 공급하고, 로컬 비트 라인(454)에는 5V를 공급한다. 대안적으로, NROM TFT는 0V의 워드 라인을 가지면서 바디 영역(456)에 높은 양의 기판 전압(V_bb)을 공급합으로써 삭제될 수 있다. 채널 열 전자 주입 프로그래밍에 수반되는 높은 프로그래밍 전류로 인해, 도 3a 및 6c의 실시예에서처럼, 수직의 NROM TFT 스트링들의 모든 실시예들은 하드-와이어링된 로컬 소스 라인 및 로컬 비트 라인을 사용해야만 한다.

상기 상세한 설명은 본 발명의 특정 실시예들을 나타내기 위해 제공된 것으로, 제한하기 위해 의도된 것은 아니다. 본 발명의 영역 내의 수많은 변형 및 수정이 가능하다. 본 발명은 첨부된 특허 청구 범위에 명시되어 있다.

101: 기판층
454: 로컬 비트 라인
455: 로컬 소스 라인
456: 바디 영역
423p: 제어 게이트

Claims (33)

1. 메모리 구조로서,
   실질적으로 평편한 표면을 갖고, 메모리 회로 동작을 위한 반도체 기판 내에 형성된 회로부를 포함하는 반도체 기판;
   상기 평편한 표면 위에 형성된 제1, 제2, 및 제3 박막 NOR 메모리 스트링(string)들로서, 각각의 박막 NOR 메모리 스트링은 복수의 박막 메모리 트랜지스터(transistor)들을 갖고, 상기 박막 메모리 트랜지스터들은,
   (i) 공통 소스 영역 및 공통 드레인 영역을 공유하고 - 각각의 영역은 상기 평편한 표면에 실질적으로 직각인 제1 방향을 따라 길게 연장됨 -, 및
   (ii) (a) 하나 이상의 채널 영역들 및 (b) 서로 떨어져 있고, 상기 제1 방향을 따르는 유전체 재료에 의해 서로 절연된 복수의 게이트 전극들을 가지는 - 각각의 채널 영역은 상기 공통 드레인 영역과 상기 공통 소스 영역 사이에서 그리고 상기 공통 드레인 영역 및 상기 공통 소스 영역 모두와 접촉하여 제공되고, 각각의 게이트 전극은 상기 채널 영역들 중 하나에 인접하도록 위치되고 전하-구속 재료(charge-trapping material)에 의해 상기 채널 영역들 중 하나로부터 분리되며, 각각의 게이트 전극은 상기 평편한 표면에 실질적으로 평행한 제2 방향을 따라 길게 연장됨 -, 제1, 제2, 및 제3 박막 NOR 메모리 스트링들;
   제1 및 제2 전도체 세그먼트들로서, 상기 제1 전도체 세그먼트는 상기 제1 및 제2 박막 NOR 메모리 스트링들의 상기 공통 드레인 영역들 모두에 전기적으로 접속되고, 상기 제2 전도체 세그먼트는 상기 제3 박막 NOR 메모리 스트링의 상기 공통 드레인 영역에 전기적으로 접속되는, 제1 및 제2 전도체 세그먼트들;
   상기 반도체 기판 내의 상기 회로부에 전기적으로 연결된 제3 전도체 세그먼트들; 및
   제1 및 제2 비트-라인 선택 트랜지스터(bit-line select transistor)들로서, (i) 상기 제1 비트-라인 선택 트랜지스터는, 전도성이 되도록 바이어싱 될(biased) 때, 상기 제1 전도체 세그먼트를 상기 제3 전도체 세그먼트로 접속시키고, (ii) 상기 제2 비트-라인 선택 트랜지스터는, 전도성이 되도록 바이어싱 될 때, 상기 제2 전도체 세그먼트를 상기 제3 전도체 세그먼트로 접속시키는, 제1 및 제2 비트-라인 선택 트랜지스터들을 포함하는, 메모리 구조.
2. 제1 항에 있어서,
   상기 제1 및 제2 전도체 세그먼트들은 상기 제1, 제2, 및 제3 박막 NOR 메모리 스트링들 중 임의의 하나와 상기 반도체 기판의 평편한 표면 사이에 제공되는, 메모리 구조.
3. 제1 항에 있어서,
   상기 비트-라인 선택 트랜지스터들은 상기 반도체 기판 내에 형성되는, 메모리 구조.
4. 제1 항에 있어서,
   상기 제1, 제2, 및 제3 전도체 세그먼트들 각각은 상기 박막 NOR 메모리 스트링들 위에 제공되는, 메모리 구조.
5. 제4 항에 있어서,
   상기 비트-라인 선택 트랜지스터들은 상기 제1 전도체 세그먼트와 상기 제3 전도체 세그먼트 사이에 형성되는, 메모리 구조.
6. 제1 항에 있어서,
   상기 반도체 기판 내의 상기 회로부는 하나 이상의 전압 소스들을 포함하고, 상기 메모리 구조는:
   상기 전압 소스들 중 하나 또는 기준(reference)들에 전기적으로 연결된 제4 전도체 세그먼트; 및
   전도성이 되도록 바이어싱 될 때, 상기 제1, 제2, 및 제3 박막 NOR 메모리 스트링들의 하나 이상의 상기 공통 소스 영역들을 상기 제4 전도체 세그먼트에 전기적으로 연결하는, 소스-라인 선택 트랜지스터들(source-line select transistors)을 더 포함하는, 메모리 구조.
7. 제6 항에 있어서,
   상기 제4 전도체 세그먼트는 상기 제1, 제2, 및 제3 박막 NOR 메모리 스트링들 중 적어도 하나 위에 제공되는, 메모리 구조.
8. 제6 항에 있어서,
   상기 제1, 제2, 및 제3 박막 NOR 메모리 스트링들의 상기 공통 소스 영역들 중 적어도 둘에 전기적으로 접속된 제5 전도체 세그먼트를 더 포함하는, 메모리 구조.
9. 제6 항에 있어서,
   각각의 공통 소스 영역은 판독, 프로그래밍, 프로그래밍-금지, 또는 삭제 동작 동안에 가상 전압 소스로서 역할을 하는(serve) 용량(capacitance)을 제공하는, 메모리 구조.
10. 제1 항에 있어서,
    상기 제1, 제2, 및 제3 박막 NOR 메모리 스트링들 중 적어도 하나의 상기 공통 소스 영역에 접속된 제4 전도체 세그먼트; 및
    상기 제4 전도체 세그먼트에 전기적으로 연결된 공통 소스 영역 및 상기 반도체 기판 내의 상기 회로부에 전기적으로 연결된 공통 드레인 영역을 갖는 제4 박막 NOR 메모리 스트링("충전 컬럼")으로서, 상기 충전 컬럼은, 판독, 프로그래밍, 또는 삭제 동작 전에, 상기 제4 전도체 세그먼트에 접속된 상기 공통 소스 영역들을 사전-충전하기 위해 상기 반도체 기판 내의 상기 회로부로부터 누출되는 전류를 제공하는, 제4 박막 NOR 메모리 스트링을 더 포함하는,
    메모리 구조.
11. 제10 항에 있어서,
    상기 충전 컬럼은 상기 제3 전도체 세그먼트에 인접하게 형성되는, 메모리 구조.
12. 제10 항에 있어서,
    상기 충전 컬럼 내의 하나 이상의 박막 메모리 트랜지스터들은 상기 사전-충전 동안 전도성인, 메모리 구조.
13. 제10 항에 있어서,
    상기 반도체 기판 내의 상기 회로부를 상기 제4 전도체 세그먼트에 접속시키는 소스-라인 선택 트랜지스터를 더 포함하는, 메모리 구조.
14. 제1 항에 있어서,
    상기 박막 NOR 메모리 스트링들은 로우(row)들 및 컬럼(column)들로 조직되고, 각각의 로우는 상기 제1 및 제2 방향들 모두에 실질적으로 수직한 제3 방향을 따라 연장하는, 메모리 구조.
15. 제1 항에 있어서,
    메모리 동작들을 위한 상기 회로부 내의 감지 증폭기들은 상기 반도체 기판의 상기 평편한 표면에 걸쳐 분산되어 있는, 메모리 구조.
16. 제1 항에 있어서,
    상기 제1, 제2, 및 제3 박막 NOR 메모리 스트링들 각각 내에서, 전도체 상태로 바이어싱 될 때, 상기 공통 소스 영역 및 상기 공통 드레인 영역에 전기적으로 접속되는 사전-충전 트랜지스터를 더 포함하는, 메모리 구조.
17. 제1 항에 있어서,
    메모리 동작들을 위한 상기 회로부는 바디 바이어스 전압 소스(body bias voltage source)를 포함하고, 각각의 박막 NOR 메모리 스트링의 상기 채널 영역들은 상기 바디 바이어스 전압 소스에 접속되는, 메모리 구조.
18. 제1 항에 있어서,
    상기 박막 NOR 메모리 스트링들은 격리 유전체 재료 또는 에어 갭(air gap)에 의해 서로 격리되는, 메모리 구조.
19. 제1 항에 있어서,
    상기 게이트 전극들은 격리 유전체 재료 또는 에어 갭에 의해 서로 절연되는, 메모리 구조.
20. 제3 항에 있어서,
    각각의 박막 NOR 메모리 스트링들의 상기 게이트 전극들은 계단식 구조에서 종료되고, 각각의 게이트 전극은 상기 계단식 구조에서 비아(via)들에 의해 메모리 동작들을 위한 상기 회로부에 전기적으로 연결되는, 메모리 구조.
21. 하나가 다른 하나의 상부 상에 제공되는 제1 및 제2 모듈식 메모리 구조들을 포함하는 복합 메모리 구조로서,
    각각의 모듈식 메모리 구조는 제1항에 따른 메모리 구조와 같은 메모리 구조를 포함하는, 복합 메모리 구조.
22. 제21 항에 있어서,
    상기 제1 및 제2 모듈식 메모리 구조들은 유전체층에 의해 서로 격리되는, 복합 메모리 구조.
23. 제22 항에 있어서,
    상기 제1 및 제2 모듈식 메모리 구조들 내의 상기 박막 NOR 메모리 스트링들은 상기 제1 방향을 따라 정렬되고, 대응하는 박막 NOR 메모리 스트링들의 상기 공통 소스 영역들은 상기 유전체층에 걸쳐 비아들에 의해 접속되는, 복합 메모리 구조.
24. 제1 항에 있어서,
    각각의 박막 NOR 메모리 스트링의 상기 공통 소스 영역들 및 상기 공통 드레인 영역 내에 내장된 금속 필론(pylon)들을 더 포함하는, 메모리 구조.
25. 제24 항에 있어서,
    상기 금속 필론들 각각은 질화티타늄, 질화텅스텐, 또는 텅스텐 중 하나 이상을 포함하는, 메모리 구조.
26. 제25 항에 있어서,
    각각의 금속 필론은 원자 층 적층 기술을 사용하여 형성되는, 메모리 구조.
27. 제1 항에 있어서,
    각각의 박막 NOR 메모리 스트링 내의 상기 채널 영역들은 제1 섹션 및 제2 섹션을 포함하고, 상기 제1 섹션은 상기 박막 NOR 메모리 스트링의 상기 박막 메모리 트랜지스터들에 대한 채널 영역들을 제공하고, 상기 제2 섹션은 상기 제1 섹션의 도펀트 농도의 다수 배의 도펀트 농도를 갖는, 메모리 구조.
28. 삭제
29. 삭제
30. 삭제
31. 삭제
32. 삭제
33. 삭제

Images