JP5354944B2 - 半導体装置および電界効果トランジスタ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 226
- 230000005669 field effect Effects 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 274
- 239000002184 metal Substances 0.000 claims abstract description 274
- 229910052720 vanadium Inorganic materials 0.000 claims abstract description 40
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 35
- 229910052804 chromium Inorganic materials 0.000 claims abstract description 28
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 27
- 229910052748 manganese Inorganic materials 0.000 claims abstract description 25
- 229910052713 technetium Inorganic materials 0.000 claims abstract description 25
- 229910052702 rhenium Inorganic materials 0.000 claims abstract description 23
- 229910052758 niobium Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 149
- 229910052757 nitrogen Inorganic materials 0.000 claims description 82
- 229910052731 fluorine Inorganic materials 0.000 claims description 48
- 229910052739 hydrogen Inorganic materials 0.000 claims description 46
- 229910052715 tantalum Inorganic materials 0.000 claims description 38
- 238000003860 storage Methods 0.000 claims description 35
- 229910052796 boron Inorganic materials 0.000 claims description 27
- 229910052712 strontium Inorganic materials 0.000 claims description 27
- 229910052791 calcium Inorganic materials 0.000 claims description 26
- 229910052799 carbon Inorganic materials 0.000 claims description 26
- 229910052749 magnesium Inorganic materials 0.000 claims description 26
- 229910052727 yttrium Inorganic materials 0.000 claims description 26
- 229910052684 Cerium Inorganic materials 0.000 claims description 25
- 229910052692 Dysprosium Inorganic materials 0.000 claims description 25
- 229910052691 Erbium Inorganic materials 0.000 claims description 25
- 229910052693 Europium Inorganic materials 0.000 claims description 25
- 229910052688 Gadolinium Inorganic materials 0.000 claims description 25
- 229910052689 Holmium Inorganic materials 0.000 claims description 25
- 229910052779 Neodymium Inorganic materials 0.000 claims description 25
- 229910052777 Praseodymium Inorganic materials 0.000 claims description 25
- 229910052772 Samarium Inorganic materials 0.000 claims description 25
- 229910052771 Terbium Inorganic materials 0.000 claims description 25
- 229910052775 Thulium Inorganic materials 0.000 claims description 25
- 229910052769 Ytterbium Inorganic materials 0.000 claims description 25
- 229910052706 scandium Inorganic materials 0.000 claims description 25
- 229910052746 lanthanum Inorganic materials 0.000 claims description 24
- 229910052765 Lutetium Inorganic materials 0.000 claims description 21
- 229910052789 astatine Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 abstract description 24
- 229910052726 zirconium Inorganic materials 0.000 abstract description 22
- 239000010408 film Substances 0.000 description 798
- 230000006870 function Effects 0.000 description 234
- 230000004048 modification Effects 0.000 description 116
- 238000012986 modification Methods 0.000 description 116
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 104
- 108091006146 Channels Proteins 0.000 description 102
- 230000004888 barrier function Effects 0.000 description 96
- 239000000654 additive Substances 0.000 description 80
- 238000000034 method Methods 0.000 description 74
- 229910004143 HfON Inorganic materials 0.000 description 66
- 230000000996 additive effect Effects 0.000 description 64
- 238000000137 annealing Methods 0.000 description 57
- 125000004429 atom Chemical group 0.000 description 53
- 238000004544 sputter deposition Methods 0.000 description 41
- 239000003990 capacitor Substances 0.000 description 30
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 27
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 239000007789 gas Substances 0.000 description 25
- 239000012212 insulator Substances 0.000 description 25
- 239000000463 material Substances 0.000 description 25
- 239000010703 silicon Substances 0.000 description 25
- 239000011575 calcium Substances 0.000 description 23
- 229910052760 oxygen Inorganic materials 0.000 description 23
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 22
- 239000001301 oxygen Substances 0.000 description 22
- 239000000126 substance Substances 0.000 description 21
- 230000000052 comparative effect Effects 0.000 description 20
- 235000019000 fluorine Nutrition 0.000 description 20
- 239000011737 fluorine Substances 0.000 description 19
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 18
- 239000001257 hydrogen Substances 0.000 description 18
- 239000010409 thin film Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 17
- 239000012298 atmosphere Substances 0.000 description 16
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 15
- 230000000694 effects Effects 0.000 description 15
- 239000012535 impurity Substances 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 230000003993 interaction Effects 0.000 description 8
- 229910044991 metal oxide Inorganic materials 0.000 description 8
- 150000004706 metal oxides Chemical class 0.000 description 8
- 230000010287 polarization Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 229910002367 SrTiO Inorganic materials 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 229910004129 HfSiO Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910004121 SrRuO Inorganic materials 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 229910004140 HfO Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical compound [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 4
- 230000005428 wave function Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 3
- 238000005984 hydrogenation reaction Methods 0.000 description 3
- 229910052747 lanthanoid Inorganic materials 0.000 description 3
- 150000002602 lanthanoids Chemical class 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910005793 GeO 2 Inorganic materials 0.000 description 2
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910052788 barium Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 230000003446 memory effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 229910007991 Si-N Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910006294 Si—N Inorganic materials 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- VNSWULZVUKFJHK-UHFFFAOYSA-N [Sr].[Bi] Chemical compound [Sr].[Bi] VNSWULZVUKFJHK-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical group [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical group [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004599 local-density approximation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/401—Multistep manufacturing processes
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
次に、上記界面制御酸化膜を半導体のソース/ドレイン領域とソース/ドレイン金属電極との間の設ける場合について説明する。
Siの伝導帯(CB)の底(下端)よりも小さな仕事関数を持った酸化膜を作成することが出来れば、それをn型Siと金属電極との間に挿入することで、界面のショットキー障壁をゼロにすることが出来る。即ち、オーミックな接続が実現する。仕事関数に直して、4.05eV以下となれば良い。また、この酸化膜が金属的な電気伝導特性を示す場合には、この薄膜そのものをソース/ドレイン金属電極(の一部)として扱うことも可能である。このようにして、n型Siのソース/ドレイン領域とソース/ドレイン金属電極との接触抵抗を大幅に低下させた、即ちオーミックな接続を実現した、nMISFETが作成できる。
同様に、Siの価電子帯(VB)の頂上(上端)よりも大きな仕事関数を持った酸化膜を作成することが出来れば、それをp型Siと金属電極との間に挿入することで、界面のショットキー障壁をゼロにすることが出来る。即ち、オーミックな接続が実現する。仕事関数に直して、5.17eV以上となれば良い。また、この酸化膜が金属的な電気伝導特性を示す場合には、この薄膜そのものをソース/ドレイン金属電極(の一部)として扱うことも可能である。このようにして、p型Siのソース/ドレイン領域とソース/ドレイン金属電極との接触抵抗を大幅に低下させた、即ちオーミックな接続を実現した、pMISFETが作成できる。
また、片方のMISFETを基本セルとして、NAND列を構築した浮遊ゲート(FG)型のメモリ、または、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型メモリにも適用可能である。或いはNOR構造を構築したFG型のメモリ、またはMONOS型メモリにも適用可能である。ここでFG型メモリやMONOS型メモリの基本セルを構成する各膜には、特に制限は加わらない。例えば、MONOS型メモリの基本セルの電荷が蓄積される電荷蓄積膜としては通常シリコン窒化膜が用いられるが、例えば、Ruが添加されたSrTiO3膜などを用いてもよい。また、電子がトンネルするトンネル膜としては通常SiO2膜が用いられるが、SiON膜またはSiO2/Si3N4/SiO2からなる積層膜などを用いてもよい。MISFET型基本セルの半導体ソース/ドレイン領域とソース/ドレイン金属電極とを構成するために、本発明の一実施形態の構造を用いるということである。それにより、接続部分での接触抵抗が大幅に低下することが可能となり、低消費電力のメモリが実現できる。
本発明の一実施形態は、半導体と金属との界面における接合を制御する技術である。この技術を、Ge基板を用いたCMIS構造に適用した場合を説明する。現在、Geと金属の接合において、仕事関数が4.6eVにピン止めされてしまう問題が発生している。理想的には、p型Geに対し4.66eV以上、n型Geに対し4.0eV以下が望まれる。p型Geに対しては、このピン止め位置(4.6eV)を使い、n型Ge基板に対しては、本発明の一実施形態の技術を用いて、4.0eV以下にピン止めするなど、片方のnMISFET側だけに使うことも有効である。例えば、図6で示したようにWが添加されたHfO2を用いれば、3.9eV近傍の仕事関数位置に実効仕事関数をピン止めすることが出来る。n型Geをソース/ドレインにしたnMISFETを作成するに際し、Wが添加されたHfO2を界面制御酸化膜として、Wからなるソース/ドレイン電極との接合面に挿入すれば良い。p型Geがソース/ドレイン領域となるpMISFETにおいては、界面制御酸化膜を挿入せず、仕事関数にして4.6eVのピン止め効果をそのまま用いることが可能となる。
nMISFET
Siの伝導帯(CB)の底(下端)よりも小さな仕事関数を持った酸化膜を作成することが出来れば、それを金属のソース/ドレイン領域とp型Siのチャネル領域との間に界面制御酸化膜を挿入することで、界面のショットキー障壁をチャネルオフ状態で1.1eV(Siのバンドギャップに相当)以上、かつ界面のショットキー障壁をチャネルオン状態でゼロにすることが出来る。即ち、オフ状態でのリーク電流(以下、接合リークともいう)が小さくなり、かつオン状態でオーミックな接続が実現したnMISFETを作成することができる。このようなnMISFETの第1の例を図9(a)、9(b)に示し、第2の例を図10(a)、10(b)に示す。この第1の例のnMISFETは、p型シリコン基板2に表面に形成されるチャネル領域5上に形成されたゲート絶縁膜13と、このゲート絶縁膜13上に形成された、例えば、TiN、W、TaN、TaC等から選択された金属からなるゲート電極16とを備えている。また、ゲート電極16の両側のチャネル領域5上には、界面制御酸化膜14a、14bが形成されている。そして、界面制御酸化膜14aおよび界面制御酸化膜14b上に、例えば、TiN、W、TaN、TaC等から選択された金属からなるソース電極16aおよびドレイン電極16bが形成されている。なお、ゲート電極16と、ソース電極16aおよびドレイン電極16bとは、ゲート電極16の側面に形成された絶縁体からなる側壁9によって電気的に絶縁されている。
同様に、Siの価電子帯(VB)の頂上よりも大きな仕事関数を持った酸化膜を作成することが出来れば、それを金属のソース/ドレイン領域とn型Siチャネルとの間に挿入する(界面制御酸化膜となる)ことで、界面のショットキー障壁をチャネルオフ状態で1.1eV(Siのバンドギャップに相当)以上、かつ界面のショットキー障壁をチャネルオン状態でゼロにすることが出来る。即ち、オフ状態での接合リークが小さくなり、かつ、オン状態でオーミックな接続が実現したpMISFETを作成することができる。
また、片方のMISFETを基本セルとして、NAND列を構築したFG型のメモリ、または、MONOS型のメモリに適用可能である。或いはNOR構造を構築したFG型のメモリ、またはMONOS型メモリにも適用可能である。ここでFG型メモリやMONOS型メモリの基本セルを構成する各膜には、特に制限は加わらない。例えば、MONOS型メモリの基本セルの電荷が蓄積される電荷蓄積膜としては通常シリコン窒化膜が用いられるが、例えばRuが添加されたSrTiO3膜などを用いてもよい。また、トンネル膜としては通常SiO2膜が用いられるが、SiON膜またはSiO2/Si3N4/SiO2の積層膜などを用いてもよい。MISFET型基本セルの金属のソース/ドレイン領域と半導体チャネルとの接続を構成するために、本発明の一実施形態の構造を用いるということである。それにより、チャネルがON状態では、接続部分での接触抵抗が大幅に低下することになり、低消費電力のメモリが実現できる。また、チャネルがオフ状態でのリークを強力に抑えることが出来るので、無駄な消費電力を使わないメモリが構成できる。
現在、Ge基板を用いたFETでは、接合リークが大きな問題となっている。これは、バンドギャップが小さいことに大きな原因がある。そこで、nMISFETでは、4.0eV以下の実効仕事関数を有する界面制御酸化膜を用いることで、オフ状態のホールの障壁をバンドギャップ以上に大きくすることが可能となる。つまり、0.66eV(Geのバンドギャップに相当)だったものを、例えば3.9eVの実効仕事関数の界面制御酸化膜を用いることで、0.76eV(=0.66+0.1eV)のホール障壁を実現できる。この0.1eVという値は、CBの底の値4.0eVと3.9eVの差であり、仕事関数を調整することで、更に大きな値にすることも可能である。
金属と誘電体の界面では、往々にして、片方のキャリアの感じる障壁が非常に低い場合がある。例えば、白金Pt電極の強誘電体Pb(Zr、Ti)O3(PZT)のキャパシタ、Pt/PZT/Ptでは、電子に対する障壁が低く、電圧耐性が低い。そのため、リーク電流が大きく、電源を切った後まで、分極を保つことが困難である。この点は、チタン酸バリウムBaTiO3(BTO)膜、タンタル酸ビスマスストロンチウム膜(SrBi2Ta2O9(SBT)膜)など、強誘電体膜全般に当てはまる。このため、強誘電体キャパシタを使ったメモリでは、不揮発性を維持するために、誘電体膜を厚くするなどの工夫が必要となり、十分な分極量が取れない、高電圧駆動となるなどの問題が生じている。ここで、十分に大きな実効仕事関数を持つキャパシタ電極が実現できれば、リークが減るため、誘電体を薄膜化できることになり、十分な分極量を実現でき、しかも、低電圧駆動が可能となる。
本発明の一実施形態は、半導体と金属との界面の制御に関する技術である。例えば、様々な基板、Si基板、Ge基板、GaAs基板、SOI(Silicon On Insulator)基板、GOI(Germanium on Insulator)基板などと、金属との接合を制御す技術である。また、様々な半導体装置に適用可能である。本発明の一実施形態では、MISFET、FG型メモリ、MONOS型メモリ、MIMキャパシタを例に挙げたが、半導体と金属との界面の障壁を制御することで特性を向上させることの出来る、半導体装置に適用することで、様々な効果を生むことになる。界面の障壁を低くすること、或いはゼロにすること(オーミック接続にすること)により、界面接触抵抗を低くすることが可能である。逆に、障壁を大きくすることにより、接合リークを小さくすること、キャパシタのリーク電流を小さくすることなども可能である。また、ソース/ドレイン金属電極とチャンネル領域とを接続させた、MISFETへの応用では、チャネルのオフ、オンに対応させて、障壁が高くなったり、低くなったりする構成も可能であった。
次に、本発明の一実施形態に用いられる界面制御酸化膜に添加される高価数物質の添加量について説明する。
上記のように、高価数物質を添加することで、バンドギャップ中に準位を形成することが出来る。しかし、このギャップ中の準位は、必ずしも最適な位置に出現しない。そこで、準位を人工的に上下させる方法を本発明者達は開発した。ギャップ中の準位に余分な電子を導入すると、電子同士の相関エネルギー(electron correlation energy)が上昇して、準位が上昇する。電子を導入するには、Hfに比べ電子を余分に保持し、しかも、Hfを置換した場合に伝導帯を形成する物質、すなわちTaを導入することで可能である。或いは、酸素と比べ、電子を受け取らない物質を酸素と置換すれば、電子が余ることになるので、結果として、ギャップ中の準位に電子を導入することになる。これが可能な物質としては、F、Hが考えられる。導入が最も簡単な物質はH(水素)である。例えば、低温のプラズマ水素、或いは励起水素に晒すことにより原子状の水素を取り込むことが出来る。
それに対し、電子を準位から放出させると、電子同士の相関エネルギーが減少するため、準位が低下する。電子を準位から放出させるには、価電子帯が電子を受け取る状態にする必要がある。Hfの場合、電子を4つ放出するが、Hfに比べ電子放出が少なければ、結果として、電子が足りないことになる。その場合は、ギャップ中準位から電子を放出することになる。III価、II価の物質がこの条件を満たす。即ち、Mg、Ca、Sr、Ba、Al、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luである。或いは、酸素と比べ、電子を余分に受け取る物質を酸素と置換すれば、結果として、ギャップ中準位から電子を受け取ることになる。即ち、N、C、Bである。
図14を参照して、HfO2(ZrO2、Hfシリケート、Zrシリケートでも同様である)誘電体酸化物中にMoを添加したType−Bの場合について簡単に説明する。HfO2とSiとのバンドオフセットは伝導帯側ではおよそ1.5eVである。また、Siのバンドギャップが1.1eVでかつHfO2のバンドギャップが6.0eVであるので、HfO2とSiとのバンドオフセットは価電子帯側で3.4eV(=6.0−(1.5+1.1))となる。HfO2にMoを添加すると、HfO2中に添加されたMoの周囲には酸素が配位している。この時、ギャップ中の準位は添加された物質のd電子からなり、2重縮退したdz2軌道とdx2−y2軌道からなる。この軌道には、添加物あたり、最大4つの電子が埋まることが可能である。添加物Moの最外殻に収まった電子の数とHfの最外殻の電子数4との差が、ギャップ中の準位に収まっていることになる。例えば、Moは最外殻に6個の電子がある。4つはHfO2に渡されるが、6−4=2個の電子が余る。この余った電子は、HfO2のギャップ中に出現したMoの準位に収納される。すなわち、HfO2バンドギャップ中にMo由来のギャップ中の準位が出現する。このギャップ中の準位はMo同士の相互作用により狭いバンドを組むことになる。このようにして、HfO2へのMo添加により金属酸化物(Moが添加されたHfO2からなる金属酸化物)が生成できることになる。仕事関数は出現する準位によって決定されるので、4.75eV程度となる。
図13を参照して、HfO2にタングステン(W)を添加したType−Aの場合について説明する。このType−Aにおいては、HfO2にタングステン(W)を添加すると、ギャップ内の準位が出現して、W同士の相互作用により、狭いギャップ内バンドが出来る。仕事関数は出現する準位によって決定されるので、3.9eV程度となる。n型Siのソース/ドレイン領域、n型Geのソース/ドレイン領域との接合であれば、これをそのまま用いれば良い。勿論、更にF、H、Taなどを導入することで、仕事関数を更に小さくすることも可能である。金属のソース/ドレインと、p型半導体チャネルの接続においては、小さな仕事関数の界面制御酸化膜を使うことで、オフリーク(接合リーク)をより小さく出来るというメリットがある。
図15を参照して、HfO2にバナジウム(V)を添加したType−Cの場合について説明する。図15に示すように、Type−Cでは、HfO2にバナジウム(V)を添加するとギャップ内の準位が出現して、V同士の相互作用により、狭いギャップ内バンドが出来る。仕事関数は出現する準位によって決定されるので、6.2eV程度となる。ここで、更に、フッ素を導入すると、Vの準位に電子を導入することが出来る。その結果、Vの準位内の電子が増加することになり、準位が上昇する。図15に示すようにVが3つに対し、フッ素を1つ程度入れる(二つ目の状態の1/3程度が詰っている状態)と5.4eV付近の仕事関数を持った金属酸化物が生成され、p型Siのソース/ドレイン領域とソース/ドレイン金属電極との接合に用いる界面制御酸化膜が得られる。Vが3つに対し、フッ素を2つ程度入れる(二つ目の状態の2/3程度が詰っている状態)と5.1eV付近の仕事関数を持った金属酸化物が生成され、p型Geのソース/ドレイン領域とソース/ドレイン金属電極との接合に用いる界面制御酸化膜が得られる。更に、Vが10個に対し、フッ素を12個入れる(二つ目の状態が詰っており、三つめの状態も1/5だけ詰まっている)と3.9eV付近の仕事関数を持った金属酸化物が生成され、n型Siのソース/ドレイン領域とソース/ドレイン金属電極との接合に用いる界面制御酸化膜、及びn型Geのソース/ドレイン領域とソース/ドレイン金属電極との接合に用いる界面制御酸化膜が得られる。つまり、フッ素量を調整することで、仕事関数を調整することが可能であることが分かった。金属のソース/ドレインと、n型半導体チャネルの接続においては、大きな仕事関数の界面制御酸化膜を使うことで、オフリーク(接合リーク)をより小さく出来るというメリットがある。また、金属のソース/ドレインと、p型半導体チャネルの接続においては、小さな仕事関数の界面制御酸化膜を使うことで、オフリーク(接合リーク)をより小さく出来るというメリットがある。
また図19に示すように、シリケートに対しても、Siのギャップ位置との関係は同じである。即ち、シリケートになることで、Siと酸素の相互作用が加わるため、HfO2(またはZrO2)の伝導帯の底が上昇し、価電子帯の頂上が低下するが、金属の添加により発生するギャップ中の準位のSiとの位置関係に変化はない。なお、図19において、Eg(Si)はSiのエネルギーギャップを示し、Eg(HfO2)はHfO2のエネルギーギャップを示し、Eg(HfSiO)はHfSiOのエネルギーギャップを示す。
0.08×[α]<[β]×K<[α]×([元素αの最外核電子数]−4) (1)
を満たす。
元素βがNの時、K=1
元素βがCの時、K=2
元素βがBの時、K=3
元素βがMg、Ca、Sr、Baの時、K=2
元素βがAl、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luの時、K=1
である。
0.08×[Mo]<[γ]<[Mo]×2 (2)
を満たし、かつ、
N、C、B、Mg、Ca、Sr、Ba、Al、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luから選ばれた第2元素δの添加量[δ](原子/cm2)は、
0.08×[Mo]<[δ]×K<[Mo]×2 (3)
を満たす。
第2元素δがNの時、K=1
第2元素δがCの時、K=2
第2元素δがBの時、K=3
第2元素δがMg、Ca、Sr、Baの時、K=2
第2元素δがAl、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luの時、K=1
である。
0.08×[Mo]<[γ]<[Mo]×2+[δ]×K (4)
を満たし、かつ
0.08×[Mo]<[δ]×K<[Mo]×2 (5)
を満たす。ここで、Kは第2元素δが添加されたことにより受け取ることの出来る電子の数である。式(4)において、下限は式(2)と同じであり、上限は、Moが電子を受け取れる量が増えていることを反映している。また、式(5)は式(3)と同じ内容になる。
トランジスタを作成する。
0.08×[Mo]<[ε]<[Mo]×2 (6)
を満たし、かつ、
0.08×[Mo]<[ζ]×K<[Mo]×2+[ε] (7)
を満たす。ここで、Kは第2元素ζが添加されたことにより受け取ることの出来る電子の数である。Fを添加した場合、Fは1つの電子しか放出しないので、式(6)は、式(2)において、K=1の場合と同じ内容である。また、式(7)において、下限は式(2)と同じであり、上限は、Moが電子を放出する量が増えていることを反映している。
0.08×[η]<[θ]<[η]×(8−[第1元素ηの最外核電子数]) (8)
を満たす。ここで、第1元素ηの最外核電子数は、Vの時が5個、Crの時が6個、Mn、Tc、またはReの時が7個である。
本発明の実施例1の半導体装置を図22(a)、22(b)に示す。本実施例の半導体装置は、図22(a)に示すように、n型シリコン基板22上に、Wが添加されたHfO2膜42と、このHfO2膜42上に形成されたWからなる金属膜44との積層構造を有している。HfO2に添加されるWは、添加することによりバンド中の準位をSiの伝導帯の底よりも上に位置させるType−Aの添加物であり、n型Si基板とのバリアのない接続(barrier-less junction)を形成する。
本実施例の比較例1の半導体装置を図23(a)、23(b)に示す。この比較例1の半導体装置は、図22(a)に示す実施例1の半導体装置において、Wが添加されたHfO2膜42を除去した構成となっている。この比較例の半導体装置は以下のようにして形成される。
本実施例の比較例2の半導体装置を説明する。この比較例2の半導体装置は、図22(a)に示す実施例1の半導体装置において、Wが添加されたHfO2膜42を、添加物が添加されないSi3N4薄膜とした構成となっている。添加物が導入されていないSi3N4膜を金属膜とn型Si基板との間に用いると、確かに障壁高さが大きく低下することが分かった。即ち、n型の仕事関数の金属に対し、0.2eV〜0.3eVの障壁になっていた。その結果、金属膜と、Si3N4膜との接合の電気特性を測ると、オーミックな特性とはいえないものであった。その原因は、Si3N4膜のトンネル抵抗が大きいことにある。実施例1と比較して、抵抗が大きくなっていることが確認された。つまり、単純に酸化膜(Si3N4、Al2O3、SiO2、GeO2、HfO2、ZrO2など)を導入しただけでは、仕事関数の最適化は、困難であり、しかも、トンネル抵抗が増大するという問題も確認された。
次に、本実施例の変形例1による半導体装置を図24(a)、24(b)に示す。本変形例の半導体装置は、p型Si基板2上に、Wが添加されたHfON膜43と、このHfON膜43上に形成されたWからなる金属膜44との積層構造を有している。HfO2に添加されるWは、添加することによりバンド中の準位をSiの伝導帯の底よりも上に位置させるType−Aの添加物である。更にNを添加することによりバンド中の準位をSiの価電子帯の頂上よりも下に位置させることが可能である。NとWとを添加することにより、p型Si基板とのバリアのない接続(barrier-less junction)を形成する。
次に、本実施例の変形例2による半導体装置を説明する。本変形例の半導体装置は、図22(a)に示す実施例1の半導体装置と同じ構造を有しており、HfO2に添加する添加物としてMo(モリブデン)とF(フッ素)を用いた構成となっている。HfO2に添加されるMoは、添加することによりバンド中の準位をSiの伝導帯と価電子帯の間に位置させるType−Bの添加物である。この構成とすることにより、n型Si基板とのバリアのない接続を得ることができる。
本実施例の変形例3による半導体装置を説明する。本変形例の半導体装置は、図24(a)に示す変形例1の半導体装置と同じ構造を有しており、HfO2に添加する添加物してMo(モリブデン)とN(窒素)を用いた構成となっている。HfO2に添加されるMoは、添加することによりバンド中の準位をSiの伝導帯と価電子帯の間に位置させるType−Bの添加物である。この構成とすることにより、p型Si基板とのバリアのない接続を得ることができる。
次に、本実施例の変形例4による半導体装置を説明する。本変形例による半導体装置は、図22(a)に示す実施例1の半導体装置において、HfO2に添加する添加物をType−Cとした構成である。HfO2に添加する添加物としてV(バナジウム)とH(水素)を用いた構成となっている。HfO2に添加されるVは、添加することによりバンド中の準位をSiの価電子帯の頂上よりも下に位置させるType−Cの添加物である。この構成とすることにより、n型Si基板とのバリアのない接続を得ることができる。
次に、本実施例の変形例5による半導体装置を説明する。本変形例による半導体装置は、図24(a)に示す第1変形例による半導体装置において、HfO2に添加する添加物をType−Cとした構成である。HfO2に添加する添加物としてV(バナジウム)とTa(タンタル)を用いた構成となっている。HfO2に添加されるVは、添加することによりバンド中の準位をSiの価電子帯の頂上よりも下に位置させるType−Cの添加物である。この構成とすることにより、p型Si基板とのバリアのない接続を得ることができる。
次に、本発明の実施例2による半導体装置を図25(a)、25(b)に示す。本実施例の半導体装置は、図25(a)に示すように、n型Ge基板48上に、Wが添加されたHfO2膜50と、このHfO2膜50上に形成されたWからなる金属膜52との積層構造を有している。HfO2に添加されるWは、添加することによりバンド中の準位をSiの伝導帯の底よりも上に位置させるType−Aの添加物であり、n型Ge基板とのバリアのない接続を形成する。
本実施例の比較例1の半導体装置を図26(a)、26(b)に示す。この比較例1の半導体装置は、図25(a)に示す実施例2の半導体装置において、Wが添加されたHfO2膜42を除去した構成となっている。この比較例の半導体装置は以下のようにして形成される。
本実施例の比較例2の半導体装置を説明する。この比較例2の半導体装置は、図25(a)に示す実施例2の半導体装置において、Wが添加されたHfO2膜42を、添加物が添加されないSi3N4薄膜とした構成となっている。添加物が導入されていないSi3N4膜を金属膜とn型Si基板との間に用いると、確かに障壁高さが大きく低下することが分かった。即ち、n型の仕事関数の金属に対し、0.2eV〜0.3eVの障壁になっていた。その結果、金属膜と、Si3N4膜との接合の電気特性を測ると、オーミックな特性とはいえないものであった。その原因は、Si3N4膜のトンネル抵抗が大きいことにある。実施例1と比較して、抵抗が大きくなっていることが確認された。つまり、単純に酸化膜(Si3N4、Al2O3、SiO2、GeO2、HfO2、ZrO2など)を導入しただけでは、仕事関数の最適化は、困難であり、しかも、トンネル抵抗が増大するという問題も確認された。
次に、本実施例の変形例1による半導体装置を図27(a)、27(b)に示す。本変形例の半導体装置は、p型Ge基板49上に、Wが添加されたHfON膜51と、このHfON膜51上に形成されたWからなる金属膜52との積層構造を有している。HfO2に添加されるWは、添加することによりバンド中の準位をGeの伝導帯の底よりも上に位置させるType−Aの添加物である。更にNを添加することによりバンド中の準位をGeの価電子帯の頂上よりも下に位置させることが可能である。NとWとを添加することにより、p型Ge基板とのバリアのない接続(barrier-less junction)を形成する。
次に、本実施例の変形例2による半導体装置を説明する。本変形例の半導体装置は、図25(a)に示す実施例2の半導体装置と同じ構造を有しており、HfO2に添加する添加物としてMo(モリブデン)とF(フッ素)を用いた構成となっている。HfO2に添加されるMoは、添加することによりバンド中の準位をGeの伝導帯と価電子帯の間に位置させるType−Bの添加物である。この構成とすることにより、n型Ge基板とのバリアのない接続を得ることができる。
本実施例の変形例3による半導体装置を説明する。本変形例の半導体装置は、図27(a)に示す変形例1の半導体装置と同じ構造を有しており、HfO2に添加する添加物してMo(モリブデン)とN(窒素)を用いた構成となっている。HfO2に添加されるMoは、添加することによりバンド中の準位をGeの伝導帯と価電子帯の間に位置させるType−Bの添加物である。この構成とすることにより、p型Ge基板とのバリアのない接続を得ることができる。
次に、本実施例の変形例4による半導体装置を説明する。本変形例による半導体装置は、図25(a)に示す実施例2の半導体装置において、HfO2に添加する添加物をType−Cとした構成である。HfO2に添加する添加物としてV(バナジウム)とH(水素)を用いた構成となっている。HfO2に添加されるVは、添加することによりバンド中の準位をGeの価電子帯の頂上よりも下に位置させるType−Cの添加物である。この構成とすることにより、n型Ge基板とのバリアのない接続を得ることができる。
次に、本実施例の変形例5による半導体装置を説明する。本変形例による半導体装置は、図27(a)に示す第1変形例による半導体装置において、HfO2に添加する添加物をType−Cとした構成である。HfO2に添加する添加物としてV(バナジウム)とTa(タンタル)を用いた構成となっている。HfO2に添加されるVは、添加することによりバンド中の準位をGeの価電子帯の頂上よりも下に位置させるType−Cの添加物である。この構成とすることにより、p型Ge基板とのバリアのない接続を得ることができる。
次に、図28乃至図29(b)を参照しながら、本発明の実施例3の半導体装置について説明する。本実施例の半導体装置は、金属/絶縁体/金属の積層構造を有するMIMキャパシタであって、図28に示すように、シリコン基板60上に、TiAlNからなるバッファー層61、SrRuO3電極62、Moが添加されたHfON膜(界面制御酸化膜)63、Pb(Zr、Ti)O3からなる強誘電体膜64、Moが添加されたHfON膜(界面制御酸化膜)65、およびSrRuO3電極が、この順序で積層された積層構造を有している。各層は、それぞれスパッタにより形成している。特に、Moが添加されたHfON膜63、65は、MoターゲットとHfO2ターゲットの同時スパッタを、Ar/O2/N2雰囲気中で形成した。全体の成膜が終わった後、真空中で1050℃アニールと、H2中で450℃のFGA(フォーミング・ガス・アニール)を行った。
次に、本実施例の比較例によるMIMキャパシタを説明する。この比較例のMIMキャパシタは、図28に示す本実施例のMIMキャパシタにおいて、界面制御酸化膜を除去した構成を有している。すなわち、半導体基板上に、TiAlNバッファー層、SrRuO3電極、Pb(Zr、Ti)O3からなる強誘電体膜、SrRuO3電極がこの順序で積層された積層構造を有している。この比較例の場合、時間がたつと、酸素欠陥が発生し、電子に対する障壁が0.2eVまで低下した。その結果、リーク電流が流れ、分極が簡単に消滅してしまった。経時変化は非常に簡単に発生してしまい、分極を保持できるのは、数時間程度であった。また、WやTiN電極などを用いると、初期段階からリーク電流が大きく、使用できなかった。
本実施例では、強誘電体(ferroelectric material)の分極の保持について示したが、高誘電体、例えば(Ba、Sr)TiO3、SrTiO3、Ta2O5など、を用いたキャパシタでも全く、同様である。つまり、界面制御のための酸化膜を設けることで、実効仕事関数を大きくし、特に電子障壁を大きくすることが重要である。酸化物誘電体は酸素欠陥が出来易く、実際に酸素欠陥が出来ると、電子に対する障壁が低下する傾向を示すためである。本実施例の構造を導入した、高誘電体(high-dielectric material)キャパシタをDRAM(Dynamic Random Access Memory)のキャパシタに用いれば、電荷蓄積、維持能力が高いため、リフレッシュ動作は従来の1割程度まで低減できるため、長期信頼性の高い、高速なDRAMを得ることができる。
次に、本発明の実施例4による半導体装置を図30(a)、30(b)を参照して説明する。本実施例の半導体装置は、nMISFETであって、ソース/ドレイン領域と、ソース/ドレイン金属電極との間に界面制御酸化膜を設けた構成となっている。すなわち、図30(b)に示すように、p型Si基板2に離間して、n型Siの、ソース領域3a、4aおよびドレイン領域3b、4bが形成されている。これらのソース領域およびドレイン領域はエクステンション領域3a、3bを含んでいる。ソース領域3a、4aと、ドレイン領域3b、4bとの間のp型Si基板の領域がチャネル領域5となる。ソース領域4aおよびドレイン領域4b上には、Wが添加されたHfO2膜(界面制御酸化膜)70a、70bが形成され、チャネル領域5上には、Wが添加されないHfO2膜70が形成されている。ソース/ドレイン領域4a、4bにおいては、Wが添加されたHfO2膜70a、70b上に例えばW(タングステン)からなるソース/ドレイン金属電極72a、72bが形成されている。また、チャネル領域5においては、HfO2膜70上には、例えばHfSiONからなるゲート絶縁膜74が形成され、このゲート絶縁膜74上にはWが添加されたHfSiON膜(界面制御酸化膜)75が形成され、このHfSiON膜(界面制御酸化膜)75上に、Wからなるゲート電極76が形成されている。ゲート絶縁膜74およびゲート電極76と、ソース/ドレイン金属電極72a、72bとの間には、絶縁体からなる側壁78が形成され、ゲート電極76とソース/ドレイン金属電極とが絶縁分離されている。図30(b)においては、側壁78は、底部にHfO2膜70が存在している形で形成されているが、上記底部がSi基板2に接するように、HfO2膜70を除去しても良い。除去した構造は、図7(a)に示されている。
次に、実施例4の変形例1によるnMISFETを図31(a)、31(b)を参照して説明する。図31(b)に示すように、本変形例のnMISFETは、実施例の4のnMISFETにおいて、ソース/ドレイン金属電極およびゲート電極としてWの代わりにTiNを用いるとともに、n型Siのソース/ドレイン領域4a、4bとTiNからなるソース/ドレイン電極82a、82bとの間に、Nbが添加された(Hf、Zr)O2膜80を形成した構成となっている。なお、チャネル領域5上には、まずHfONからなるゲート絶縁膜81が形成され、このゲート絶縁膜81上に、(Hf、Zr)ON膜(界面制御酸化膜)83aが形成され、この(Hf、Zr)ON膜83a上にTiNからなるゲート電極86が形成された構成となっている。ゲート電極86と、ソース/ドレイン金属電極82a、82bとの間には絶縁体からなる側壁88が形成されている。なお、本変形例においては、側壁88の底部はSi基板2に接している。
実施例4の変形例2による半導体装置を図32に示す。本変形例の半導体装置は、不揮発性半導体装置であって、この半導体記憶装置のメモリセルの断面図を図32に示す。このメモリセルは、図32に示すように、p型Si基板2に離間して、n型Siの、ソース領域3a、4aおよびドレイン領域3b、4bが形成されている。これらのソース領域およびドレイン領域はエクステンション領域3a、3bを含んでいる。ソース領域3a、4aと、ドレイン領域3b、4bとの間のp型Si基板の領域がチャネル領域5となる。ソース領域4aおよびドレイン領域4b上には、Wが添加されたHfO2膜(界面制御酸化膜)70a、70bが形成され、このHfO2膜70a、70b上にWからなるソース/ドレイン電極72a、72bが形成されている。また、チャネル領域5上には、トンネル絶縁膜90、電荷蓄積膜91、ブロック絶縁膜92、Wが添加されたHfSiON膜(界面制御酸化膜)93、およびWからなる制御電極94がこの順序で積層されている。界面制御酸化膜70a、70bおよびソース/ドレイン電極72a、72bと、トンネル絶縁膜90、電荷蓄積膜91、ブロック絶縁膜92、Wが添加されたHfSiON膜(界面制御酸化膜)93、およびWからなる制御電極94の積層膜との間には、絶縁体からなる側壁78が形成され、絶縁分離されている。
次に、実施例4の変形例3による半導体装置を図33(a)、(b)を参照して説明する。本変形の半導体装置は、pMISFETであって、ソース/ドレイン領域と、ソース/ドレイン金属電極との間に界面制御酸化膜を設けた構成となっている。すなわち、図33(b)に示すように、n型Si基板22に離間して、p型Siの、ソース領域23a、24aおよびドレイン領域23b、24bが形成されている。これらのソース領域およびドレイン領域はエクステンション領域23a、23bを含んでいる。ソース領域23a、24aと、ドレイン領域23b、24bとの間のn型Si基板の領域がチャネル領域25となる。ソース領域24aおよびドレイン領域24b上には、Vが添加されたZrO2膜(界面制御酸化膜)102a、102bが形成され、チャネル領域25上には、HfTaON膜106が形成されている。ソース/ドレイン領域24a、24bにおいては、Vが添加されたZrO2膜102a、102b上に例えばW(タングステン)からなるソース/ドレイン金属電極104a、104bが形成されている。また、チャネル領域25においては、HfTaONからなるゲート絶縁膜106上に、VおよびTaが添加されたZrO2膜(界面制御酸化膜)108aが形成され、このZrO2膜108a上に、Wからなるゲート電極110が形成されている。ゲート絶縁膜106、ZrO2膜108a、およびゲート電極110の積層構造と、Vが添加されたZrO2膜(界面制御酸化膜)102a、102bおよびソース/ドレイン金属電極104a、104bの積層構造との間には、絶縁体からなる側壁112が形成され、ゲート電極110とソース/ドレイン金属電極104a、104bとが絶縁分離されている。
次に、本発明の実施例5による半導体装置を図34(a)、34(b)を参照して説明する。本実施例の半導体装置はnMISFETであって、図34(b)に示すように、p型Si基板2の表面に設けられるチャネル領域5と、Wからなるソース/ドレイン(ソース/ドレイン電極)124a、124bとの間にWが添加されたHfO2膜(界面制御酸化膜)120a、120bを設けた構成を有している。そして、Wが添加されたHfO2膜120a、120b間のチャネル領域5上にはWが添加されていないHfO2膜120が形成されている。HfO2膜120上にはHfSiONからなるゲート絶縁膜122が形成され、このゲート絶縁膜122上にWが添加されたHfSiON膜(界面制御酸化膜)123が形成され、この界面制御酸化膜123上にWからなるゲート電極124cが形成されている。なお、ゲート絶縁膜122、界面制御酸化膜123、およびゲート電極124cの積層構造と、ソース/ドレイン電極124a、124bとは、絶縁体からなる側壁126によって絶縁分離されている。本実施例においては、側壁126の底部にはHfO2膜120が存在しているが、この底部のHfO2膜120を除去して、図9(a)に示すように、側壁126の底部をSi基板2に直接接触させてもよい。また、図10(a)に示すように、金属からなるソース/ドレイン電極の一部をSi基板2に埋め込み、このソース/ドレイン電極の一部と、チャネル領域5との間に界面制御酸化膜を形成した構造であってもよい。
次に実施例5の変形例1によるnMISFETを図35(a)乃至図36(b)を参照して説明する。図35(a)乃至図36(b)は、本変形例のnMISFETの製造工程を示す断面図である。本変形例のnMISFETは、支持基板130、埋め込み絶縁膜132、およびp型シリコンからなるSOI層134を備えたSOI基板上に形成される。
次に、実施例5の変形例2によるnMISFETを図37(a)、37(b)を参照して説明する。本変形例のnMISFETは、図37(b)に示すように、p型Si基板2の表面に設けられるチャネル領域5と、TiNからなるソース/ドレイン(ソース/ドレイン電極)152a、152bとの間にWが添加されたHfO2膜(界面制御酸化膜)150a、150bを設けた構成を有している。そして、Wが添加されたHfO2膜150a、150b間のチャネル領域5上にはHfSiONからなるゲート絶縁膜154が形成され、このゲート絶縁膜154上にWが添加されたHfON膜(界面制御酸化膜)156が形成され、この界面制御酸化膜156上にTiNからなるゲート電極156が形成されている。なお、ゲート絶縁膜154、界面制御酸化膜156、およびゲート電極158の積層構造と、ソース/ドレイン電極152a、152bとは、絶縁体からなる側壁159によって絶縁分離されている。
次に、実施例5の変形例3によるメモリセルの4つの例を図38乃至図41に示す。
次に、実施例5の変形例4による半導体装置を図42(a)、42(b)を参照して説明する。この変形例の半導体装置は、pMISFETであって、その製造工程を図42(a)、42(b)に示す。
(1)半導体/金属界面の接合において、接合する金属の実効仕事関数を、自由に制御することが可能である。
(2)半導体(絶縁体、誘電体を含む)と金属との間の接合において、障壁を低下させることが可能である。その結果、オーミックな接合が実現できるので、消費電力を劇的に低下させることが可能である。
(3)全く逆に、半導体(絶縁体、誘電体を含む)と金属との間の接合において、障壁を高めることも可能である。その結果、接合リークを抑えた半導体素子が実現できる。例えば、金属からなるソース/ドレインとチャネルとの接合において、MISFETがオフの時のリークは障壁の大きさに依存するが、その障壁を大きくすることで、オフリークを抑制することが可能である。或いは、MIMキャパシタにおいて、半導体と金属との接合の障壁を高めることで、リーク電流を劇的に低下させることが可能である。
3a、3b n型エクステンション領域
4a、4b n型不純物領域(ソース/ドレイン領域)
5 チャネル領域
6a HfO2膜
6b Wが添加されたHfO2膜(界面制御酸化膜)
8 ゲート絶縁膜
9 側壁
10 Wが添加されたHfO2膜(界面制御酸化膜)
12 ゲート電極
12a、12b 金属のソース/ドレイン電極
13 ゲート絶縁膜
14a、14b Wが添加されたHfO2膜(界面制御酸化膜)
16 ゲート電極
16a、16b ソース/ドレイン電極
22 n型シリコン基板
23a、23b p型エクステンション領域
24a、24b p型不純物領域(ソース/ドレイン領域)
25 チャネル領域
26a HfO2膜
26b Wが添加されたHfO2膜(界面制御酸化膜)
28 ゲート絶縁膜
29 側壁
30 Wが添加されたHfON膜(界面制御酸化膜)
32 ゲート電極
32a、32b 金属のソース/ドレイン電極
Claims (13)
- 半導体基板と、
前記半導体基板に離間して形成された前記半導体基板と導電型が異なる半導体のソース/ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース/ドレイン領域上にそれぞれ形成された酸化膜と、
前記酸化膜上に形成された金属のソース/ドレイン電極と、
を備え、
前記酸化膜はHf酸化膜或いはZr酸化膜であって、前記酸化膜に、V、Cr、Mn、Nb、Mo、Tc、W、Reから選ばれた少なくとも一つの第1元素が添加されていることを特徴とする電界効果トランジスタ。 - 半導体基板と、
前記半導体基板に離間して形成された金属のソース/ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース/ドレイン領域のそれぞれと前記チャネル領域との間に形成された酸化膜と、
を備え、
前記酸化膜はHf酸化膜或いはZr酸化膜であって、前記酸化膜に、V、Cr、Mn、Nb、Mo、Tc、W、Reから選ばれた少なくとも一つの第1元素が添加されていることを特徴とする電界効果トランジスタ。 - 前記ソース/ドレイン領域は、前記半導体基板に埋め込まれた前記金属の第1部分と、前記第1部分上に設けられる前記金属の第2部分とを備えていることを特徴とする請求項2記載の電界効果トランジスタ。
- 前記酸化膜に添加される前記第1元素は、面密度にして、6×1012原子cm−2以上、8×1014原子cm−2以下であることを特徴とする請求項1乃至3のいずれかに記載の電界効果トランジスタ。
- 前記酸化膜に、F、H、Ta、N、C、B、Mg、Ca、Sr、Ba、Al、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luから選ばれた少なくとも1つ第2元素が添加されていることを特徴とする請求項1乃至4のいずれかに記載の電界効果トランジスタ。
- 前記酸化膜に添加される前記第1元素はNbまたはWであって、前記チャネル領域はp型半導体であることを特徴とする請求項1乃至4のいずれかに記載の電界効果トランジスタ。
- 前記酸化膜に、N、C、B、Mg、Ca、Sr、Ba、Al、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luから選ばれた少なくともひとつの元素が更に添加されていることを特徴とする請求項6記載の電界効果トランジスタ。
- 前記酸化膜に添加される前記第1元素はV、Cr、Mn、Tc、Re、Moから選択された元素であって、前記酸化膜にはF、H、Taから選ばれた少なくとも1つの元素が更に添加され、前記チャネル領域はp型半導体であることを特徴とする請求項1乃至4のいずれかに記載の電界効果トランジスタ。
- 前記酸化膜に添加される前記第1元素はNb、W、Moから選択された元素であって、かつ前記酸化膜にはN、C、B、Mg、Ca、Sr、Ba、Al、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Luから選ばれた少なくともひとつの元素が更に添加されており、前記チャネル領域はn型半導体であることを特徴とする請求項1乃至4のいずれかに記載の電界効果トランジスタ。
- 前記酸化膜に添加される前記第1元素はV、Cr、Mn、Tc、Reから選択された元素であって、前記チャネル領域はn型半導体であることを特徴とする請求項1乃至4のいずれかに記載の電界効果トランジスタ。
- 前記酸化膜に、F、H、Taから選ばれた少なくともひとつの元素が更に添加されていることを特徴とする請求項10記載の電界効果トランジスタ。
- 半導体基板と、
前記半導体基板に離間して形成された前記半導体基板と導電型が異なる半導体のソース/ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された制御電極と、
前記ソース/ドレイン領域上に形成された酸化膜と、
前記酸化膜上に形成された金属のソース/ドレイン電極と、
を備え、前記酸化膜はHf酸化膜或いはZr酸化膜であって、前記酸化膜に、V、Cr、Mn、Nb、Mo、Tc、W、Reから選ばれた少なくとも一つの第1元素が添加されていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板に離間して形成された金属のソース/ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された制御電極と、
前記ソース/ドレイン領域のそれぞれと前記チャネル領域との間に形成された酸化膜と、
を備え、
前記酸化膜はHf酸化膜或いはZr酸化膜であって、前記酸化膜に、V、Cr、Mn、Nb、Mo、Tc、W、Reから選ばれた少なくとも一つの第1元素が添加されていることを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008084190A JP5354944B2 (ja) | 2008-03-27 | 2008-03-27 | 半導体装置および電界効果トランジスタ |
US12/388,810 US7804145B2 (en) | 2008-03-27 | 2009-02-19 | Semiconductor device, capacitor, and field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008084190A JP5354944B2 (ja) | 2008-03-27 | 2008-03-27 | 半導体装置および電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009239080A JP2009239080A (ja) | 2009-10-15 |
JP5354944B2 true JP5354944B2 (ja) | 2013-11-27 |
Family
ID=41115778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008084190A Expired - Fee Related JP5354944B2 (ja) | 2008-03-27 | 2008-03-27 | 半導体装置および電界効果トランジスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US7804145B2 (ja) |
JP (1) | JP5354944B2 (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4314259B2 (ja) * | 2006-09-29 | 2009-08-12 | 株式会社東芝 | 不揮発性半導体メモリ |
JP5299752B2 (ja) * | 2008-04-28 | 2013-09-25 | 国立大学法人東北大学 | 半導体装置 |
JP5443789B2 (ja) * | 2009-03-09 | 2014-03-19 | 株式会社東芝 | 半導体装置 |
JP5475807B2 (ja) * | 2010-01-22 | 2014-04-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP5002674B2 (ja) * | 2010-04-19 | 2012-08-15 | 株式会社東芝 | 電界効果トランジスタおよびその製造方法 |
JP2012054531A (ja) | 2010-08-02 | 2012-03-15 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
US8217440B2 (en) * | 2010-09-14 | 2012-07-10 | Kabushiki Kaihsa Toshiba | Semiconductor device and method of fabricating the same |
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US8638605B2 (en) * | 2011-05-25 | 2014-01-28 | Micron Technology, Inc. | Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells |
JP6121819B2 (ja) * | 2013-07-04 | 2017-04-26 | 株式会社東芝 | 半導体装置および誘電体膜 |
US9508596B2 (en) * | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
DE102014118874A1 (de) | 2014-12-17 | 2016-06-23 | Infineon Technologies Austria Ag | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
US9653570B2 (en) * | 2015-02-12 | 2017-05-16 | International Business Machines Corporation | Junction interlayer dielectric for reducing leakage current in semiconductor devices |
KR101752060B1 (ko) * | 2015-08-24 | 2017-06-30 | 인천대학교 산학협력단 | 전기적 특성이 향상된 mim 커패시터용 전기소자 및 이의 제조 방법 |
JP6448503B2 (ja) | 2015-09-10 | 2019-01-09 | 東芝メモリ株式会社 | 不揮発性半導体記憶装置 |
US11120884B2 (en) | 2015-09-30 | 2021-09-14 | Sunrise Memory Corporation | Implementing logic function and generating analog signals using NOR memory strings |
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Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4895430B2 (ja) * | 2001-03-22 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
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JP4185056B2 (ja) * | 2005-01-26 | 2008-11-19 | 株式会社東芝 | 絶縁膜、および半導体装置 |
JP4181195B2 (ja) * | 2006-09-14 | 2008-11-12 | 株式会社東芝 | 絶縁膜、およびそれを用いた半導体装置 |
-
2008
- 2008-03-27 JP JP2008084190A patent/JP5354944B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-19 US US12/388,810 patent/US7804145B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US7804145B2 (en) | 2010-09-28 |
US20090242970A1 (en) | 2009-10-01 |
JP2009239080A (ja) | 2009-10-15 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R250 | Receipt of annual fees |
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|
S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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