KR100620217B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적(4F2)을 가지면서 제조공정이 종래의 플로팅 게이트 소자를 사용하는 NOR 플래시 셀보다 훨씬 간단하여 제조 단가를 효과적으로 감소시킬 수 있는 적층 산화막 노어 플래시 셀을 구현할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 터널 산화막과 적층 산화막, 콘트롤 게이트용 폴리 실리콘, 버퍼 산화막 및 버퍼 질화막을 형성하는 단계; 상기 기판을 열 방향으로 패터닝하여 콘트롤 게이트와 제 1 소자 분리 영역을 형성하는 단계; 상기 제 1 소자 분리 영역에 이온 주입 공정으로 공통 소오스/드레인 영역을 형성하는 단계; 상기 제 1 소자 분리 영역을 갭필하여 제 1 소자 분리막을 형성하는 단계; 상기 버퍼 질화막과 버퍼 산화막을 제거하는 단계; 상기 기판에 워드 라인용 폴리 실리콘을 증착하고 종 방향으로 패터닝하여 워드 라인과 제 2 소자 분리 영역을 형성하는 단계; 상기 콘트롤 게이트와 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 워드 라인에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조 방법은 콘트롤 게이트 형성 시 소자 분리 영역을 동시에 형성시키 후 따로 콘트롤 게이트를 마스크로 이온 주입하여 소자 분리 영역에 공통 소오스/드레인을 형성시킴으로써 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있을 뿐만 아니라 개개의 적층 산화막 비휘발성 소자의 드레인을 비트 라인에 연결시키기 위한 비트 콘택을 형성시킬 필요가 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있다. 또한 전하 저장 물질로 플로팅 게이트 대신 산화막을 사용하기 때문에 플로팅 게이트 형성공정이 없어 공정 스텝이 많이 줄어들기 때문에 제조단가를 많이 낮출 수 있는 효과가 있다.
Flash Memory, Oxide Stack, 터널 산화막, 저장 산화막, 블럭 산화막, NOR Flash

Description

비휘발성 메모리 소자의 제조 방법{Method for fabricating of non-volatile memory device}
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.
도 2는 본 발명에 의한 비휘발성 메모리 소자의 단면도.
도 3은 종래의 노어 플래시 유니트 셀의 면적과 본 발명의 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면.
도 4a와 도 4b는 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃과 셀 어레이를 회로로 나타낸 도면.
도 5a 내지 도 5e는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도.
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로 더욱 상세하게는 종래의 SAS(Self-Aligned Source) 공정이나 SA-STI(Self-Aligned STI) 공정을 사용하지 않고 최소의 면적(4F2)을 가지면서 제조공정이 종래의 플로팅 게이트 소자를 사용하는 NOR 플래시 셀보다 훨씬 간단하여 제조 단가를 효과적으로 감소시킬 수 있는 적층 산화막 노어 플래시 셀을 구현할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(Floationg Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
현재의 NOR 플래시 메모리 제조 공정경우 NOR 플래시 유니트 셀 면적을 최소로 만들기 위해 SAS 공정이나 SA-STI 공정을 주로 사용한다. 또한 SAS 공정이나 SA-STI 공정 또는 이 두가지 공정을 모두다 사용하는 경우에도 비트 콘택을 형성시켜야 하기 때문에 데이터 플래시 메모리에 주로 사용하는 NAND 플래시 셀의 최소 면적(4F2)만큼 줄일 수 없다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으 로, 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고 최소의 면적(4F2)을 가지면서 제조공정이 종래의 플로팅 게이트 소자를 사용하는 노어 플래시 셀보다 훨씬 간단하여 제조 단가를 효과적으로 감소시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 전면에 터널 산화막과 적층 산화막, 콘트롤 게이트용 폴리 실리콘, 버퍼 산화막 및 버퍼 질화막을 형성하는 단계; 상기 기판을 열 방향으로 패터닝하여 콘트롤 게이트와 제 1 소자 분리 영역을 형성하는 단계; 상기 제 1 소자 분리 영역에 이온 주입 공정으로 공통 소오스/드레인 영역을 형성하는 단계; 상기 제 1 소자 분리 영역을 갭필하여 제 1 소자 분리막을 형성하는 단계; 상기 버퍼 질화막과 버퍼 산화막을 제거하는 단계; 상기 기판에 워드 라인용 폴리 실리콘을 증착하고 종 방향으로 패터닝하여 워드 라인과 제 2 소자 분리 영역을 형성하는 단계; 상기 콘트롤 게이트와 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 워드 라인에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.
먼저 도 2는 본 발명에 의한 비휘발성 메모리 소자의 구조를 나타낸 것이다. P형 실리콘 기판(101) 위에 적층 산화막(104)과 폴리 실리콘 게이트(105)가 차례로 증착되어 있으며 게이트 양측면에 소오스(103)와 드레인(102)이 형성되어 있다. 상기 적층 산화막(104)은 터널 산화막(106)과 저장 산화막(107), 블럭 산화막(108)으로 구성되어 있다. 상기 터널 산화막(106)은 단층 또는 제1터널 산화막(106-1)과 제2터널 산화막(106-2)의 복층으로 되어 있다. 상기 블럭 산화막(108)도 단층 또는 제1블럭 산화막(108-1)과 제2블럭 산화막(108-2)의 복층으로 되어 있다.
상기 터널 산화막을 단층으로 사용하는 경우 SiO2, Al2O3, Y2 O3 중 어느 하나로 이루어지는 것이 바람직하고, 터널 산화막을 복층으로 사용하는 경우 제1터널 산화막은 Al2O3, Y2O3, HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O 3, Ce2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3 , Er2O3, Tm2O3, Yb2O3 또는 Lu2O3 중의 어느 하나, 제2터널 산화막은 SiO 2 ,Al2O3 또는 Y2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
상기 저장 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta 2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2 O3, Pm2O3, Sm2O3, Eu2O 3, Gd2O3, Tb2O3, Dy2O3 , Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
상기 블럭 산화막을 단층으로 사용하는 경우 SiO2, Al2O3, Y2 O3 중 어느 하나 로 이루어지는 것이 바람직하고, 블럭 산화막을 복층으로 사용하는 경우 제1블럭 산화막은 SiO2 ,Al2O3 또는 Y2O3 중의 어느 하나로 이루어지는 것이 바람직하고, 제2블럭 산화막은 Al2O3, Y2O3, HfO2, ZrO2 , BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2 O3, Pm2O3, Sm2O3, Eu2O 3, Gd2O3, Tb2O3, Dy2O3 , Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
상기 소자의 프로그램은 열 전자 주입 방식에 의해 열 전자들이 터널 산화막의 에너지 장벽을 뛰어 넘어 저장 산화막에 형성된 전위우물에 주입되어 문턱전압이 올라간다. 이레이즈 경우 F/N 터널링 방식에 의해 저장 산화막의 전위우물에 저장된 전자들을 실리콘 기판으로 터널링시켜 빼냄으로써 문턱전압이 내려간다. 리드의 경우 게이트에 프로그램 상태의 문턱전압과 이레이즈상태의 문턱전압 중간 정도 되는 전압을 가하여 흐르는 전류를 검출하여 프로그램 상태인지 이레이즈 상태인지 판별한다.
도 3은 종래의 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적과 본 발명의 제조 공정으로 구현하는 비트 콘택이 비휘발성 메모리 소자의 유니트 셀의 면적을 비교한 도면이다.
a는 SAS 공정과 SA-STI 공정을 모두 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 10.5F2만큼의 면적을 차지한다.
b는 SAS 공정은 사용하고 SA-STI 공정은 사용하지 않을 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 9F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정을 사용함으로써 2a에 비해 대략 15% 정도의 셀 면적을 줄일 수 있다.
c는 SAS 공정과 SA-STI 공정을 모두 사용하는 경우 비트 콘택을 가지는 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 6F2만큼의 면적을 차지하게 된다. 따라서 SAS 공정과 SA-STI 공정 모두를 사용함으로써 2a에 비해 대략 43% 정도의 셀 면적을 줄일 수 있으며 2b에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.
d는 본 발명에 의한 비트 콘택이 없는 적층 산화막 노어 플래시 유니트 셀의 면적을 나타낸 것으로 대략 4F2만큼의 면적을 차지하게 된다. 이는 종래의 SA-STI 공정을 사용하는 난드 플래시 유니트 셀의 면적과 동일하며 3a에 비해 대략 62% 정도의 셀 면적을 줄일 수 있으며 3b에 비해 대략 55% 정도의 셀 면적을 줄일 수 있고 3c에 비해 대략 33% 정도의 셀 면적을 줄일 수 있다.
도 4a와 도 4b는 본 발명에 의한 비휘발성 메모리 소자의 셀 어레이 레이아웃과 셀 어레이를 회로로 나타낸 도면이다. 도 4a의 A-A', B-B', C-C' 방향의 단면도를 이하 도 5에서 공정순서에 따라 설명한다.
도 5a 내지 도 5e는 본 발명에 따른 비휘발성 메모리 소자의 제조방법의 공정단면도이다.
먼저, 도 5a에 도시된 바와 같이, P형 반도체 기판(501)의 전면에 이온 주입 공정으로 딥 N웰(502)과 P웰(503)을 각각 형성시킨다. 이때 P웰을 형성시 문턱 전압 조정과 Punch-Through 방지를 위한 이온 주입을 함께 실시한다. 이어 상기 기판의 상부에 터널 산화막과 저장 산화막, 블럭 산화막을 차례대로 형성하여 적층 산화막(504)을 형성시키고 그 위에 콘트롤 게이트용 폴리 실리콘(505)과 버퍼 산화막(506), 버퍼 질화막(507)을 차례로 증착 시킨다. 상기 터널 산화막을 단층으로 사용하는 경우 SiO2, Al2O3, Y2O3 중 어느 하나를 30 내지 150Å의 두께로 형성하는 것이 바람직하고, 터널 산화막을 복층으로 사용하는 경우 제1터널 산화막은 Al2O3, Y2O3, HfO2, ZrO2, BaZrO 2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O 3, Ce2O3, Pr2O3, Nd2O3, Pm2O3, Sm2O3, Eu2 O3, Gd2O3, Tb2O3, Dy2O 3, Ho2O3, Er2O3, Tm2O3 , Yb2O3 또는 Lu2O3 중의 어느 하나를 30 내지 150Å의 두께로, 제2터널 산화막은 SiO2 ,Al2O3 또는 Y2O3 중의 어느 하나를 5 내지 50Å의 두께로 형성하는 것이 바람직하다. 상기 저장 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O 5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2 O3, Nd2O3, Pm2O3, Sm2O3, Eu2 O3, Gd2O3, Tb2O3, Dy2O 3, Ho2O3, Er2O3, Tm2O3 , Yb2O3 또는 Lu2O3 중의 어느 하나를 40 내지 500Å의 두께로 형성하는 것이 바람직하다. 상기 블럭 산화막을 단층으로 사용하는 경우 SiO2, Al2O3, Y2O 3 중 어느 하나를 40 내지 200Å의 두께로 형성하는 것이 바람직하고, 블럭 산화막을 복층으로 사용하는 경우 제1블럭 산화막은 SiO2 ,Al2O3 또는 Y2O3 중의 어느 하나를 5 내지 50Å의 두께로 형성하 는 것이 바람직하고, 제2블럭 산화막은 Al2O3, Y2O3, HfO 2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3 , Pr2O3, Nd2O3, Pm2O3, Sm 2O3, Eu2O3, Gd2O3, Tb2 O3, Dy2O3, Ho2O3, Er2O3, Tm2 O3, Yb2O3 또는 Lu2O3 중의 어느 하나를 40 내지 200Å의 두께로 형성하는 것이 바람직하다. 상기 콘트롤 게이트용 폴리실리콘으로 도핑된 폴리를 사용할 수도 있고 도핑되지 않은 폴리를 증착한 후 이온 주입공정을 통해 도우핑 시킬 수도 있다. 콘트롤 게이트용 폴리실리콘의 증착두께는 500 내지 3000Å의 범위에서 증착하는 것이 바람직하다. 상기 버퍼 산화막은 100 내지 200Å 범위에서 증착하는 것이 바람직하다. 상기 버퍼 질화막은 100 내지 2000Å 범위에서 증착하는 것이 바람직하다.
다음, 도 5b에 도시된 바와 같이, 포토 공정으로 B-B' 방향으로 식각하여 소자 분리막(508)을 형성한다. 다음 소자 분리막 영역에 이온주입을 실시하여 적절한 불순물로 공통 소오스/드레인 영역(509)을 형성시킨다. 공통 소오스/드레인 불순물 이온주입 공정 이전에 산화막 성장공정을 통해 콘트롤 게이트 측벽과 소자분리막에 산화막을 성장시키는 공정을 진행할 수 있다.
다음, 도 5c에 도시된 바와 같이, APCVD(Atmospheric Pressure Chemical Vapour Deposition) 공정이나 HDP-CVD(High Density Plasma Chemical Vapour Deposition) 공정을 사용하여 소자분리막과 콘트롤 게이트 사이의 공극을 산화막(510)으로 채우며 에치백(Etch Back) 공정을 통해 갭필(Gap Fill)한 산화막을 평탄화시키면서 버퍼 질화막 중간정도까지 리세스(Recess) 시킨다. 이때 에치백 공정대신 CMP(Chemical Mechanical Polishing) 공정을 사용할 수 있다.
다음, 도 5d에 도시된 바와 같이, 콘트롤 게이트 위에 형성된 버퍼 질화막과 산화막을 습식 식각(Wet Etch)공정을 통해 제거한 후 웨이퍼 전면에 폴리 실리콘(511)을 증착하고 워드 라인방향으로 패턴닝한 후 에칭공정을 통해 워드 라인을 형성시키면서 동시에 워드 라인 방향(A-A' 방향)으로 콘트롤 게이트, 적층 산화막을 패터닝하여 소자분리막을 형성한다. 이렇게 형성된 워드 라인은 제각기 형성되어 있던 콘트롤 게이트를 하나로 연결시키는 역할을 하게 된다. 또한 워드 라인을 형성시키면서 워드 라인과 워드 라인 사이에 분리를 위한 소자 분리막을 동시에 형성시킨다. 여기서 소자 분리막 형성시 공통 소오스와 공통 드레인 사이의 Punch-Through에 의한 누설전류 특성을 향상시키기 위해 소자 분리막의 식각 깊이를 공통 소오스와 공통 드레인이 형성된 접합보다 더 깊이 식각할 수 있으며 소자 분리막 형성완료 후 누설전류 감소를 위해 형성된 워드 라인을 마스크로 사용하여 추가적인 이온주입 공정을 진행할 수 있다. 워드 라인을 형성을 위해 증착하는 폴리실리콘은 도핑된 폴리를 사용할 수 있으며 도핑되지 않은 폴리를 증착한 후 이온 주입 공정을 통해 도핑시킬 수도 있다. 상기 워드 라인 형성을 위한 폴리실리콘의 증착두께는 500 내지 3000Å의 범위에서 증착하는 것이 바람직하다. 또한 워드 라인 형성완료후 산화막 성장 공정을 통해 노출된 워드 라인 표면과 측면, 콘트롤 게이트 측면, 노출된 소자 분리막 표면에 산화막을 성장시킬 수 있다.
다음, 도 5e에 도시된 바와 같이, 콘트롤 게이트와 워드 라인 측벽에 사이드월 스페이서(512)를 형성한 후 실리사이드 공정을 통해 워드 라인에 선택적으로 실 리사이드(513)를 형성시킨다. 사이드월 스페이서 형성을 위해 절연막을 웨이퍼 전면에 증착하게 되는데 이때 워드 라인 방향으로 형성된 소자 분리막을 동시에 갭필하기 때문에 사이드월 스페이서용 절연막으로 산화막을 증착하는 것이 바람직하며 산화막 대신 질화막을 증착할 수도 있다.
상기와 같이 콘트롤 게이트 형성시 소자 분리막 영역을 동시에 형성시킨 후 따로 소오스/드레인 불순물 주입영역을 형성시키기 위해 마스크를 쓰지않고 콘트롤 게이트를 마스크로 사용하여 소자 분리막 영역에 공통 소오스/드레인을 형성시킴으로써 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있을 뿐만 아니라 개개의 적층 산화막 비휘발성 소자의 드레인을 비트 라인에 연결시키기 위한 비트 콘택을 형성시킬 필요가 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있다. 또한 본 발명의 경우 전하 저장 물질로 플로팅 게이트 대신 산화막을 사용하기 때문에 플로팅 게이트 형성공정이 없어 공정 스텝이 많이 줄어들기 때문에 제조단가를 많이 낮출 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조 방법은 콘트롤 게이트 형성시 소자 분리 영역을 동시에 형성시키 후 따로 콘트롤 게이트를 마스크로 이온 주입하여 소자 분리 영역에 공통 소오스/드레인을 형성시킴으로써 종래의 SAS 공정이나 SA-STI 공정을 사용하지 않고도 노어 플래시 셀이 차지하는 면적을 효과적으로 줄일 수 있을 뿐만 아니라 개개의 적층 산화막 비휘발성 소자의 드레인을 비트 라인에 연결시키기 위한 비트 콘택을 형성시킬 필요가 없는 노어 플래시 셀을 효과적으로 구현함으로써 난드 플래시 셀이 차지하는 면적만큼 줄일 수 있다. 또한 전하 저장 물질로 플로팅 게이트 대신 산화막을 사용하기 때문에 플로팅 게이트 형성공정이 없어 공정 스텝이 많이 줄어들기 때문에 제조단가를 많이 낮출 수 있는 효과가 있다.

Claims (14)

  1. 비휘발성 메모리 소자의 제조방법에 있어서,
    반도체 기판의 전면에 터널 산화막과 적층 산화막, 콘트롤 게이트용 폴리 실리콘, 버퍼 산화막 및 버퍼 질화막을 형성하는 단계;
    상기 기판을 열 방향으로 패터닝하여 콘트롤 게이트와 제 1 소자 분리 영역을 함께 형성하는 단계;
    상기 콘트롤 게이트를 마스크로 사용하여, 상기 제 1 소자 분리 영역에 이온 주입 공정으로 공통 소오스/드레인 영역을 형성하는 단계;
    상기 제 1 소자 분리 영역을 갭필하여 제 1 소자 분리막을 형성하는 단계;
    상기 버퍼 질화막과 버퍼 산화막을 제거하는 단계;
    상기 기판에 워드 라인용 폴리 실리콘을 증착하고 종 방향으로 패터닝하여 워드 라인과 제 2 소자 분리 영역을 형성하는 단계;
    상기 콘트롤 게이트와 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계; 및
    상기 워드 라인에 실리사이드를 형성하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 적층 산화막은 터널 산화막, 저장 산화막 및 블럭 산화막으로 구성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 터널 산화막은 단층 또는 제1터널 산화막과 제2터널 산화막의 복층임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 단층 터널 산화막은 SiO2, Al2O3 및 Y2O3 중 어느 하나를 30 내지 150Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  5. 제 3항에 있어서,
    상기 복층 터널 산화막의 제1터널 산화막은 Al2O3, Y2O3, HfO 2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce 2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3, Er2 O3, Tm2O3, Yb2O3 및 Lu2O 3 중의 어느 하나를 30 내지 150Å의 두께, 제2터널 산화막은 SiO2 ,Al2O3 및 Y2O3 중의 어느 하나를 5 내지 50Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  6. 제 2항에 있어서,
    상기 저장 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta 2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2 O3, Pm2O3, Sm2O3, Eu2O 3, Gd2O3, Tb2O3, Dy2O3 , Ho2O3, Er2O3, Tm2O3, Yb2O3 및 Lu2O3 중의 어느 하나를 40 내지 500Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  7. 제 2항에 있어서,
    상기 블럭 산화막은 단층 또는 제1블럭 산화막과 제2블럭 산화막의 복층임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 단층 블럭 산화막의 SiO2, Al2O3 및 Y2O3 중 어느 하나를 40 내지 200Å 의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  9. 제 7항에 있어서,
    상기 복층 블럭 산화막의 제1블럭 산화막은 SiO2, Al2O3 및 Y2 O3 중 어느 하나를 5 내지 50Å의 두께로 형성, 제2블럭 산화막은 Al2O3, Y2O3 , HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce 2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3, Er2 O3, Tm2O3, Yb2O3 및 Lu2O 3 중 어느 하나를 40 내지 200Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  10. 제 1항에 있어서,
    상기 콘트롤 게이트용 폴리실리콘은 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제 1항에 있어서,
    상기 버퍼 산화막은 100 내지 200Å의 두께, 상기 버퍼 질화막은 100 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 제 1항에 있어서,
    상기 콘트롤 게이트와 워드 라인의 측벽에 사이드월 스페이서를 형성하는 단계에서 동시에 제 2 소자 분리 영역에 제 2 소자 분리막이 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제 1항에 있어서,
    상기 제 2 소자 분리 영역 형성시 공통 소오스/드레인 사이의 Punch-Through에 의한 누설전류 특성을 향상시키기 위해 소자 분리막의 식각 깊이를 공통 소오스/드레인 영역보다 깊이 식각하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제 1항에 있어서,
    상기 워드 라인 형성을 위한 폴리실리콘은 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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