JP2003133444A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 イオン注入時にソース線抵抗を充分に低下さ
せるだけの注入イオン種が、分離酸化膜除去後の垂直部
分に注入されないので、ソース線の抵抗が上昇するとい
う課題があった。 【解決手段】 半導体基板１上に形成される素子分離領
域としてのトレンチ部と、トレンチ部と直交するように
形成され書き込み動作や読み出し動作を制御するための
コントロールゲート３と、コントロールゲート３に沿っ
てトレンチ部の表面に形成されるソース線２と、ソース
線２の表面に形成されるシリサイド層６とを備えるもの
である。
せるだけの注入イオン種が、分離酸化膜除去後の垂直部
分に注入されないので、ソース線の抵抗が上昇するとい
う課題があった。 【解決手段】 半導体基板１上に形成される素子分離領
域としてのトレンチ部と、トレンチ部と直交するように
形成され書き込み動作や読み出し動作を制御するための
コントロールゲート３と、コントロールゲート３に沿っ
てトレンチ部の表面に形成されるソース線２と、ソース
線２の表面に形成されるシリサイド層６とを備えるもの
である。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置のメモリセルアレイに関するものであり、特
に、ソース線抵抗を低減することができる半導体記憶装
置およびその製造方法に関するものである。
記憶装置のメモリセルアレイに関するものであり、特
に、ソース線抵抗を低減することができる半導体記憶装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来より、半導体記憶装置、特に、電源
を断にした場合においても記憶したデータを保持する特
徴を有する不揮発性半導体記憶装置として、フラッシュ
メモリが知られている。近年、他の半導体装置と同様
に、フラッシュメモリに対しても高集積化によるメモリ
容量の増大と、それに相反するチップ面積の縮小による
コスト削減の両方の要求が高まっており、この要求に応
えるために記憶を保持する１ビット当たりのメモリセル
面積の縮小が必要不可欠となっている。
を断にした場合においても記憶したデータを保持する特
徴を有する不揮発性半導体記憶装置として、フラッシュ
メモリが知られている。近年、他の半導体装置と同様
に、フラッシュメモリに対しても高集積化によるメモリ
容量の増大と、それに相反するチップ面積の縮小による
コスト削減の両方の要求が高まっており、この要求に応
えるために記憶を保持する１ビット当たりのメモリセル
面積の縮小が必要不可欠となっている。
【０００３】フラッシュメモリのメモリセルには、ＮＯ
Ｒ型，ＡＮＤ型，ＮＡＮＤ型等の数種類のメモリセルが
存在するが、最も一般的なＮＯＲ型メモリセルにおい
て、スタックゲート構造がメモリセル面積の縮小に適し
ている事が知られている。以下、スタックゲート構造の
ＮＯＲ型メモリセルアレイの構造について簡単に説明す
る。
Ｒ型，ＡＮＤ型，ＮＡＮＤ型等の数種類のメモリセルが
存在するが、最も一般的なＮＯＲ型メモリセルにおい
て、スタックゲート構造がメモリセル面積の縮小に適し
ている事が知られている。以下、スタックゲート構造の
ＮＯＲ型メモリセルアレイの構造について簡単に説明す
る。
【０００４】図２１は、従来の半導体記憶装置における
フラッシュメモリのメモリセルアレイ周辺部を示すブロ
ック図である。図２１において、１０１はコントロール
ロジック回路、１０２はアドレスバッファ、１０３は入
出力バッファ、１０４はＸアドレスデコーダ、１０５は
Ｙアドレスデコーダ、１０６は書き込み回路、１０７は
センスアンプ、１０８はＹゲート、１０９はメモリセル
アレイである。
フラッシュメモリのメモリセルアレイ周辺部を示すブロ
ック図である。図２１において、１０１はコントロール
ロジック回路、１０２はアドレスバッファ、１０３は入
出力バッファ、１０４はＸアドレスデコーダ、１０５は
Ｙアドレスデコーダ、１０６は書き込み回路、１０７は
センスアンプ、１０８はＹゲート、１０９はメモリセル
アレイである。
【０００５】平面的にマトリクス状に配置されているメ
モリセルアレイ１０９のメモリセルに対し、Ｘアドレス
を選択するＸアドレスデコーダ１０４はメモリセルアレ
イ１０９に隣接する位置に配置され、Ｙアドレスを選択
するＹアドレスデコーダ１０５はＹゲート１０８を介し
てメモリセルアレイ１０９に接続する。メモリセルへの
書き込み動作および読み出し動作を行う際は、コントロ
ールロジック回路１０１によってＸ，Ｙのアドレスが選
択される。
モリセルアレイ１０９のメモリセルに対し、Ｘアドレス
を選択するＸアドレスデコーダ１０４はメモリセルアレ
イ１０９に隣接する位置に配置され、Ｙアドレスを選択
するＹアドレスデコーダ１０５はＹゲート１０８を介し
てメモリセルアレイ１０９に接続する。メモリセルへの
書き込み動作および読み出し動作を行う際は、コントロ
ールロジック回路１０１によってＸ，Ｙのアドレスが選
択される。
【０００６】図２２は、従来の半導体記憶装置における
フラッシュメモリのメモリセルアレイを示す模式図であ
る。図２２において、図２１と同一符号は同一または相
当部分を示すのでその説明を省略する。１１０はソース
ライン、ＷＬｎ−１，・・・，ＷＬｎ＋２はＸアドレス
デコーダ１０４のワード線、ＢＬｎ−２，・・・，ＢＬ
ｎ＋２はＹゲート１０８のビット線、ＳＬｎ−１，・・
・，ＳＬｎ＋１はソース線である。
フラッシュメモリのメモリセルアレイを示す模式図であ
る。図２２において、図２１と同一符号は同一または相
当部分を示すのでその説明を省略する。１１０はソース
ライン、ＷＬｎ−１，・・・，ＷＬｎ＋２はＸアドレス
デコーダ１０４のワード線、ＢＬｎ−２，・・・，ＢＬ
ｎ＋２はＹゲート１０８のビット線、ＳＬｎ−１，・・
・，ＳＬｎ＋１はソース線である。
【０００７】Ｘ方向にソース線とワード線とが配置され
ており、Ｙ方向にビット線がソース線とワード線とに交
差するように配置されている。ワード線方向に並ぶセル
は、共通のワード線を用いており、一般にスタックゲー
ト構造の場合には、ポリシリコン等の配線材料を用いて
いる。この共通のワード線は、メモリセルの書き込み動
作や読み出し動作を制御する事からコントロールゲート
と呼ばれている。コントロールゲートは、各メモリセル
の電荷蓄積電極となるフローティングゲート上をＸ方向
に延びている。また、ビット線方向に並ぶメモリセルに
おいても、共通のビット線を用いており、アルミニウム
を配線材料として用いてコンタクトを介してメモリセル
のドレインと接続されている。ワード線と平行に並ぶソ
ース線同士は、メモリセルアレイ１０９端で接続されて
おり、メモリセルアレイ１０９内の全てのソース線が共
通のソース線を用いている。
ており、Ｙ方向にビット線がソース線とワード線とに交
差するように配置されている。ワード線方向に並ぶセル
は、共通のワード線を用いており、一般にスタックゲー
ト構造の場合には、ポリシリコン等の配線材料を用いて
いる。この共通のワード線は、メモリセルの書き込み動
作や読み出し動作を制御する事からコントロールゲート
と呼ばれている。コントロールゲートは、各メモリセル
の電荷蓄積電極となるフローティングゲート上をＸ方向
に延びている。また、ビット線方向に並ぶメモリセルに
おいても、共通のビット線を用いており、アルミニウム
を配線材料として用いてコンタクトを介してメモリセル
のドレインと接続されている。ワード線と平行に並ぶソ
ース線同士は、メモリセルアレイ１０９端で接続されて
おり、メモリセルアレイ１０９内の全てのソース線が共
通のソース線を用いている。
【０００８】次に動作について説明する。メモリセルア
レイ１０９内の特定のビットを選択する場合、例えばビ
ット線ＢＬｎとワード線ＷＬｎに電圧を印可し、ビット
線ＢＬｎとワード線ＷＬｎが交差したビットを選択する
場合において、選択されたビットのしきい値電圧Ｖｔｈ
が低い（‘０’状態）場合には、ビット線ＢＬｎから電
流が流れ込むので、選択されたビットのドレインからソ
ースにチャネル電流が流れ、最終的にＧＮＤとしてのソ
ースライン１１０に到達する。一方、選択されたビット
のしきい値電圧Ｖｔｈが高い（‘１’状態）場合には、
ビット線ＢＬｎとワード線ＷＬｎに電圧を印加しても、
そのビットのチャネルがオンにならないので電流は流れ
ない。
レイ１０９内の特定のビットを選択する場合、例えばビ
ット線ＢＬｎとワード線ＷＬｎに電圧を印可し、ビット
線ＢＬｎとワード線ＷＬｎが交差したビットを選択する
場合において、選択されたビットのしきい値電圧Ｖｔｈ
が低い（‘０’状態）場合には、ビット線ＢＬｎから電
流が流れ込むので、選択されたビットのドレインからソ
ースにチャネル電流が流れ、最終的にＧＮＤとしてのソ
ースライン１１０に到達する。一方、選択されたビット
のしきい値電圧Ｖｔｈが高い（‘１’状態）場合には、
ビット線ＢＬｎとワード線ＷＬｎに電圧を印加しても、
そのビットのチャネルがオンにならないので電流は流れ
ない。
【０００９】センスアンプ１０７は、ビット線に電圧を
印可した際に、選択されたビットに電流が流れ込んでい
くか否かを判別する。即ち、センスアンプ１０７は、選
択されたビットに流れ込む電流が、ある特定の電流値よ
りも多いか少ないかを判別している。このことによっ
て、選択されたビットに記憶されている情報を‘０’又
は‘１’で読み出すことができる。しかし、ソース線の
抵抗が高い場合には、流れる電流が減少するので、セン
スアンプ１０７は、選択されたビットに記憶されている
情報を誤って読み出す可能性が高くなる。
印可した際に、選択されたビットに電流が流れ込んでい
くか否かを判別する。即ち、センスアンプ１０７は、選
択されたビットに流れ込む電流が、ある特定の電流値よ
りも多いか少ないかを判別している。このことによっ
て、選択されたビットに記憶されている情報を‘０’又
は‘１’で読み出すことができる。しかし、ソース線の
抵抗が高い場合には、流れる電流が減少するので、セン
スアンプ１０７は、選択されたビットに記憶されている
情報を誤って読み出す可能性が高くなる。
【００１０】図２３は、従来の半導体記憶装置における
フラッシュメモリのメモリセルアレイを示す平面図であ
る。図２３において、１１１はワード線、１１２はソー
ス線、１１３はフローティングゲート、１１４はコント
ロールゲート、１１５はドレイン、１１６は１ビット当
たりのメモリセルである。
フラッシュメモリのメモリセルアレイを示す平面図であ
る。図２３において、１１１はワード線、１１２はソー
ス線、１１３はフローティングゲート、１１４はコント
ロールゲート、１１５はドレイン、１１６は１ビット当
たりのメモリセルである。
【００１１】図２４〜図２７は、図２３に示されたメモ
リセルアレイを示す平面図における特定の部分の断面図
であり、図２４はコントロールゲートの部分であるＡ−
Ａ’線の断面図であり、図２５はソース線の部分である
Ｂ−Ｂ’線の断面図であり、図２６はメモリセルの部分
であるＣ−Ｃ’線の断面図であり、図２７はＳＴＩ分離
酸化膜の部分であるＤ−Ｄ’線の断面図である。図２４
〜図２７において、図２３と同一符号は同一又は相当部
分を示すのでその説明を省略する。図２５より、ソース
線１１２は、垂直部分１２１においてソース抵抗が高く
なりやすい構造であることが容易に理解できる。
リセルアレイを示す平面図における特定の部分の断面図
であり、図２４はコントロールゲートの部分であるＡ−
Ａ’線の断面図であり、図２５はソース線の部分である
Ｂ−Ｂ’線の断面図であり、図２６はメモリセルの部分
であるＣ−Ｃ’線の断面図であり、図２７はＳＴＩ分離
酸化膜の部分であるＤ−Ｄ’線の断面図である。図２４
〜図２７において、図２３と同一符号は同一又は相当部
分を示すのでその説明を省略する。図２５より、ソース
線１１２は、垂直部分１２１においてソース抵抗が高く
なりやすい構造であることが容易に理解できる。
【００１２】ＳＴＩ（Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）分離酸化膜とは、分離酸化膜とな
る部分の半導体基板を選択的にエッチングし、エッチン
グされた部分に分離酸化膜を埋め込み、表面をＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈ）法等で平坦化して形成する方法であり、近年高集
積化のために用いられている製造方法である。これま
で、分離酸化膜としては、一般に公知のＬＯＣＯＳ法等
の選択酸化法が用いられてきた。
Ｉｓｏｌａｔｉｏｎ）分離酸化膜とは、分離酸化膜とな
る部分の半導体基板を選択的にエッチングし、エッチン
グされた部分に分離酸化膜を埋め込み、表面をＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈ）法等で平坦化して形成する方法であり、近年高集
積化のために用いられている製造方法である。これま
で、分離酸化膜としては、一般に公知のＬＯＣＯＳ法等
の選択酸化法が用いられてきた。
【００１３】また、フラッシュメモリのメモリセルの面
積を縮小する技術として、ＳＡＳ（Ｓｅｌｆ Ａｌｉｇ
ｎｅｄ Ｓｏｕｅｃｅ）構造技術がある。ＳＡＳ構造と
は、前述したメモリセルのソース線において、分離酸化
膜を形成する際に、ソース線となる領域には分離酸化膜
を予め形成しないようにしていたにもかかわらず、バー
ズビーク領域がメモリセルの面積を縮小するための妨げ
になっていたので、その対策として考案された技術であ
る。分離酸化膜を形成する際は、ビット線方向にはスト
ライプ状の分離酸化膜を形成しておき、メモリセルのコ
ントロールゲートとフローティングゲート形成後にコン
トロールゲートをマスクの一部として自己整合的にソー
ス線となる領域に形成されていた分離酸化膜の一部をエ
ッチング工程により除去すると共に、イオン注入工程に
よってソース線を形成する技術である。
積を縮小する技術として、ＳＡＳ（Ｓｅｌｆ Ａｌｉｇ
ｎｅｄ Ｓｏｕｅｃｅ）構造技術がある。ＳＡＳ構造と
は、前述したメモリセルのソース線において、分離酸化
膜を形成する際に、ソース線となる領域には分離酸化膜
を予め形成しないようにしていたにもかかわらず、バー
ズビーク領域がメモリセルの面積を縮小するための妨げ
になっていたので、その対策として考案された技術であ
る。分離酸化膜を形成する際は、ビット線方向にはスト
ライプ状の分離酸化膜を形成しておき、メモリセルのコ
ントロールゲートとフローティングゲート形成後にコン
トロールゲートをマスクの一部として自己整合的にソー
ス線となる領域に形成されていた分離酸化膜の一部をエ
ッチング工程により除去すると共に、イオン注入工程に
よってソース線を形成する技術である。
【００１４】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、ＳＴＩ技術とＳＡ
Ｓ技術を併用する場合において、ＳＴＩ技術を用いて形
成した分離酸化膜をＳＡＳ技術を用いてエッチングした
場合には、後工程のイオン注入時にソース線抵抗を充分
に低下させるだけの注入イオン種が、半導体基板の凹凸
形状のために、ＳＴＩ酸化膜除去後の垂直部分に注入さ
れないので、ソース線抵抗が上昇し、ソース線引き出し
部分から遠いセルを読み出す際にメモリセルのチャネル
電流が低下したように作用するから、実際のメモリセル
のしきい値電圧よりも見かけ上高めにセンスアンプが判
定してしまうという課題があった。
は以上のように構成されているので、ＳＴＩ技術とＳＡ
Ｓ技術を併用する場合において、ＳＴＩ技術を用いて形
成した分離酸化膜をＳＡＳ技術を用いてエッチングした
場合には、後工程のイオン注入時にソース線抵抗を充分
に低下させるだけの注入イオン種が、半導体基板の凹凸
形状のために、ＳＴＩ酸化膜除去後の垂直部分に注入さ
れないので、ソース線抵抗が上昇し、ソース線引き出し
部分から遠いセルを読み出す際にメモリセルのチャネル
電流が低下したように作用するから、実際のメモリセル
のしきい値電圧よりも見かけ上高めにセンスアンプが判
定してしまうという課題があった。
【００１５】また、従来の半導体記憶装置は、実際のメ
モリセルのしきい値電圧よりも見かけ上高めにセンスア
ンプが判定してしまうので、しきい値電圧の分布幅は拡
大し、書き込み／消去動作で不具合が発生するという課
題があった。
モリセルのしきい値電圧よりも見かけ上高めにセンスア
ンプが判定してしまうので、しきい値電圧の分布幅は拡
大し、書き込み／消去動作で不具合が発生するという課
題があった。
【００１６】また、従来の半導体記憶装置は、ソース線
抵抗が上昇し、ソース線が断線した場合には、メモリセ
ルアレイが機能しなくなる等の課題があった。
抵抗が上昇し、ソース線が断線した場合には、メモリセ
ルアレイが機能しなくなる等の課題があった。
【００１７】この発明は上記のような課題を解決するた
めになされたもので、ソース線抵抗を低減する構造を有
することによって、メモリセルの更なる縮小を実現でき
る半導体記憶装置およびその製造方法を得ることを目的
とする。
めになされたもので、ソース線抵抗を低減する構造を有
することによって、メモリセルの更なる縮小を実現でき
る半導体記憶装置およびその製造方法を得ることを目的
とする。
【００１８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、半導体基板上に形成されるストライプ状の複
数のトレンチ部と、これらトレンチ部と直交するように
形成され、直交方向に長辺を有するゲート電極と、この
電極の長辺の一方に沿って、トレンチ部表面および、隣
接するトレンチ部間の半導体基板上に形成される第１の
拡散層と、この拡散層表面に形成されるサリサイド層
と、ゲート電極の長辺の他方に、該各トレンチ間に形成
された複数の第２の拡散層とを備えたものである。
憶装置は、半導体基板上に形成されるストライプ状の複
数のトレンチ部と、これらトレンチ部と直交するように
形成され、直交方向に長辺を有するゲート電極と、この
電極の長辺の一方に沿って、トレンチ部表面および、隣
接するトレンチ部間の半導体基板上に形成される第１の
拡散層と、この拡散層表面に形成されるサリサイド層
と、ゲート電極の長辺の他方に、該各トレンチ間に形成
された複数の第２の拡散層とを備えたものである。
【００１９】この発明に係る半導体記憶装置は、第１の
拡散層は、トレンチ部側面、トレンチ部底面およびトレ
ンチ部間の半導体基板表面において連続的に形成されて
おり、サリサイド層より半導体基板内まで形成されるも
のである。
拡散層は、トレンチ部側面、トレンチ部底面およびトレ
ンチ部間の半導体基板表面において連続的に形成されて
おり、サリサイド層より半導体基板内まで形成されるも
のである。
【００２０】この発明に係る半導体記憶装置は、拡散層
が、半導体基板の法線方向に対してゲート電極のゲート
幅方向に特定の角度だけ傾けイオン注入を行うようにし
たものである。
が、半導体基板の法線方向に対してゲート電極のゲート
幅方向に特定の角度だけ傾けイオン注入を行うようにし
たものである。
【００２１】この発明に係る半導体記憶装置は、トレン
チ部の深さを０．１〜０．５μｍとするとともに、トレ
ンチ部の幅を少なくとも０．２μｍ以上とするものであ
る。
チ部の深さを０．１〜０．５μｍとするとともに、トレ
ンチ部の幅を少なくとも０．２μｍ以上とするものであ
る。
【００２２】この発明に係る半導体記憶装置は、シリサ
イド層の膜厚を３０〜７０ｎｍとするものである。
イド層の膜厚を３０〜７０ｎｍとするものである。
【００２３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の構造を示す斜視図である。図１におい
て、１は半導体基板、２は凹凸のある素子分離領域とし
てのトレンチ部に形成されるソース線（拡散層）、３は
例えばポリシリコンで形成するコントロールゲート（ゲ
ート電極）、４は電荷蓄積電極となるフローティングゲ
ート（電荷蓄積電極）、５はドレイン（拡散層）、６は
例えばコバルトシリサイド層等を用いて形成されるシリ
サイド層である。図２は、この発明の実施の形態１によ
る半導体記憶装置の断面図であり、従来技術の問題点を
説明した図２１と同一箇所の断面図である。図２におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。この実施の形態１による半導体記憶
装置の特徴は、ＳＴＩ分離酸化膜除去後の垂直部にも充
分にソース線を形成する拡散層が形成されている点であ
る。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の構造を示す斜視図である。図１におい
て、１は半導体基板、２は凹凸のある素子分離領域とし
てのトレンチ部に形成されるソース線（拡散層）、３は
例えばポリシリコンで形成するコントロールゲート（ゲ
ート電極）、４は電荷蓄積電極となるフローティングゲ
ート（電荷蓄積電極）、５はドレイン（拡散層）、６は
例えばコバルトシリサイド層等を用いて形成されるシリ
サイド層である。図２は、この発明の実施の形態１によ
る半導体記憶装置の断面図であり、従来技術の問題点を
説明した図２１と同一箇所の断面図である。図２におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。この実施の形態１による半導体記憶
装置の特徴は、ＳＴＩ分離酸化膜除去後の垂直部にも充
分にソース線を形成する拡散層が形成されている点であ
る。
【００２４】次に製造方法について説明する。図３〜図
１６は、この発明の実施の形態１による半導体記憶装置
の製造方法を説明する断面図であり、図２と同一箇所の
断面図を示している。先ず、半導体基板１の表面に、第
１の酸化膜１１と第１のポリシリコン膜１２と第１の窒
化膜１３とをそれぞれ数十ｎｍずつ積層する。次に、フ
ォトリソグラフィ工程において、レジスト１４をＹ方向
に沿ってストライプ状に、且つ素子分離領域となる領域
を開口するようにパターニングする。以上までの工程を
実施した半導体記憶装置の断面図が図３である。
１６は、この発明の実施の形態１による半導体記憶装置
の製造方法を説明する断面図であり、図２と同一箇所の
断面図を示している。先ず、半導体基板１の表面に、第
１の酸化膜１１と第１のポリシリコン膜１２と第１の窒
化膜１３とをそれぞれ数十ｎｍずつ積層する。次に、フ
ォトリソグラフィ工程において、レジスト１４をＹ方向
に沿ってストライプ状に、且つ素子分離領域となる領域
を開口するようにパターニングする。以上までの工程を
実施した半導体記憶装置の断面図が図３である。
【００２５】次に、エッチング技術を用いて、レジスト
１４をマスクとして第１の窒化膜１３と第１のポリシリ
コン膜１２と第１の酸化膜１１とを順次エッチングし、
更に、半導体基板１を所定の深さになるまでエッチング
する。次に、レジスト１４を除去する。以上までの工程
を実施した半導体記憶装置の断面図が図４である。この
ことによって、トレンチ部が形成される。なお、レジス
ト１４を除去する工程は、第１の窒化膜１３をエッチン
グした後に行い、第１の窒化膜１３をマスクとして、第
１のポリシリコン膜１２と第１の酸化膜１１と半導体基
板１とを順次エッチングしてもよい。また、エッチング
後に、必要に応じて素子分離のためのイオン注入を行っ
てもよい。
１４をマスクとして第１の窒化膜１３と第１のポリシリ
コン膜１２と第１の酸化膜１１とを順次エッチングし、
更に、半導体基板１を所定の深さになるまでエッチング
する。次に、レジスト１４を除去する。以上までの工程
を実施した半導体記憶装置の断面図が図４である。この
ことによって、トレンチ部が形成される。なお、レジス
ト１４を除去する工程は、第１の窒化膜１３をエッチン
グした後に行い、第１の窒化膜１３をマスクとして、第
１のポリシリコン膜１２と第１の酸化膜１１と半導体基
板１とを順次エッチングしてもよい。また、エッチング
後に、必要に応じて素子分離のためのイオン注入を行っ
てもよい。
【００２６】次に、半導体基板１の表面に、エッチング
されたトレンチ部を完全に埋め込むように第２の酸化膜
（分離酸化膜）１５を堆積する。以上までの工程を実施
した半導体記憶装置の断面図が図５である。
されたトレンチ部を完全に埋め込むように第２の酸化膜
（分離酸化膜）１５を堆積する。以上までの工程を実施
した半導体記憶装置の断面図が図５である。
【００２７】次に、ＣＭＰ技術を用いて、第２の酸化膜
１５の表面を第１の窒化膜１３が露出するまで研磨す
る。以上までの工程を実施した半導体記憶装置の断面図
が図６である。
１５の表面を第１の窒化膜１３が露出するまで研磨す
る。以上までの工程を実施した半導体記憶装置の断面図
が図６である。
【００２８】次に、第１の窒化膜１３と第１のポリシリ
コン膜１２とを除去すると共に、フッ酸処理により表面
を平坦化する。平坦化した後に、必要に応じて注入保護
膜の形成、及びアイランド形成の為のイオン注入や各素
子のしきい値電圧制御用のチャネルドープ注入を行って
もよい。次に、メモリセルアレイにおいて、電界により
トンネル電流が流れる１０ｎｍ程度の膜厚を有する第３
の酸化膜１６を例えば熱酸化法により形成する。以上ま
での工程を実施した半導体記憶装置の断面図が図７であ
る。
コン膜１２とを除去すると共に、フッ酸処理により表面
を平坦化する。平坦化した後に、必要に応じて注入保護
膜の形成、及びアイランド形成の為のイオン注入や各素
子のしきい値電圧制御用のチャネルドープ注入を行って
もよい。次に、メモリセルアレイにおいて、電界により
トンネル電流が流れる１０ｎｍ程度の膜厚を有する第３
の酸化膜１６を例えば熱酸化法により形成する。以上ま
での工程を実施した半導体記憶装置の断面図が図７であ
る。
【００２９】次に、電荷蓄積電極となるフローティング
ゲートを形成するために、第１のアモルファスシリコン
１７を例えばＣＶＤ法を用いて１００ｎｍ程度堆積す
る。以上までの工程を実施した半導体記憶装置の断面図
が図８である。
ゲートを形成するために、第１のアモルファスシリコン
１７を例えばＣＶＤ法を用いて１００ｎｍ程度堆積す
る。以上までの工程を実施した半導体記憶装置の断面図
が図８である。
【００３０】次に、フォトリソグラフィ工程において、
レジストをＹ方向に沿ってストライプ状に、且つ分離酸
化膜のほぼ中央部が開口するようにパターニングする。
次に、レジストをマスクとしてエッチング技術により第
１のアモルファスシリコン１７を加工する。次に、レジ
ストを除去する。以上までの工程を実施した半導体記憶
装置の断面図が図９である。
レジストをＹ方向に沿ってストライプ状に、且つ分離酸
化膜のほぼ中央部が開口するようにパターニングする。
次に、レジストをマスクとしてエッチング技術により第
１のアモルファスシリコン１７を加工する。次に、レジ
ストを除去する。以上までの工程を実施した半導体記憶
装置の断面図が図９である。
【００３１】次に、例えば９００℃程度の１００％酸素
雰囲気中で第１のアモルファスシリコン１７の表面を酸
化して数ｎｍの第４の酸化膜を形成する。次に、連続し
て例えばＣＶＤ法を用いて数ｎｍの膜厚を有する第２の
窒化膜を形成し、続いて数ｎｍの膜厚を有する第５の酸
化膜を形成する。このことによって、第１のアモルファ
スシリコン１７の表面に第４の酸化膜と第２の窒化膜と
第５の酸化膜とからなるＯＮＯ膜（絶縁膜）１８が形成
される。以上までの工程を実施した半導体記憶装置の断
面図が図１０である。
雰囲気中で第１のアモルファスシリコン１７の表面を酸
化して数ｎｍの第４の酸化膜を形成する。次に、連続し
て例えばＣＶＤ法を用いて数ｎｍの膜厚を有する第２の
窒化膜を形成し、続いて数ｎｍの膜厚を有する第５の酸
化膜を形成する。このことによって、第１のアモルファ
スシリコン１７の表面に第４の酸化膜と第２の窒化膜と
第５の酸化膜とからなるＯＮＯ膜（絶縁膜）１８が形成
される。以上までの工程を実施した半導体記憶装置の断
面図が図１０である。
【００３２】次に、メモリセルアレイ以外の図示されな
い領域ではＯＮＯ膜１８を除去すると共に、周辺回路を
構成するトランジスタのゲート酸化膜を形成する。次
に、メモリセルアレイ内のコントロールゲートとなり、
周辺回路ではトランジスタのゲート電極となる第２のア
モルファスシリコン１９を例えばＣＶＤ法を用いて形成
する。次に、第２のアモルファスシリコン１９の表面
に、例えばＣＶＤ法を用いて２００ｎｍ程度の膜厚を有
する第６の酸化膜２０を形成する。以上までの工程を実
施した半導体記憶装置の断面図が図１１である。
い領域ではＯＮＯ膜１８を除去すると共に、周辺回路を
構成するトランジスタのゲート酸化膜を形成する。次
に、メモリセルアレイ内のコントロールゲートとなり、
周辺回路ではトランジスタのゲート電極となる第２のア
モルファスシリコン１９を例えばＣＶＤ法を用いて形成
する。次に、第２のアモルファスシリコン１９の表面
に、例えばＣＶＤ法を用いて２００ｎｍ程度の膜厚を有
する第６の酸化膜２０を形成する。以上までの工程を実
施した半導体記憶装置の断面図が図１１である。
【００３３】次に、メモリセルアレイ内では、Ｘ方向
に、ドレイン領域の幅をソース領域の幅より広く開口す
るように、且つストライプ状にレジストをパターニング
する。次に、第６の酸化膜２０のエッチングを行いレジ
ストを除去する。次に、第２のアモルファスシリコン１
９のエッチングを行い、ＯＮＯ膜１８上でエッチングを
ストップさせることによって、コントロールゲートを形
成する。以上までの工程を実施した半導体記憶装置の断
面図が図１２である。なお、この発明の実施の形態１で
は、コントロールゲートの配線材料としてアモルファス
シリコン単層を使用しているが、これに限られるもので
はなく、高融点金属とのポリサイド構造であってもよ
い。
に、ドレイン領域の幅をソース領域の幅より広く開口す
るように、且つストライプ状にレジストをパターニング
する。次に、第６の酸化膜２０のエッチングを行いレジ
ストを除去する。次に、第２のアモルファスシリコン１
９のエッチングを行い、ＯＮＯ膜１８上でエッチングを
ストップさせることによって、コントロールゲートを形
成する。以上までの工程を実施した半導体記憶装置の断
面図が図１２である。なお、この発明の実施の形態１で
は、コントロールゲートの配線材料としてアモルファス
シリコン単層を使用しているが、これに限られるもので
はなく、高融点金属とのポリサイド構造であってもよ
い。
【００３４】次に、メモリセルアレイ内では、コントロ
ールゲートをマスクとして、ＯＮＯ膜１８の露出してい
る領域をエッチングにより除去する。次に、ＯＮＯ膜１
８の下層にあるフローティングゲートの露出している領
域をエッチングにより除去し、第２の酸化膜１５と第３
の酸化膜１６の表面でエッチングをストップさせる。こ
のことによって、ストライプ状に形成されていた第１の
アモルファスシリコン１７は完全に切り離され、長方形
のフローティングゲートが形成される。以上までの工程
を実施した半導体記憶装置の断面図が図１３である。
ールゲートをマスクとして、ＯＮＯ膜１８の露出してい
る領域をエッチングにより除去する。次に、ＯＮＯ膜１
８の下層にあるフローティングゲートの露出している領
域をエッチングにより除去し、第２の酸化膜１５と第３
の酸化膜１６の表面でエッチングをストップさせる。こ
のことによって、ストライプ状に形成されていた第１の
アモルファスシリコン１７は完全に切り離され、長方形
のフローティングゲートが形成される。以上までの工程
を実施した半導体記憶装置の断面図が図１３である。
【００３５】次に、レジストをコントロールゲートの表
面で、且つその中央にエッジが位置しドレイン領域のみ
が開口するようにパターニングする。次に、レジストを
マスクとしてイオン注入を行いドレイン領域を形成す
る。なお、この発明の実施の形態１では、ドレイン領域
のみを開口しイオン注入を行うようにしたが、これに限
られるものではなく、必要に応じて長方形のフローティ
ングゲートが形成される際にイオン注入を行ってもよ
い。次に、レジストをコントロールゲートの表面で、且
つその中央にエッジが位置しソース領域のみが開口する
ようにパターニングする。次に、異方性エッチングを行
うことによって、ソース領域に存在する第２の酸化膜１
５を除去する。この時点でソース領域は、半導体基板１
のトレンチ部が露出した状態になる。以上までの工程を
実施した半導体記憶装置の断面図が図１４である。
面で、且つその中央にエッジが位置しドレイン領域のみ
が開口するようにパターニングする。次に、レジストを
マスクとしてイオン注入を行いドレイン領域を形成す
る。なお、この発明の実施の形態１では、ドレイン領域
のみを開口しイオン注入を行うようにしたが、これに限
られるものではなく、必要に応じて長方形のフローティ
ングゲートが形成される際にイオン注入を行ってもよ
い。次に、レジストをコントロールゲートの表面で、且
つその中央にエッジが位置しソース領域のみが開口する
ようにパターニングする。次に、異方性エッチングを行
うことによって、ソース領域に存在する第２の酸化膜１
５を除去する。この時点でソース領域は、半導体基板１
のトレンチ部が露出した状態になる。以上までの工程を
実施した半導体記憶装置の断面図が図１４である。
【００３６】次に、ソース領域にイオン注入を行うこと
によりソース線を形成する。この際に、図１５に示され
るように、半導体基板１の法線方向に対してＸ方向（ゲ
ート幅方向）に一定の角度θ度傾け、例えば砒素（Ａ
ｓ）や燐（Ｐ）を１０の１５乗から１０の１６乗程度イ
オン注入し、逆方向からも同様のイオン注入を行う。こ
のことによって、ソース線の垂直部にも充分にイオン注
入がなされるから、形成された拡散層によりソース線２
の低抵抗化が実現する。以上までの工程を実施した半導
体記憶装置の断面図が図１６である。なお、角度θとし
ては、分離酸化膜の幅と深さをそれぞれＲとＬとした場
合に、ＴＡＮ（θ）＝Ｒ／（２Ｌ）の条件が最適であ
る。
によりソース線を形成する。この際に、図１５に示され
るように、半導体基板１の法線方向に対してＸ方向（ゲ
ート幅方向）に一定の角度θ度傾け、例えば砒素（Ａ
ｓ）や燐（Ｐ）を１０の１５乗から１０の１６乗程度イ
オン注入し、逆方向からも同様のイオン注入を行う。こ
のことによって、ソース線の垂直部にも充分にイオン注
入がなされるから、形成された拡散層によりソース線２
の低抵抗化が実現する。以上までの工程を実施した半導
体記憶装置の断面図が図１６である。なお、角度θとし
ては、分離酸化膜の幅と深さをそれぞれＲとＬとした場
合に、ＴＡＮ（θ）＝Ｒ／（２Ｌ）の条件が最適であ
る。
【００３７】次に、表面酸化膜を除去した状態で、９８
０℃，３０秒程度のＲＴＡ処理を行う。次に、コバルト
（Ｃｏ）をスパッタ法により堆積し、４３０℃，９０秒
程度のＲＴＡ処理を行う。次に、不要な部分のコバルト
を混酸処理により除去する。次に、８５０℃，６０秒程
度のＲＴＡ処理によりシリサイド層６としてのコバルト
シリサイド（ＣｏＳｉ）がソース線２の表面に形成され
る。以上までの工程を実施した半導体記憶装置の断面図
が図１６である。
０℃，３０秒程度のＲＴＡ処理を行う。次に、コバルト
（Ｃｏ）をスパッタ法により堆積し、４３０℃，９０秒
程度のＲＴＡ処理を行う。次に、不要な部分のコバルト
を混酸処理により除去する。次に、８５０℃，６０秒程
度のＲＴＡ処理によりシリサイド層６としてのコバルト
シリサイド（ＣｏＳｉ）がソース線２の表面に形成され
る。以上までの工程を実施した半導体記憶装置の断面図
が図１６である。
【００３８】以降の工程は、コンタクト形成工程及びア
ルミ配線工程を経て、フラッシュメモリが完成する。こ
こでは、この発明の主要部分ではないので、その説明を
省略する。
ルミ配線工程を経て、フラッシュメモリが完成する。こ
こでは、この発明の主要部分ではないので、その説明を
省略する。
【００３９】以上のように、この実施の形態１によれ
ば、半導体基板１の法線方向に対してＸ方向に一定の角
度θ度傾けイオン注入を行い、イオン注入により形成さ
れたソース線の表面にシリサイド層を形成するようにし
たので、ソース線の低抵抗化を容易に実現することが可
能であると共に、ソース線の低抵抗化によりソース線の
幅を細くすることが可能になるからメモリセルの面積を
縮小することができるという効果が得られる。
ば、半導体基板１の法線方向に対してＸ方向に一定の角
度θ度傾けイオン注入を行い、イオン注入により形成さ
れたソース線の表面にシリサイド層を形成するようにし
たので、ソース線の低抵抗化を容易に実現することが可
能であると共に、ソース線の低抵抗化によりソース線の
幅を細くすることが可能になるからメモリセルの面積を
縮小することができるという効果が得られる。
【００４０】実施の形態２．図１７は、この発明の実施
の形態２による半導体記憶装置におけるフラッシュメモ
リのメモリセルアレイを示す平面図、図１８はトレンチ
分離の形成箇所の説明図、図１９はソース線部分である
Ｅ−Ｅ’線の断面図である。図１７〜１９において、１
は半導体基板、２は凹凸のある素子分離領域としてのト
レンチ部に形成されるソース線（第１の拡散層）、３は
例えばポリシリコンで形成するコントロールゲート、４
は電荷蓄積電極となるフローティングゲート（電荷蓄積
電極）、５はドレイン（第２の拡散層）、５１はドレイ
ンコンタクト、５２は層間絶縁膜に形成されたＷ等から
形成されるソース線コンタクト、６１はＡｌ等のビット
線、６２はやはりＡｌ等のソース線引き出し金属配線、
２０１は分離領域、２１６は１ビット当たりのメモリセ
ル、Ｃ１〜Ｃ３はそれぞれソース線コンタクトから１〜
３番目のセル列、Ｄ１は素子分離深さ、Ｗ１は素子分離
幅、ＣＦはセル電流の流れである。
の形態２による半導体記憶装置におけるフラッシュメモ
リのメモリセルアレイを示す平面図、図１８はトレンチ
分離の形成箇所の説明図、図１９はソース線部分である
Ｅ−Ｅ’線の断面図である。図１７〜１９において、１
は半導体基板、２は凹凸のある素子分離領域としてのト
レンチ部に形成されるソース線（第１の拡散層）、３は
例えばポリシリコンで形成するコントロールゲート、４
は電荷蓄積電極となるフローティングゲート（電荷蓄積
電極）、５はドレイン（第２の拡散層）、５１はドレイ
ンコンタクト、５２は層間絶縁膜に形成されたＷ等から
形成されるソース線コンタクト、６１はＡｌ等のビット
線、６２はやはりＡｌ等のソース線引き出し金属配線、
２０１は分離領域、２１６は１ビット当たりのメモリセ
ル、Ｃ１〜Ｃ３はそれぞれソース線コンタクトから１〜
３番目のセル列、Ｄ１は素子分離深さ、Ｗ１は素子分離
幅、ＣＦはセル電流の流れである。
【００４１】ここでは、デザインルール０．２５μｍ級
の場合を例にして説明する。シリサイド層６（図１参
照）を例えば上部に形成したソース線２の幅は０．３μ
ｍ程度であり、１ビット当たりのセルのサイズは０．７
×０．７μｍ２程度である。従来技術では、ソース線２
のシート抵抗は７０Ω／□程度であり、ソース線コンタ
クト５２の間隔を３２ビット毎にとった場合、最もソー
ス線コンタクト５２から離れたビットはソース線コンタ
クト５２から１６番目となり、その抵抗値は７０×（３
２／２）×０．７／０．３＝２，６１３Ωとなる。
の場合を例にして説明する。シリサイド層６（図１参
照）を例えば上部に形成したソース線２の幅は０．３μ
ｍ程度であり、１ビット当たりのセルのサイズは０．７
×０．７μｍ２程度である。従来技術では、ソース線２
のシート抵抗は７０Ω／□程度であり、ソース線コンタ
クト５２の間隔を３２ビット毎にとった場合、最もソー
ス線コンタクト５２から離れたビットはソース線コンタ
クト５２から１６番目となり、その抵抗値は７０×（３
２／２）×０．７／０．３＝２，６１３Ωとなる。
【００４２】一方、この実施の形態２の場合、シリサイ
ド層６を形成したソース線２のシート抵抗は５Ω／□程
度にでき、上記と同様に最もソース線コンタクト５２か
ら離れたビットまでの抵抗値は５×（３２／２）×０．
７／０．３＝１８７Ωとなる。
ド層６を形成したソース線２のシート抵抗は５Ω／□程
度にでき、上記と同様に最もソース線コンタクト５２か
ら離れたビットまでの抵抗値は５×（３２／２）×０．
７／０．３＝１８７Ωとなる。
【００４３】また、図１９のＥ−Ｅ’部の断面図では、
素子分離領域の幅Ｗ１は約０．４μｍ程度、その深さＤ
１は約０．３μｍ程度である。この時、ソース線２部の
トレンチ領域は素子分離２０１形成時に同時に形成され
るため、その深さは０．１μｍ以上で、分離幅は約０．
２μｍ以上が望ましい。なお、図１８に示すように、ト
レンチ分離の形成箇所は、例えば、隣接するゲート電極
にかけてドレインコンタクト５１の両側に与えられる。
素子分離領域の幅Ｗ１は約０．４μｍ程度、その深さＤ
１は約０．３μｍ程度である。この時、ソース線２部の
トレンチ領域は素子分離２０１形成時に同時に形成され
るため、その深さは０．１μｍ以上で、分離幅は約０．
２μｍ以上が望ましい。なお、図１８に示すように、ト
レンチ分離の形成箇所は、例えば、隣接するゲート電極
にかけてドレインコンタクト５１の両側に与えられる。
【００４４】この実施の形態２によるフラッシュメモリ
の構造を詳細に説明すると、ストライプ状の複数のトレ
ンチ部を半導体基板１上に形成し、これらトレンチ部に
直交する方向に長辺を有するパターンによりコントロー
ルゲート３が形成される。このコントロールゲート３の
長辺の一方に沿って、トレンチ部表面と隣接するトレン
チ部間の半導体基板１上に第１の拡散層であるソース線
２が形成され、また、長辺の他方に、各トレンチ間（ト
レンチ分離）に形成された複数の第２の拡散層（ドレイ
ン５）が形成される。なお、ソース線２の表面にはシリ
サイド層６が形成され、ゲート電極（コントロールゲー
ト３）とソース・ドレイン電極に自己整合的に形成され
るためサリサイドを形成する。
の構造を詳細に説明すると、ストライプ状の複数のトレ
ンチ部を半導体基板１上に形成し、これらトレンチ部に
直交する方向に長辺を有するパターンによりコントロー
ルゲート３が形成される。このコントロールゲート３の
長辺の一方に沿って、トレンチ部表面と隣接するトレン
チ部間の半導体基板１上に第１の拡散層であるソース線
２が形成され、また、長辺の他方に、各トレンチ間（ト
レンチ分離）に形成された複数の第２の拡散層（ドレイ
ン５）が形成される。なお、ソース線２の表面にはシリ
サイド層６が形成され、ゲート電極（コントロールゲー
ト３）とソース・ドレイン電極に自己整合的に形成され
るためサリサイドを形成する。
【００４５】ここで、第１の拡散層を成すソース線２
は、トレンチ部側面および底面と、トレンチ部間の半導
体基板１表面において、連続的に形成され、サリサイド
層より半導体基板１内まで形成されるのが好ましく、こ
れにより、サリサイド層と半導体基板１間の接合リーク
を抑制できる。
は、トレンチ部側面および底面と、トレンチ部間の半導
体基板１表面において、連続的に形成され、サリサイド
層より半導体基板１内まで形成されるのが好ましく、こ
れにより、サリサイド層と半導体基板１間の接合リーク
を抑制できる。
【００４６】より深いトレンチの形成は、分離特性を向
上させることにつながるが、単に深いトレンチは、半導
体基板１に結晶欠陥を誘発させやすくなることから、
０．５μｍ程度以下にすることが望ましい。
上させることにつながるが、単に深いトレンチは、半導
体基板１に結晶欠陥を誘発させやすくなることから、
０．５μｍ程度以下にすることが望ましい。
【００４７】また、この実施の形態２のように、シリサ
イド層６をトレンチ内部に形成する場合、スパッタする
金属膜がトレンチ内部を均一に覆うためにもその深さを
０．５μｍ程度以下にすることが望ましく、この条件で
形成されたシリサイド層６の膜厚は３０〜７０ｎｍとな
り安定する。なお、当該膜厚が７０ｎｍを越えると、シ
リサイド反応に要する時間が多くかかり、半導体基板１
に多くの熱処理がかかることになるため、不純物の拡散
を増大させるので適切ではない。
イド層６をトレンチ内部に形成する場合、スパッタする
金属膜がトレンチ内部を均一に覆うためにもその深さを
０．５μｍ程度以下にすることが望ましく、この条件で
形成されたシリサイド層６の膜厚は３０〜７０ｎｍとな
り安定する。なお、当該膜厚が７０ｎｍを越えると、シ
リサイド反応に要する時間が多くかかり、半導体基板１
に多くの熱処理がかかることになるため、不純物の拡散
を増大させるので適切ではない。
【００４８】即ち、分離特性の安定化と、ソース線２部
のシリサイド層６の低抵抗化とその安定化を両立させる
条件として、トレンチ深さ：０．１〜０．５μｍ程度、
トレンチ幅：０．２μｍ程度以上が必要である。
のシリサイド層６の低抵抗化とその安定化を両立させる
条件として、トレンチ深さ：０．１〜０．５μｍ程度、
トレンチ幅：０．２μｍ程度以上が必要である。
【００４９】読み出し時にソース線２の領域にシリサイ
ド層６を設け低抵抗化することにより、以下の効果が得
られる。
ド層６を設け低抵抗化することにより、以下の効果が得
られる。
【００５０】読み出し時のセル電流は約５０μＡ程度で
あり、この場合のソース線２の抵抗による電位上昇は従
来技術の場合、５０μＡ×２，６１３Ω＝約０．１３Ｖ
となる。このことは、ソース線２抵抗分の影響のみでメ
モリセル２１６のＶｔｈ分布幅が０．１３Ｖ広がること
に相当する。
あり、この場合のソース線２の抵抗による電位上昇は従
来技術の場合、５０μＡ×２，６１３Ω＝約０．１３Ｖ
となる。このことは、ソース線２抵抗分の影響のみでメ
モリセル２１６のＶｔｈ分布幅が０．１３Ｖ広がること
に相当する。
【００５１】ＮＯＲ型のように、消去時セルアレイ内の
ビットを一括消去（例えば６４ＫＢ）する場合、消去後
のＶｔｈ分布バラツキを抑えることは不具合の発生を防
止するだけでなく、低電圧動作が可能となり、高速読み
出しが可能となり結果として高性能化が図れる。
ビットを一括消去（例えば６４ＫＢ）する場合、消去後
のＶｔｈ分布バラツキを抑えることは不具合の発生を防
止するだけでなく、低電圧動作が可能となり、高速読み
出しが可能となり結果として高性能化が図れる。
【００５２】通常消去後のＶｔｈ分布バラツキはその幅
を１．５Ｖ（０．０Ｖ〜１．５Ｖ）程度に制御してい
る。下限の０．０Ｖの理由は、０．０Ｖ以下のセル（以
下、オーバーイレーズセルと呼ぶ。）が存在した場合、
このオーバーイレーズセルと同一ビット線上の他のセル
を読み出す場合、印加したビット線電位がオーバーイレ
ーズセルでのリーク電流により電位低下し、他のセルの
読み出しができなくなるという不具合が生じる。
を１．５Ｖ（０．０Ｖ〜１．５Ｖ）程度に制御してい
る。下限の０．０Ｖの理由は、０．０Ｖ以下のセル（以
下、オーバーイレーズセルと呼ぶ。）が存在した場合、
このオーバーイレーズセルと同一ビット線上の他のセル
を読み出す場合、印加したビット線電位がオーバーイレ
ーズセルでのリーク電流により電位低下し、他のセルの
読み出しができなくなるという不具合が生じる。
【００５３】また、上限の１．５Ｖに関しては、全くマ
ージンの確保をしない場合、少なくとも読み出し時のワ
ード線の電位以下でなくてはならない。
ージンの確保をしない場合、少なくとも読み出し時のワ
ード線の電位以下でなくてはならない。
【００５４】０．２５μｍ級の半導体装置の動作電圧が
１．８Ｖであることから、今後更なる低電圧動作の要求
に対し消去後Ｖｔｈ分布幅のバラツキ抑制が必要となり
これを実現するため、ソース線抵抗単独の影響を少なく
とも０．０５Ｖ以下に抑えることが必要になる。
１．８Ｖであることから、今後更なる低電圧動作の要求
に対し消去後Ｖｔｈ分布幅のバラツキ抑制が必要となり
これを実現するため、ソース線抵抗単独の影響を少なく
とも０．０５Ｖ以下に抑えることが必要になる。
【００５５】以上のように、この発明の実施の形態２に
よれば、ソース線２の抵抗単独の影響は、５０μＡ×１
８７Ω＝約０．０１Ｖとなり、消去分布上限の低下効果
は大きく、ワード線電位の低電圧化を可能にできる。こ
のことにより、結果として、チップ内部の低電圧化が図
れると同時に、低消費電力動作という高性能化が実現で
きる効果が得られる。
よれば、ソース線２の抵抗単独の影響は、５０μＡ×１
８７Ω＝約０．０１Ｖとなり、消去分布上限の低下効果
は大きく、ワード線電位の低電圧化を可能にできる。こ
のことにより、結果として、チップ内部の低電圧化が図
れると同時に、低消費電力動作という高性能化が実現で
きる効果が得られる。
【００５６】加えて、図２０はソース線抵抗の影響を説
明する模式図であり、図において、ＢＬ１〜３２はビッ
ト線６１を個別に符号化したもので、６２はソース引き
出し線である。
明する模式図であり、図において、ＢＬ１〜３２はビッ
ト線６１を個別に符号化したもので、６２はソース引き
出し線である。
【００５７】ここでは、ソース線のコンタクト間隔を３
２ビット毎に取った例であるが、ソース線に最も近いビ
ット線ＢＬ１に接続するセルに比べ、ソース線に最も遠
いビット線ＢＬ１６に接続するセルでは、ソース線抵抗
の影響を１６倍受け、セル電流が減少する。センスアン
プは、セル電流量により、Ｖｔｈを判定するため、セル
電流の差はセンスアンプにとっては異なるＶｔｈと判定
することとなる。
２ビット毎に取った例であるが、ソース線に最も近いビ
ット線ＢＬ１に接続するセルに比べ、ソース線に最も遠
いビット線ＢＬ１６に接続するセルでは、ソース線抵抗
の影響を１６倍受け、セル電流が減少する。センスアン
プは、セル電流量により、Ｖｔｈを判定するため、セル
電流の差はセンスアンプにとっては異なるＶｔｈと判定
することとなる。
【００５８】このように、どんなにセル特性の製造バラ
ツキを抑えてもソース線の抵抗を下げなければ、見かけ
のセル特性の均一性向上は図れないが、この発明の実施
の形態２によれば、セル特性の均一性向上の効果が得ら
れる。
ツキを抑えてもソース線の抵抗を下げなければ、見かけ
のセル特性の均一性向上は図れないが、この発明の実施
の形態２によれば、セル特性の均一性向上の効果が得ら
れる。
【００５９】
【発明の効果】以上のように、この発明によれば、スト
ライプ状の複数のトレンチ部と直交するように形成さ
れ、直交方向に長辺を有するゲート電極の長辺の一方に
沿って、第１の拡散層がトレンチ部表面および、隣接す
るトレンチ部間の半導体基板上に形成され、その表面に
サリサイド層が形成される一方、ゲート電極の長辺の他
方に、複数の第２の拡散層が該各トレンチ間に形成され
るように構成したので、第１の拡散層の低抵抗化を容易
に実現することが可能であると共に、第１の拡散層の低
抵抗化により拡散層の幅を細くすることが可能になるか
らメモリセルの面積を縮小することができるという効果
が得られる。
ライプ状の複数のトレンチ部と直交するように形成さ
れ、直交方向に長辺を有するゲート電極の長辺の一方に
沿って、第１の拡散層がトレンチ部表面および、隣接す
るトレンチ部間の半導体基板上に形成され、その表面に
サリサイド層が形成される一方、ゲート電極の長辺の他
方に、複数の第２の拡散層が該各トレンチ間に形成され
るように構成したので、第１の拡散層の低抵抗化を容易
に実現することが可能であると共に、第１の拡散層の低
抵抗化により拡散層の幅を細くすることが可能になるか
らメモリセルの面積を縮小することができるという効果
が得られる。
【００６０】この発明によれば、第１の拡散層は、トレ
ンチ部側面および底面、トレンチ部間の半導体基板表面
において連続的に形成され、サリサイド層より半導体基
板内まで形成されるように構成したので、サリサイド層
と半導体基板間の接合リークを抑制できるという効果が
得られる。
ンチ部側面および底面、トレンチ部間の半導体基板表面
において連続的に形成され、サリサイド層より半導体基
板内まで形成されるように構成したので、サリサイド層
と半導体基板間の接合リークを抑制できるという効果が
得られる。
【００６１】この発明によれば、拡散層が、半導体基板
の法線方向に対してゲート電極のゲート幅方向に特定の
角度だけ傾けイオン注入を行うように構成したので、拡
散層の垂直部にも拡散層が形成されるから、拡散層の低
抵抗化が容易に実現できるという効果が得られる。
の法線方向に対してゲート電極のゲート幅方向に特定の
角度だけ傾けイオン注入を行うように構成したので、拡
散層の垂直部にも拡散層が形成されるから、拡散層の低
抵抗化が容易に実現できるという効果が得られる。
【００６２】この発明によれば、トレンチ部の深さを
０．１〜０．５μｍとするとともに、トレンチ部の幅を
少なくとも０．２μｍ以上とするように構成したので、
分離特性の安定化とソース線の低抵抗化およびその安定
化の両立が可能となる効果が得られる。
０．１〜０．５μｍとするとともに、トレンチ部の幅を
少なくとも０．２μｍ以上とするように構成したので、
分離特性の安定化とソース線の低抵抗化およびその安定
化の両立が可能となる効果が得られる。
【００６３】この発明によれば、シリサイド層の膜厚を
３０〜７０ｎｍとするように構成したので、ソース線抵
抗が低下でき、動作が安定する効果が得られる。
３０〜７０ｎｍとするように構成したので、ソース線抵
抗が低下でき、動作が安定する効果が得られる。
【図１】 この発明の実施の形態１による半導体記憶装
置の構造を示す斜視図である。
置の構造を示す斜視図である。
【図２】 この発明の実施の形態１による半導体記憶装
置の断面図である。
置の断面図である。
【図３】 この発明の実施の形態１による半導体記憶装
置の製造方法を説明する断面図（１）である。
置の製造方法を説明する断面図（１）である。
【図４】 この発明の実施の形態１による半導体記憶装
置の製造方法を説明する断面図（２）である。
置の製造方法を説明する断面図（２）である。
【図５】 この発明の実施の形態１による半導体記憶装
置の製造方法を説明する断面図（３）である。
置の製造方法を説明する断面図（３）である。
【図６】 この発明の実施の形態１による半導体記憶装
置の製造方法を説明する断面図（４）である。
置の製造方法を説明する断面図（４）である。
【図７】 この発明の実施の形態１による半導体記憶装
置の製造方法を説明する断面図（５）である。
置の製造方法を説明する断面図（５）である。
【図８】 この発明の実施の形態１による半導体記憶装
置の製造方法を説明する断面図（６）である。
置の製造方法を説明する断面図（６）である。
【図９】 この発明の実施の形態１による半導体記憶装
置の製造方法を説明する断面図（７）である。
置の製造方法を説明する断面図（７）である。
【図１０】 この発明の実施の形態１による半導体記憶
装置の製造方法を説明する断面図（８）である。
装置の製造方法を説明する断面図（８）である。
【図１１】 この発明の実施の形態１による半導体記憶
装置の製造方法を説明する断面図（９）である。
装置の製造方法を説明する断面図（９）である。
【図１２】 この発明の実施の形態１による半導体記憶
装置の製造方法を説明する断面図（１０）である。
装置の製造方法を説明する断面図（１０）である。
【図１３】 この発明の実施の形態１による半導体記憶
装置の製造方法を説明する断面図（１１）である。
装置の製造方法を説明する断面図（１１）である。
【図１４】 この発明の実施の形態１による半導体記憶
装置の製造方法を説明する断面図（１２）である。
装置の製造方法を説明する断面図（１２）である。
【図１５】 この発明の実施の形態１によるイオン注入
工程を説明する説明図である。
工程を説明する説明図である。
【図１６】 この発明の実施の形態１による半導体記憶
装置の製造方法を説明する断面図（１３）である。
装置の製造方法を説明する断面図（１３）である。
【図１７】 この発明の実施の形態２による半導体記憶
装置におけるフラッシュメモリのメモリセルアレイを示
す平面図である。
装置におけるフラッシュメモリのメモリセルアレイを示
す平面図である。
【図１８】 メモリセルアレイを示す平面図におけるト
レンチ分離の形成箇所の説明図である。
レンチ分離の形成箇所の説明図である。
【図１９】 メモリセルアレイを示す平面図における特
定の部分の断面図であり、ソース線の部分であるＥ−
Ｅ’線の断面図である。
定の部分の断面図であり、ソース線の部分であるＥ−
Ｅ’線の断面図である。
【図２０】 ソース線抵抗の影響を説明する模式図であ
る。
る。
【図２１】 従来の半導体記憶装置におけるフラッシュ
メモリのメモリセルアレイ周辺部を示すブロック図であ
る。
メモリのメモリセルアレイ周辺部を示すブロック図であ
る。
【図２２】 従来の半導体記憶装置におけるフラッシュ
メモリのメモリセルアレイを示す模式図である。
メモリのメモリセルアレイを示す模式図である。
【図２３】 従来の半導体記憶装置におけるフラッシュ
メモリのメモリセルアレイを示す平面図である。
メモリのメモリセルアレイを示す平面図である。
【図２４】 メモリセルアレイを示す平面図における特
定の部分の断面図であり、コントロールゲートの部分で
あるＡ−Ａ’線の断面図である。
定の部分の断面図であり、コントロールゲートの部分で
あるＡ−Ａ’線の断面図である。
【図２５】 メモリセルアレイを示す平面図における特
定の部分の断面図であり、ソース線の部分であるＢ−
Ｂ’線の断面図である。
定の部分の断面図であり、ソース線の部分であるＢ−
Ｂ’線の断面図である。
【図２６】 メモリセルアレイを示す平面図における特
定の部分の断面図であり、メモリセルの部分であるＣ−
Ｃ’線の断面図である。
定の部分の断面図であり、メモリセルの部分であるＣ−
Ｃ’線の断面図である。
【図２７】 メモリセルアレイを示す平面図における特
定の部分の断面図であり、ＳＴＩ分離酸化膜の部分であ
るＤ−Ｄ’線の断面図である。
定の部分の断面図であり、ＳＴＩ分離酸化膜の部分であ
るＤ−Ｄ’線の断面図である。
１ 半導体基板、２ ソース線（第１の拡散層）、３
コントロールゲート（ゲート電極）、４ フローティン
グゲート（電荷蓄積電極）、５ ドレイン（第２の拡散
層）、６ シリサイド層（サリサイド）、１１ 第１の
酸化膜、１２第１のポリシリコン膜、１３ 第１の窒化
膜、１４ レジスト、１５ 第２の酸化膜（分離酸化
膜）、１６ 第３の酸化膜、１７ 第１のアモルファス
シリコン、１８ ＯＮＯ膜（絶縁膜）、１９ 第２のア
モルファスシリコン、２０ 第６の酸化膜、５１ ドレ
インコンタクト、５２ ソース線コンタクト、６１ ビ
ット線、６２ ソース線引き出し金属配線、１０１ コ
ントロールロジック回路、１０２ アドレスバッファ、
１０３ 入出力バッファ、１０４ Ｘアドレスデコー
ダ、１０５ Ｙアドレスデコーダ、１０６ 書き込み回
路、１０７ センスアンプ、１０８ Ｙゲート、１０９
メモリセルアレイ、１１０ ソースライン、２０１
分離領域、２１６ メモリセル、Ｃ１〜Ｃ３ セル列、
ＣＦ セル電流の流れ、Ｄ１ 素子分離深さ、Ｗ１ 素
子分離幅、ＢＬｎ−２〜ＢＬｎ＋２ ビット線、ＳＬｎ
−１〜ＳＬｎ＋１ ソース線、ＷＬｎ−１〜ＷＬｎ＋２
ワード線。
コントロールゲート（ゲート電極）、４ フローティン
グゲート（電荷蓄積電極）、５ ドレイン（第２の拡散
層）、６ シリサイド層（サリサイド）、１１ 第１の
酸化膜、１２第１のポリシリコン膜、１３ 第１の窒化
膜、１４ レジスト、１５ 第２の酸化膜（分離酸化
膜）、１６ 第３の酸化膜、１７ 第１のアモルファス
シリコン、１８ ＯＮＯ膜（絶縁膜）、１９ 第２のア
モルファスシリコン、２０ 第６の酸化膜、５１ ドレ
インコンタクト、５２ ソース線コンタクト、６１ ビ
ット線、６２ ソース線引き出し金属配線、１０１ コ
ントロールロジック回路、１０２ アドレスバッファ、
１０３ 入出力バッファ、１０４ Ｘアドレスデコー
ダ、１０５ Ｙアドレスデコーダ、１０６ 書き込み回
路、１０７ センスアンプ、１０８ Ｙゲート、１０９
メモリセルアレイ、１１０ ソースライン、２０１
分離領域、２１６ メモリセル、Ｃ１〜Ｃ３ セル列、
ＣＦ セル電流の流れ、Ｄ１ 素子分離深さ、Ｗ１ 素
子分離幅、ＢＬｎ−２〜ＢＬｎ＋２ ビット線、ＳＬｎ
−１〜ＳＬｎ＋１ ソース線、ＷＬｎ−１〜ＷＬｎ＋２
ワード線。
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP23 EP62 EP67 EP77
ER22 GA02 GA17 JA33 JA35
JA39 JA53 KA13 KA14 MA06
MA19 NA01 PR07 PR34 PR37
PR40 PR43 PR53 ZA05
5F101 BA05 BB05 BD05 BD33 BD35
BE07 BF07 BH09 BH13 BH16
BH19
Claims (5)
- 【請求項１】 半導体基板上に形成されるストライプ状
の複数のトレンチ部と、 これら複数のトレンチ部を直交するように形成され、直
交方向に長辺を有するゲート電極と、 このゲート電極の長辺の一方に沿って、上記トレンチ部
表面および、隣接する上記トレンチ部間の上記半導体基
板上に形成される第１の拡散層と、 この第１の拡散層の表面に形成されるサリサイド層と、 上記ゲート電極の長辺の他方に、該各トレンチ間に形成
された複数の第２の拡散層とを備えた半導体記憶装置。 - 【請求項２】 第１の拡散層は、トレンチ部側面、トレ
ンチ部底面およびトレンチ部間の半導体基板表面におい
て連続的に形成されており、サリサイド層より半導体基
板内まで形成される請求項１記載の半導体記憶装置。 - 【請求項３】 拡散層は、半導体基板の法線方向に対し
てゲート電極のゲート幅方向に特定の角度だけ傾けイオ
ン注入を行うことを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】 トレンチ部の深さを０．１〜０．５μｍ
とするとともに、トレンチ部の幅を少なくとも０．２μ
ｍ以上とすることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項５】 シリサイド層の膜厚を３０〜７０ｎｍと
することを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002190984A JP2003133444A (ja) | 2001-08-10 | 2002-06-28 | 半導体記憶装置およびその製造方法 |
| US10/208,821 US6740918B2 (en) | 2001-08-10 | 2002-08-01 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001244390 | 2001-08-10 | ||
| JP2001-244390 | 2001-08-10 | ||
| JP2002190984A JP2003133444A (ja) | 2001-08-10 | 2002-06-28 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133444A true JP2003133444A (ja) | 2003-05-09 |
Family
ID=26620415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002190984A Pending JP2003133444A (ja) | 2001-08-10 | 2002-06-28 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6740918B2 (ja) |
| JP (1) | JP2003133444A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620217B1 (ko) * | 2003-12-31 | 2006-09-11 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자의 제조 방법 |
| JP2006318985A (ja) * | 2005-05-10 | 2006-11-24 | Sharp Corp | 半導体記憶装置 |
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