JP5072357B2 - 不揮発性メモリセルアレイを作る方法 - Google Patents

Description

本発明は、一般に不揮発性フラッシュメモリシステムに関し、特に、メモリセルの構造とメモリセルアレイおよびメモリセルアレイを形成する処理工程に関する。

商業的に成功を収めた多数の不揮発性メモリ製品が存在し、特に、小型形状のファクタカードの形で今日使用され、これらのメモリ製品ではフラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能なリード・オンリー・メモリ）セルアレイが用いられている。１つのタイプのアーキテクチャ（ＮＡＮＤアレイ）では、１６や３２などの３つ以上のメモリセルの連続列が、個々のビットラインと基準電位との間で１つ以上の選択トランジスタと接続されてセル列を形成する。多数のこれらの列内にセルの両端にわたってワードラインが延在する。プログラミング中、列内の残りのセルを強くオンに転換することによって列内の個々のセルの読み出しと検証とが行われるので、列の中を流れる電流はアドレス指定されたセルに格納された電荷レベルに依存する。メモリシステムの一部としてのＮＡＮＤアーキテクチャのアレイおよびその動作の一例が、米国特許第６，０４６，９３５号（特許文献１）において見い出される。この特許は、その全体が本願明細書において参照により援用されている。

ソース拡散部とドレイン拡散部との間に“分割チャネル”が設けられた別のタイプのアレイでは、セルのフローティングゲートが一方のチャネル部にわたって配置され、ワードライン（コントロールゲートとも呼ばれている）がフローティングゲートにわたると共に他方のチャネル部にわたって配置される。この配置によって、２つの直列トランジスタを備える１つのセルが効果的に形成され、一方のトランジスタ（メモリトランジスタ）は、フローティングゲートの電荷量およびチャネルのセル部分の中を通って流れることができる電流量とを制御するワードラインにかかる電圧と組み合わされ、他方のトランジスタ（選択トランジスタ）は、単独でセルのゲートとして機能するワードラインを有する。このワードラインはフローティングゲートの行にわたって延在する。このようなセル、メモリシステムにおけるセルの利用およびセルの製造方法を示す例が、米国特許第５，０７０，０３２号（特許文献２），第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）および第６，２８１，０７５号（特許文献７）に記載されている。これらの特許は、本願明細書において参照により援用されている。

この分割チャネルフラッシュＥＥＰＲＯＭセルの変更によって、フローティングゲートとワードラインとの間に配置されたステアリングゲートが追加される。１つのアレイの個々のステアリングゲートが、ワードラインに対して垂直にフローティングゲートの１つの列にわたって延在する。この結果、１つの選択セルの読み出しやプログラミングを行う際に、２つの機能を同時に実行する必要があるワードラインの負担が軽減される。これら２つの機能として、（１）選択トランジスタのゲートとしての機能があり、したがって、選択トランジスタのオン／オフを行うための適切な電圧が必要となり、さらに、（２）ワードラインとフローティングゲートとの間で電界（容量性）結合を介して所望のレベルに合わせてフローティングゲートの電圧を駆動する機能がある。これら２つの機能の双方を単一の電圧で最適に実行することは困難である場合が多い。ステアリングゲートの追加によって、この追加されたステアリングゲートによる機能（２）を実行しながら、ワードラインは機能（１）のみを実行する必要がある。１つのフラッシュＥＥＰＲＯＭアレイにおける複数のステアリングゲートの利用が、例えば米国特許第５，３１３，４２１号（特許文献８）および第６，２２２，７６２号（特許文献９）に記載されている。これらの特許は、本願明細書において参照により援用されている。

前述した２つのタイプのメモリセルアレイのいずれかにおいて、基板からフローティングゲートへ電子を注入することによってセルのフローティングゲートのプログラミングが行われる。このプログラミングはチャネル領域で適切なドーピングを行い、ソース、ドレインおよび残りのゲートに対して適切な電圧を印加することによって達成される。米国特許第５，３１３，４２１号（特許文献８）にも記載されているいわゆる“ソース側”注入を行うことが望ましい。

フローティングゲートから電荷を除去してメモリセルを消去する２つの技法が、前述した２つのタイプのメモリセルアレイの双方で用いられている。一方の技法は、ソース、ドレインおよびフローティングゲートと基板間の誘電体層の一部を貫通して電子にトンネリングを生じさせる別のゲートに適正な電圧を印加することによって基板に対する消去を行うものである。もう一方の消去技法は、フローティングゲートから別のゲートへこれらゲート間に配置されたトンネル誘電体層を貫通して電子を転送するものである。前述した第１のタイプのセルでは、その目的のために第３の消去ゲートが設けられる。ステアリングゲートの利用に起因して３つのゲートをすでに備えている前述した第２のタイプのセルでは、第４のゲートを追加する必要なく、ワードラインのレベルに合わせてフローティングゲートは消去される。この後者の技法は、ワードラインが実行する第２の機能を元に戻して追加するものではあるが、これらの機能は異なる時点に実行されるため、この２つの機能に起因して妥協を行う必要が回避されることになる。いずれの消去技法を利用する場合にも、１回の“フラッシュ”で同時消去を行うために、多数のメモリセルが一体にグループ化される。１つのアプローチでは、１ディスクセクタに格納されるユーザデータ量、すなわち５１２バイトとともに若干のオーバーヘッドデータの格納に十分なメモリセルがこのグループに含まれる。別のアプローチでは、多くのディスクセクタに相当するデータに等しい数千バイトのユーザデータの保持に十分なセルが個々のグループに含まれる。マルチブロック消去、欠陥管理および他のフラッシュＥＥＰＲＯＭシステムの特性が、米国特許第５，２９７，１４８号（特許文献１０）に記載されている。この特許は、本願明細書において参照により援用されている。

ほとんどすべての集積回路用アプリケーションの場合のように、フラッシュＥＥＰＲＯＭシステムの場合にも、何らかの集積回路機能の実現に必要なシリコン基板面積の縮小に対する圧力が存在する。所定のサイズのメモリカードと別のタイプのパッケージとの記憶容量の増加を図るために、シリコン基板の所定面積に格納することができるデジタルデータ量の増加、あるいは容量の増加とサイズの減少の双方が絶えず求められる。データの記憶密度を高める１つの方法として、メモリセル当たり２つ以上のビットデータを格納する方法がある。この方法は、フローティングゲート用電荷レベルの電圧範囲のウィンドウを３以上の状態に分割することにより達成される。このような４状態を利用することにより、個々のセルは、セル当たり２ビットのデータや、３ビットのデータを格納する８状態等々の格納が可能となる。多状態フラッシュＥＥＰＲＯＭの構造と動作が、米国特許第５，０４３，９４０号（特許文献１１）および第５，１７２，３３８号（特許文献１２）に記載されている。この特許は、本願明細書において参照により援用されている。

メモリセルの物理的サイズおよび／またはアレイ全体を小さくすることによってデータ密度の増加の達成も可能となる。時間の経過と共に実現される処理技法の改善によってさらに小さな図形寸法の実現が可能になるにつれて、集積回路のサイズの縮小は一般にすべてのタイプの回路に対して行われる。しかし、このような方法でどの程度まで所定の回路のレイアウトを縮小することができるかについては通常限度が存在する。というのは、所定の回路のレイアウトをどれくらいまで縮小することができるかに関する限度が設けられた少なくとも１つの寸法がしばしば存在し、それによって、レイアウト全体を縮小することができる量も制限されるからである。この制限が存在するとき、設計者は、回路の機能の実行に必要なシリコン領域の量を減らすために実現する回路の新たなレイアウトすなわち異なるレイアウトやアーキテクチャに目を向けることになる。前述したフラッシュＥＥＰＲＯＭ集積回路システムの縮小も同様の制限に達する場合がある。

別のフラッシュＥＥＰＲＯＭのアーキテクチャとして、個々のフローティングゲートにおける多状態の格納とともに、デュアルフローティングゲートメモリセルを利用するアーキテクチャがある。このタイプのセルには、ソース拡散部とドレイン拡散部間のセルチャネルにわたって２つのフローティングゲートが設けられ、ソース拡散部とドレイン拡散部の間に１つの選択トランジスタが設けられる。フローティングゲートの個々の列に沿って１つのステアリングゲートが設けられ、１つのワードラインがフローティングゲートの個々の行に沿ってステアリングゲート上にわたって設けられる。読み出しやプログラミングを行うために所定のフローティングゲートにアクセスするとき、たとえどのような電荷レベルが一方のフローティングゲートに存在していても、関心対象のフローティングゲートを含むセルの他方のフローティングゲートにわたるステアリングゲートは、その他方のフローティングゲートの下でチャネルをオンに転換するのに十分に高くなるまで上げられる。この操作によって、同一のメモリセル内の関心対象のフローティングゲートの読み出しやプログラミングを行う際に、１つのファクタとしての他方のフローティングゲートが効果的に除去される。例えば、セル状態の読み出しに使用することができるセルの中を流れる電流量は、この場合、関心対象のフローティングゲート上の電荷量の関数となるが、同一セル内の他方のフローティングゲートの電荷量の関数とはならない。このセルアレイのアーキテクチャおよび動作技法の例が、米国特許第５，７１２，１８０号（特許文献１３）、第６，１０３，５７３号（特許文献１４）および第６，１５１，２４８号（特許文献１５）に記載されている。これらの特許は、その全体が本願明細書において参照により明確に援用されている。

これらのタイプの不揮発性メモリおよび別のタイプの不揮発性メモリでは、フローティングゲートとコントロールゲート間のこれらゲートを通過する電界結合量が注意深く制御される。この結合量は、そのフローティングゲートと接続されるコントロールゲートにかかる電圧の比率を決定する。この結合比率は、コントロールゲートの表面にオーバーラップするフローティングゲートの表面積の量を含む複数の係数によって決定される。オーバーラップする面積の量を最大化することによって、フローティングゲートとコントロールゲート間の結合比率を最大化することがしばしば求められる。結合面積を増やす１つのアプローチが、ユアンらによる米国特許第５，３４３，０６３号（特許文献５）に記載されている。この特許は、その全体が本願明細書において参照により援用されている。この特許に記載されているアプローチは、フローティングゲートを通常のものよりも厚くして、コントロールゲートと結合することができる垂直方向の広い表面を提供するアプローチである。この特許に記載されているアプローチは、垂直方向の突起部をフローティングゲートに追加することによってフローティングとコントロールゲート間の結合を高めるものである。

隣接するフローティングとコントロールゲート間で垂直方向の結合領域を増やす場合、個々のセルが占める基板領域を増やさないようにこれを行うことがさらに望ましい。
米国特許第６，０４６，９３５号 米国特許第５，０７０，０３２号 米国特許第５，０９５，３４４号 米国特許第５，３１５，５４１号 米国特許第５，３４３，０６３号 米国特許第５，６６１，０５３号 米国特許第６，２８１，０７５号 米国特許第５，３１３，４２１号 米国特許第６，２２２，７６２号 米国特許第５，２９７，１４８号 米国特許第５，０４３，９４０号 米国特許第５，１７２，３３８号 米国特許第５，７１２，１８０号 米国特許第６，１０３，５７３号 米国特許第６，１５１，２４８号 米国特許出願第１０／２６８，６３５号

本発明は、改善された特徴を有するフローティングゲート構造を備えるものである。特に、フローティングゲートをコントロールゲートと結合するために表面積の増加したフローティングゲートが開示される。面積の増加はフローティングゲートを２つの部分から構成することによって達成することができる。関連するアプローチが、ジャック・エイチ・ユアンによる２００２年１０月９日出願の係属中の米国特許出願第１０／２６８，６３５号（特許文献１６）に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。第１のフローティングゲート部は従来技術のフローティングゲート構造と類似したものである。第２のフローティングゲート部は第１のフローティングゲート部の上面から延在する。第２のフローティングゲート部は、ワードライン方向に第１のフローティングゲート部の端縁部の方へ延在するものであってもよいが、ワードライン方向に対して垂直方向に第１のフローティングゲート部よりも狭いゲート部となる。これによってコントロールゲートがフローティングゲートをラップアラウンドし、ワードライン方向に対して垂直方向にフローティングゲートの遮蔽を行うことが可能となる。

別の実施形態は、改善されたフローティングゲート構造を形成するための自己位置合せ処理工程を含むものである。この処理工程では、シリコン二酸化物などの材料層を利用して、第１のフローティングゲート部にわたって層内に開口部を設けて基板を覆うようにする。開口部は第１のゲート部に対して自己位置合せを行う。次いで、これらの開口部を用いて、位置合せを必要としない処理工程で第２のゲート部分の位置が確定される。側壁スペーサを形成することによりこれらの開口部は狭められる。次いで、第２のフローティングゲート部がこれらの狭められた開口部内に形成される。

本発明の追加の態様、利点および特徴は、これらの詳細な例についての以下の説明の中に含まれているが、添付図面と関連してこの説明を行うことが望ましい。

本発明の種々の態様を具現化するメモリシステムの例を図１のブロック図により一般的に示す。多数の個々にアドレス指定可能なメモリセルが、行と列とからなるピッチが等しいアレイ１１０に配設されているが、セルの別の物理的配置構成も確かに可能なものと言える。本願明細書でセルアレイ１１０の列に沿って延在するように示されているビットラインは、ライン１５０を介してビットラインデコーダおよびドライバ回路１３０と電気的に接続される。この説明でセルアレイ１１０の行に沿って延在するように示されているワードラインは、ライン１７０を介してワードラインデコーダおよびドライバ回路１９０と電気的に接続される。デコーダ１３０と１９０の各々は、メモリコントローラ１８０からバス１６０を介してメモリセルアドレスを受け取る。デコーダおよびドライバ回路も、それぞれの制御信号ラインおよび状態信号ライン１３５、１９５を介してコントローラ１８０と接続される。

コントローラ１８０はライン１５０を介してホスト装置（図示せず）と接続可能である。このホスト装置は、パーソナルコンピュータ、ノートブック形コンピュータ、デジタルカメラ、オーディオプレイヤ、その他の種々の手持式電子装置などであってもよい。図１のメモリシステムは、ＰＣＭＣＩＡ、コンパクトフラッシュ（登録商標）協会、ＭＭＣ（登録商標）協会、その他から出されているいくつかの現行の物理規格および電気規格のうちの１つの規格に準拠するカードの形で一般に実装される。カードフォーマットの形で実装されるとき、ライン１４０は、ホスト装置の相補形コネクタとインターフェイスを行うカード上のコネクタで終端する。多くのカードの電気的インターフェイスはＡＴＡ規格に準拠しているが、その場合メモリシステムは、あたかも磁気ディスク駆動装置でもあるかのようにホストには見える。その他のメモリカード用インターフェイス規格も存在する。カードフォーマットの１つの代替例として、図１に示すタイプのメモリシステムをホスト装置内に永久に埋設することも可能である。

バス１６０を介してアドレス指定されたとき、デコーダおよびドライバ回路１３０、１９０は、それぞれの制御ラインおよび状態ライン１３５、１９５の制御信号に従って、アレイ１１０のラインのそれぞれのラインに適正な電圧を発生させ、プログラミング機能、読み出し機能および消去機能を実行する。電圧レベルと他のアレイのパラメータとを含むいずれの状態信号も、同じ制御ラインおよび状態ライン１３５、１９５を介してアレイ１１０によりコントローラ１８０へ出力される。回路１３０内の複数のセンス増幅器は、アレイ１１０内でアドレス指定されたメモリセルの状態を示す電流レベルまたは電圧レベルを受け取り、読み出し動作中にライン１４５を介してこれらの状態に関する情報をコントローラ１８０に提供する。多数のメモリセルの状態を同時に読み出すために通常多数のセンス増幅器が使用される。読み出し動作中およびプログラム動作中、１行のセルが、回路１３０によって選択されるアドレス指定された行内の複数のセルにアクセスするように通常回路１９０を介して一度にアドレス指定される。一般に、多くの各行内のすべてのセルは、消去動作中、同時消去されるように１つのブロックとして一括してアドレス指定される。

シリコン基板上に形成されるＮＡＮＤメモリセルアレイ１１０の一例の平面図が図２（Ａ）に示され、説明を明瞭にするために、導電素子のメモリセルアレイ１１０の反復構造の小さな一部が素子間に存在する誘電体層についての詳細な情報はほとんどつけずに示されている。基板面を貫通して延在するシャロートレンチアイソレーション（ＳＴＩ）領域２１０が形成される。この説明の規定を行うために、第２のｙ方向に延在する長さで第１のｘ方向に隔置されたＳＴＩ領域が示され、これら第１および第２の方向は互いにほぼ直交する。

ＳＴＩ領域２１０間にはｙ方向に伸びるメモリセルの列２２０が存在する。したがって、これらの列の方向はＳＴＩ領域の方向に対して平行になる。各列２２０には直列に接続された多くのメモリデバイスが含まれる。図２（Ａ）は、各列に関連して示した３つのメモリセルが設けられた３つのこのような列２２０の一部を示す。しかし、列２２０には図２（Ａ）に示されていない追加のセルが含まれる。また、アレイ１１０には、図２（Ａ）に表されていない追加の列も含まれる。このタイプのアレイは、各列内に１６、３２またはそれ以上のセルを含む数千の列を有するものであってもよい。

各メモリセルには、ｙ方向にいずれかの側面でフローティングゲートに隣接する基板内にフローティングゲート２３０および導電性ソース／ドレイン領域２４０が含まれる。この列はＳＴＩ領域２１０によって分離される。これらのＳＴＩ領域２１０は隣接列内のセルのソース／ドレイン領域２４０からソース／ドレイン領域２４０を電気的に絶縁する絶縁素子を形成する。ソース／ドレイン領域２４０はｙ方向に沿って隣接セルにより共用される。ソース／ドレイン領域２４０は１つのセルを次のセルと電気的に接続し、それによってセル列を形成する。この例のソース／ドレイン領域２４０は必要な領域内の基板内へ不純物を注入することにより形成される。

図２（Ａ）の実施形態に示されているフローティングゲート２３０には、図２（Ｂ）にさらに良く示すことができる２つの部分が含まれる。第１のフローティングゲート部２３１は、薄いシリコン二酸化物（酸化膜）層上の基板面の両端にわたって延在するポリシリコンシートから形成される。第１のフローティングゲート部２３１は従来方式のフローティングゲートと類似している。第２のフローティングゲート部２３２は第１のフローティングゲート部２３１の上面２３３から突き出ている。図２（Ｂ）に示されている例では、第２のフローティングゲート部２３２は第１のフローティングゲート部２３１と直角に交差する材料シートである。第２のフローティングゲート部２３２は、第１のフローティングゲート部２３１の端縁部の方へｘ方向に延在しているが、ｙ方向にはずっと狭くなっている。したがって、第２のフローティングゲート部２３２は、露光された第１のフローティングゲート部２３１の上面２３３の一部を残すことになる。図に示されている例では、第２のフローティングゲート部２３２は、ｙ方向にいずれかの側面に延在するウィング部２３４を備える。この実施形態では、これらのウィング部２３４はＳＴＩ領域２１０上にわたって延在する。これらのウィング部２３４は本発明にとって本質的なものではないが、ウィング部２３４上にわたって並びにウィング部２３４の周りに後で形成されるワードラインと接続されるフローティングゲート２３０の表面積を増やすように機能するものである。さらに、ＳＴＩ領域上にわたるフローティングゲート２３０の拡張部によって、隣接するフローティングゲートをｘ方向に分離するエッチング処理工程とＳＴＩ領域２１０との間で若干の位置ずれの処理を行うことができる。

この実施形態の第１および第２のフローティングゲート部２３１、２３２は双方ともドープされたポリシリコンからつくられる。ドープされない形でポリシリコンを成膜し、後でポリシリコンを注入してドープされたポリシリコンを形成することも可能である。ドープされたポリシリコンの代わりに別の適切な導電体材料を使用してもよい。

ワードライン２５０は、図２（Ａ）ではアレイの両端にわたってｘ方向に延在して示されている。ワードライン２５０はフローティングゲート２３０の部分にわたって存在し、フローティングゲート２３０を部分的に取り囲むものでもある。図に示されている実施形態では、ワードライン２５０は、第１のフローティングゲート部２３１の上面２３３の露光部にわたって存在し、第２のフローティングゲート部２３２の上面と側面とを取り囲む。第２のフローティングゲート部２３２は、フローティングゲート２３０とコントロールゲートとを結合するフローティングゲートの表面積に付け加えられる。この増加面積によって従来方式のフローティングゲートと比べて改善された結合比が得られる。例えば、ｘ方向とｙ方向に寸法Ｄを持つ第１のフローティングゲート部を有するこの実施形態のフローティングゲート２３０は、ｘ方向とｙ方向に寸法Ｄを持つ従来方式のゲートと比べて、フローティングゲート２３０とコントロールゲート間の結合面積の２５％の増加を得ることができる。この２５％の面積の増加の結果、コントロールゲートとフローティングゲート間の結合比の８％の上昇が生じることが見い出されている。フローティングゲート２３０の寸法Ｄは一般に使用中のフォトリソグラフィ処理工程のための最小図形寸法である。しかし、この寸法は本質的なものではない。この種のデバイスのサイズの小型化は一般に望ましいことであるが、本発明はいずれの特定のサイズにも限定されるものではないことを理解されたい。

金属導体層は図２（Ａ）には示されていない。ポリシリコン素子は通常金属の導電率よりも大幅に小さいため、金属導体は、ポリシリコン素子の長さに沿って周期的間隔で設けられた任意の中間層を貫通してそれぞれの金属配線と接続された別々の層内に設けられる。また、ワードラインはワードラインの導電率を上げるために金属や金属シリサイド部分を含むものであってもよい。例えば、コバルトやタングステンなどの耐火金属を用いてポリシリコン層の最上部にシリサイド層を形成することができる。シリサイド材はポリシリコンよりも高い導電率を有し、それによってワードラインに沿った電気伝導の改善が図られる。

図３（Ａ）および図３（Ｂ）は、アレイ製造の中間状態での図２（Ａ）のアレイの２つの直交断面を示す。図３（Ａ）は、断面ＩＩ−ＩＩに沿って切り取られた図２（Ａ）のｙ方向の図を示す。図３（Ｂ）は、断面Ｉ−Ｉに沿って切り取られた図２（Ａ）に示されるｘ方向の図を示す。図３（Ｂ）には、ＳＴＩ領域２１０が形成され、ゲート誘電体３１０とポリシリコン３２０とのストリップがＳＴＩ領域２１０の間に形成される。これらのポリシリコンストリップ３２０は個々のフローティングゲート部に後程形成される。図３（Ａ）は、このような１つのストリップ３２０に沿った断面図を示す。図３（Ｂ）は、同じ段製造の同じ構造の図を示すものであるが、図３（Ａ）の構造に対して垂直方向に沿った図である。３つのポリシリコンストリップ３２０およびポリシリコンストリップ３２０間のＳＴＩ領域２１０が図３（Ｂ）に示されている。このような構造のための典型的なポリシリコンの厚さは約４００オングストロームである。ＳＴＩは一般にポリシリコンストリップ３２０の上面の上方約４００オングストロームのところに延在し、ＳＴＩは基板面３７０の下方２０００オングストロームのところに延在して、メモリセルの列間の絶縁を図るようにしてもよい。

図４（Ａ）および図４（Ｂ）は、パターニングステップとエッチングステップとが後続するマスキング材（この例では、窒化シリコン（窒化物））の成膜を行った後の図３（Ａ）と図３（Ｂ）のそれぞれと同じ図を示す。図４（Ａ）の第１の部分は、このステップによって形成される別々の窒化シリコン部４１０を示す。また、パターニングステップとエッチングステップとによって形成される個々の第１のポリシリコンフローティングゲート部２３１も示されている。ポリシリコンと窒化シリコンとのエッチングが同じパターンで行われるので、個々の第１のポリシリコンフローティングゲート部２３１がフローティングゲート部２３１を覆う窒化シリコン部４１０を有する。窒化シリコン部４１０は、ｘ方向に基板の両端にわたって延在するストリップである。これらのシリコン窒化物ストリップ４１０は、ワードラインの代わりとなるようなダミーのワードラインとして機能するものであるが、後程除去される。図３（Ａ）でｙ方向に延在したポリシリコンストリップ３２０は図４（Ａ）ではエッチングされるので、窒化シリコン部４１０によって覆われた第１のフローティングゲート部２３１のみが残る。窒化シリコン部４１０は後続する注入ステップ用のマスク層として機能する。

注入中、露光領域の基板３５０内へ不純物を注入することによりソース／ドレイン領域２４０が形成される。この例では、露光される唯一の領域は、第１のポリシリコン部２３１によって覆われていないＳＴＩ領域２１０と、窒化シリコン部４１０との間の領域である。必要な電気特性に応じて異なる不純物を注入してもよい。例えば、砒素イオンを用いて、ｎ⁺ となるようにドープされた領域を形成することが可能である。

ソース／ドレイン領域２４０の注入が行われた後、シリコン二酸化物が基板面上にわたって成膜され、窒化シリコン部４１０間の領域を充填し、窒化シリコン部４１０上を覆う。窒化シリコン部４１０にわたって成膜される過剰なシリコン二酸化物は除去される。例えば、窒化シリコン上で停止するシリコン二酸化物スペーサエッチによって過剰なシリコン二酸化物のエッチングを行ってもよい。或いは、化学的機械的研磨（ＣＭＰ）によって過剰なシリコン二酸化物を除去してもよい。エッチングまたはＣＭＰのいずれかを行った結果として、ほぼ平らな表面が得られる。次いで、シリコン二酸化物と窒化シリコン部の双方がこの表面上で露光される。次いで、窒化シリコン部は、例えば燐酸（Ｈ₃ ＰＯ₄ ）ストリップを用いて除去される。この除去によって図５（Ａ）に示されている構造が残される。

図５（Ａ）および図５（Ｂ）は、注入ステップ、シリコン二酸化物の成膜および窒化シリコンの除去を行った後の前図と同じ図である。注入領域２４０はフローティングゲート２３１間にｙ方向に延在する。ｘ方向には、注入領域２４０がＳＴＩ領域まで延在する。シリコン二酸化物は、シリコン二酸化部５２０を有するパターンが施された層を形成し、露光された第１のポリシリコンフローティングゲート部２３１が残される。シリコン二酸化部５２０によって、第１の露光されたポリシリコンフローティングゲート部２３１をトレンチの底部に設けたトレンチがシリコン二酸化部５２０の間に形成される。このようにして形成されたシリコン二酸化物のパターンが施された層は第１のポリシリコンフローティングゲート部２３１に対して自己位置合せを行う。というのは、パターンが施された層内の開口部がポリシリコン部２３１の位置によって決定されるからである。

図６（Ａ）および図６（Ｂ）は、シリコン二酸化部５２０の側面に示されるスペーサ６１０を形成するために、窒化シリコンスペーサ層の成膜およびエッチバックが行われた後の前図と同じ図を示す。例えば、５００オングストロームの窒化シリコンを成膜し、次いで、窒化シリコンスペーサのエッチングを行って、第１のフローティングゲート部２３１を露光する窒化シリコンに開口部を形成することも可能である。スペーサ６１０は隣接するシリコン二酸化部５２０間の開口部をスペーサ６１０間のずっと狭い空隙まで小さくする。この空隙は第１のフローティングゲート部２３１の上面２３３から上方へ延在する。ポリシリコンが成膜されて、この空隙を充填し、物理的におよび電気的に連続したポリシリコン素子６２０が第１のポリシリコンフローティングゲート部２３１を用いて形成される。例えば、５００オングストロームのポリシリコンを成膜してスペーサ６１０間の空隙を充填し、ポリシリコン素子６２０を形成することが可能となる。ポリシリコンは典型的には、ポリシリコン素子６２０の形成に必要な高さよりも高い高さまで成膜され、次いで、適正な高さまでエッチバックされる。このエッチバック処理工程によって過剰なポリシリコンが除去される。このようにして、ポリシリコンの成膜後、ポリシリコンのエッチングが行われ、図６（Ｂ）に示されている構造が生成される。処理工程のこの時点で、ポリシリコン素子６２０はｘ方向に延在し、セル列の両端にわたって伸びる連続ストリップが形成される。

図７（Ａ）および図７（Ｂ）は、ポリシリコン素子６２０のエッチングを行って、各セル用の第２のフローティングゲート部２３２を形成した後の前図と同じ図を示す。これによって、各セル用の別々のフローティングゲート２３０が形成される。これは“スリットエッチ (slit etch)”と呼ばれている。既存の構造との必要なエッチパターンの位置合せを必要とするフォトリソグラフィステップによって決定されるパターンでエッチングが行われる。図に示されている例では、個々のフローティングゲート２３０間で形成される空隙は、ＳＴＩ領域２１０が存在するＳＴＩ領域２１０の幅よりも狭い。これによって、ＳＴＩ領域２１０のパターンとエッチングパターンとの位置合せにおける若干の誤差が許されることになる。

図８（Ａ）および図８（Ｂ）は、窒化シリコンスペーサ６１０の除去および誘電体層８１０の成膜が行われた後の前図と同じ図を示す。シリコン窒化物ストリップはＨ₃ ＰＯ₄ を用いて形成してもよい。窒化シリコンスペーサ６１０の除去によって、第２のポリシリコン部２３２はシリコン二酸化物構造５２０の対向する側面に露光されたままとなり、第１のポリシリコン部２３１の上面２３３も露光される。誘電体層８１０が成膜されて、ポリシリコン部のすべての露光面が覆われる。この例では、ＯＮＯ層の成膜が行われた。このような層は、約８０オングストロームの窒化シリコンが後続し、約５０オングストロームのシリコン二酸化物が後続する約５０オングストロームのシリコン二酸化物から成るものであってもよい。

図９（Ａ）および図９（Ｂ）は、コントロールゲートが形成された後の前図と同じ図を示す。この例では、このコントロールゲートは、ドープされたポリシリコン９１０から形成される導電性ゲートである。およそ１５００オングストロームのポリシリコンが成膜されて、シリコン二酸化部５２０間のトレンチが充填される。ポリシリコンをエッチバックしたり、ＣＭＰにかけたりして、過剰なポリシリコンの除去を行うようにしてもよい。エッチングステップやＣＭＰステップは、シリコン二酸化部５２０上にわたって存在し、シリコン二酸化部５２０に達すると停止する。ポリシリコン９１０は、４つの側面すべてと上方から出ている第２のポリシリコンフローティングゲート部２３２とを取り囲む。ポリシリコン９１０は個々のフローティングゲートにわたって導電性ゲートを形成する。導電性ゲートはフローティングゲートのプログラミング用および読み出し用コントロールゲートとして利用してもよい。ポリシリコン９１０は基板の両端にわたって延在するワードラインを形成する。１行のメモリセルからなるコントロールゲートはポリシリコンワードラインによって一体に接続される。

誘電体層８１０は、コントロールゲートポリシリコン９１０とフローティングゲート２３０とを分離する。これら２つのポリシリコン層間に存在するという理由で、誘電体層８１０は“ポリ間誘電体”と呼ばれることが多い。誘電体層８１０は、コントロールゲートとフローティングゲートとを直接の電気接続から絶縁するものであるが、これらのゲートの電気的結合を可能にするものでもある。個々のフローティングゲート２３０は、典型的にはシリコン二酸化物であるゲート誘電体層３１０によって基板から電気的に絶縁される。この電気的絶縁によって、フローティングゲート２３０は電荷記憶装置として機能することが可能となる。薄いゲート誘電体層３１０によって電荷が或る条件下でフローティングゲート２３０に入ることが可能となる。ソース／ドレイン領域２４０間で流れる電流に対するフローティングゲート２３０内の電荷の影響によって、フローティングゲート２３０内の電荷の存在を検出するようにしてもよい。フローティングゲート内の電荷レベルは論理レベルに対応するものであってもよく、これによって、データをセルに格納することも可能となる。

必要な場合、金属層または金属シリサイド層をポリシリコンに追加することによってワードラインの導電性をさらに高めるようにしてもよい。耐火金属を成膜し、次いで、焼き戻しを行ってシリサイドを形成することによって導電性を上げるようにしてもよい。例えば、コバルト（Ｃｏ）をシリコン上に成膜し、次いで、焼き戻しを行ってコバルトシリサイド（ＣｏＳｉ₂ ）を形成してもよい。シリサイド層は化学蒸着（ＣＶＤ）によって形成してもよい。例えば、タングステンシリサイド（ＷＳｉ₂ ）のＣＶＤを行ってもよい。

結論
前述した説明は本発明の特定の実施形態を詳述し、特定のアレイのアーキテクチャを使用する本発明の実施形態について説明するものである。しかし、本発明は本願明細書に開示した実施形態に限定されたり、所定の例で使用した特定のアーキテクチャに限定されたりするものではない。本発明が、添付の特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解されよう。

本発明の種々の態様が実現可能なフラッシュＥＥＰＲＯＭシステムをブロック図の形で示す。 本発明を利用するフローティングゲートメモリセルアレイの平面図である。 図２（Ａ）のアレイのフローティングゲートを例示する。 ポリシリコン成膜後の中間製造段階におけるＩＩ−ＩＩに沿った図２（Ａ）のアレイの断面を示す。 図３（Ａ）と同じ製造段階におけるＩ−Ｉに沿った図２（Ａ）のアレイの断面を示す。 窒化シリコンの成膜とエッチングを行った後の図３（Ａ）と同じ図を示す。 窒化シリコンの成膜とエッチングを行った後の図３（Ｂ）と同じ図を示す。 シリコン二酸化物の成膜と窒化シリコンの除去を行った後の図４（Ａ）と同じ図を示す。 シリコン二酸化物の成膜と窒化シリコンの除去を行った後の図４（Ｂ）と同じ図を示す。 窒化物スペーサと第２のポリシリコンフローティングゲート素子とを形成した後の図５（Ａ）と同じ図を示す。 窒化物スペーサと第２のポリシリコンフローティングゲート素子とを形成した後の図５（Ｂ）と同じ図を示す。 ワードライン方向に隣接するフローティングゲートを分離した後の図６（Ａ）と同じ図を示す。 ワードライン方向に隣接するフローティングゲートを分離した後の図６（Ｂ）と同じ図を示す。 ポリ間誘電体の成膜後の図７（Ａ）と同じ図を示す。 ポリ間誘電体の成膜後の図７（Ｂ）と同じ図を示す。 ポリシリコンコントロールゲート層の成膜後の図８（Ａ）と同じ図を示す。 ポリシリコンコントロールゲート層の成膜後の図８（Ｂ）と同じ図を示す。

Claims (12)

1. 半導体基板面上に不揮発性メモリセルアレイを作る方法であって、
   第１の方向に隔置され、かつ第１の方向に直交する第２の方向に伸びるシャロートレンチアイソレーション（ＳＴＩ）構造間に形成される第１のフローティングゲート部と基板との間にゲート誘電体層を設けて、前記基板面の両端にわたって前記第１のフローティングゲート部のアレイを形成するステップと、
   マスキング部を前記第１のフローティングゲート部に対して自己位置合せを行うように、第１のフローティングゲート部によって覆われていない前記基板の領域にわたってマスキング部を形成するステップと、
   第１のフローティングゲート部にわたって側壁スペーサを前記マスキング部の側面上に形成するステップと、
   少なくとも一方向に前記側壁スペーサによって画定され、かつ前記第１のフローティングゲート部に接触する第２のフローティングゲート部を形成するステップであって、前記第２のフローティングゲート部のうちの１つが個々の第１のフローティングゲート部用に形成され、第１のフローティングゲート部に接触する個々の第２のフローティングゲート部の一部が第１の方向に対応する第１のフローティングゲート部の端縁部の方向へ延在するステップと、
   前記側壁スペーサを除去し、それにより前記第１および第２のフローティングゲート部の表面を露出させるステップと、
   を有する方法。
2. 請求項１記載の方法において、
   ゲート材の層を成膜し、その後前記マスキング部とは異なる誘電体材料の層を前記ゲート材上にわたって成膜し、その後同じパターンで前記誘電体材料とゲート材とのエッチングを行うことにより、前記第１のフローティングゲート部を形成して、誘電体材料によって覆われた第１のフローティングゲート部を有する構造を形成する方法。
3. 請求項２記載の方法において、
   誘電体材料によって覆われた第１のフローティングゲート部が存在している間、前記基板内へ不純物を注入して、誘電体材料によって覆われたフローティングゲート部によって覆われていない基板領域のみに不純物を注入するステップをさらに有する方法。
4. 請求項２または３記載の方法において、
   前記基板面上にわたってマスキング材を成膜することにより前記マスキング部を形成し、その後誘電体材料によって覆われた第１のフローティングゲート部上にわたって存在するマスキング材を除去する方法。
5. 請求項４記載の方法において、
   誘電体材料によって覆われた第１のフローティングゲート部上にわたって存在する前記マスキング材を除去した後、前記誘電体材料を除去する方法。
6. 請求項１記載の方法において、
   窒化シリコンの成膜とエッチバックとによって前記側壁スペーサを形成する方法。
7. 請求項１記載の方法において、
   ポリシリコンの成膜とエッチバックとによって前記第２のフローティングゲート部を形成する方法。
8. 請求項１記載の方法において、
   前記露出されたフローティングゲート部の表面に誘電体層を形成するステップと、
   少なくとも一方向に前記フローティングゲートの両端にわたって延在し、かつ前記誘電体層と接触する導電性ゲートを形成するステップと、
   をさらに有する方法。
9. 請求項８記載の方法において、
   前記誘電体層は、ＯＮＯ層である方法。
10. 請求項８記載の方法において、
    前記導電性ゲートの最下端部の方が前記第２のフローティングゲート部の上端部よりも前記半導体基板面により近くなるように、前記導電性ゲートが前記半導体基板面へ向かって延在する方法。
11. 請求項１０記載の方法において、
    前記導電性ゲートは、上方からかつ４つの側面に接して前記第２のフローティングゲート部を取り囲むように延在する方法。
12. 請求項８記載の方法において、
    前記導電性ゲート上に金属を成膜し、シリサイド層を生成するために上昇した温度までさらすステップをさらに有する方法。

Images