KR0179163B1 - 비휘발성 메모리 셀 및 그 제조방법 - Google Patents

비휘발성 메모리 셀 및 그 제조방법 Download PDF

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Abstract

개선된 비휘발성 메모리 셀 및 그 제조방법에 관한 것으로, 이 비휘발성 메모리 셀은 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 소오스와 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역(Active Region); 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 인버스 T형상(Inverse T-shape)을 갖는 플로팅 게이트; 그리고 인버스 T형상을 갖는 플로팅 게이트의 표면상에 형성되는 콘트롤 게이트로 구성되고, 그 제조방법은 제1 도전형 기판상에 게이트 절연층으로서의 제1 절연층과, 제1 도전체층을 차례로 형성하는 스텝; 오픈영역(Open Region)을 갖는 제1 마스크를 제1 도전체층의 표면상에 덮는 스텝; 제2 도전체층을 제1 마스크 표면상 및 오픈영역내에 형성하고 나서 제1 마스크의 표면까지 에치백하여 상기 오픈영역내에 제2 도전체 패턴을 형성하는 스텝; 상기 제1 마스크를 제거하고 제2도전체층 패턴과 노출된 제1 도전체층의 표면상에 제2 절연층과 제3 도전체층울 차례로 형성하는 스텝; 제1 마스크의 오픈영역 보다 넓은 폭을 갖는 제2 마스크를 제2 도전체층 패턴상측에 위치된 제3 도전체층상에 씌운 후, 제3 도전체층과 제2 절연층 및 제1 도전체층을 함께 패터닝하여 제1 도전체 패턴과 커패시터 절련층으로서의 제2 절연체 패턴 및 콘트롤 게이트로서의 제3 도전체 패턴을 형성하는 스텝; 그리고 제3 도전체 패턴을 이온주입 마스크로 사용하여 제2 도전형의 불순물을 기판내에 주입하여 기판의 표면내에 일정간격을 두고 소오스와 드레인으로서의 불순물 확산영역을 형성하는 스텝들을 포함한다.

Description

비휘발성 메모리 셀 및 그 제조방법
제1도(a)는 종래 비휘발성 메모리 셀의 평면도.
제1도(b)는 제1도(a)의 A-A'선에 따른 단면도.
제1도(c)는 제1도(a)의 B-B'선에 따른 단면도.
제2도는 종래 비휘발성 메모리 셀의 커패시턴스 등가회로도.
제3도는 본 발명의 개념도.
제4도(a)는 본 발명의 제1실시예에 따른 비휘발성 메모리 셀의 평면도.
제4도(b는 제4도(a)의 A-A'선에 따른 단면도.
제4도(c)는 제4도(a)의 B-B'선에 따른 단면도.
제5도(a) 내지 (h)는 본 발명에 따른 비휘발성 메모리 셀의 제조공정을 보여주는 단면도들.
제6도(a)는 본 발명의 제2실시예에 따른 비휘발성 메모리 셀의 평면도.
제6도(b)는 제6도 (a)의 A-A'선에 따른 단면도.
제6도(c)는 제6도 (a)의 B-B'선에 따른 단면도.
본 발명은 EPROM, EEPROM 및 FLASH MEMORY 같은 비휘발성 메모리 셀 및 그 제조방법에 관한 것이다.
잘 알려진 바와 같이, 전기적으로 프로그패밍이 가능한 EPROM(Electrical Programming Read Only Memory), EEPROM(Electrical Programming Read Only Memory) 및 FLASH 메모리들을 비휘발성 메모리라고 한다.
종래 비휘발성 메모리 셀을 제1도(a) 내지 제1도(c)를 참조하여 설명하기로 한다.
제1도(a)는 종래 비휘발성 메모리 셀의 평면도를 나타낸 것이다.
제1도(a)에 따르면, 소오스(1)와 드레인(2) 및 채널영역(3)을 포함하는 엑티브 영역(4)이 먼저 형성되고, 플로팅 케이트(Floating Gate)(5)가 소오스(1)와 드레인(2) 사이에 형성된다.
즉, 플로팅 게이트(5)의 양측에서 부분들은 소오스(1)와 드레인(2)의 일부분과 중첩된다.
콘트롤 게이트(Control Gate)(6)는 액티브 영역(4)과 직교되게(Orthogonally) 플로팅 게이트(5) 상측에 형성된다.
잘 알려진 바와 같이, 제1도(a)에서 소오스(1)와, 드레인(2), 채널영역(3) 및 플로팅 게이트(5)는 하나의 MOS 트랜지스터를 구성한다.
제1도(b)는 제1도(a)의 A-A'선에 따른 단면도를 나타낸 것이다.
P형 기판(7)의 표면내에서 소오스(1)와 드레인(2)이 일정간격을 두고 형성되고, 소오스(1)와 드레인(2) 사이에 위치된 P형 기판(7)은 채널영역(3)이 된다.
게이트 절연막(8)은 P형 기판(7)의 표면상에서 소오스(1)와 드레인(2)에 걸쳐 형성되고, 게이트 절연막(8)상에는 플로팅 게이트(5)와 절연막(9) 및 콘트롤 게이트(6)가 차례로 형성된다.
제1도(c)는 제1도(a)의 B-B'선에 따른 단면도이다.
제1도(c)에 따르면, P형 기판(7)의 표면내에는 각 비휘발성 메모리 셀마다 인접하는 셀들과의 전기적 격리를 위한 두 채널스톱 영역(10a)(10b)들이 형성된다.
이 채널스톱 영역(10a)(10b)들 사이에 해당하는 P형 기판(7)의 영역은 액티브 영역(4)의 폭으로 정의된다.
게이트 절연막(8)은 P형 기판(7)의 표면상에서 채널스톱 영역(10a)(10b)들 사이에 걸쳐서 형성되고, 게이트 절연막(8)상에는 플로팅 게이트(5)와 절연막(9) 및 콘트롤 게이트(6)가 차례로 형성된다.
제1도(a) 내지 제1도(c)에 따르면, 상술한 바와 같이, 전계효과 트랜지스터(Field Effect Transistor)의 게이트 전극인 플로팅 게이트(5)가 콘트롤 게이트(6)와 중첩되는 구조로 형성된다.
플로팅 게이트(5)는 트랜지스터의 소오스(1), 드레인(2) 및 채널영역(3)과 얇은 게이트 절연막(8)에 의해 전기적으로 격리된다.
콘트롤 게이트(6)는 플로팅 게이트(5)의 상측에 위치되며 절연막(9)에 의해 플로팅 게이트(5)는 물론 트랜지스터의 소오스(1), 드레인(2) 및 채널영역(3)과 전기적으로 격리된다.
한편, 콘트롤 게이트(6)는 절연막(9)을 통해 플로팅 게이트(5)와 함께 커패시터를 형성한다.
여기서, 트랜지스터의 문턱전압(VT)은 플로팅 게이트(5)에 저장되어 있는 전하의 양에 따라서 조절된다.
이하에서, 제1도(a) 내지 제1도(c)에 나타낸 종래 비휘발성 메모리 셀의 동작을 설명하기로 한다.
트랜지스터의 문턱전압(VT)은 셀의 프로그램/소거(Erase)동작에 의해서 채널영역(3)으로 부터 얇은 게이트 절연막(8)을 통해 플로팅 게이트(5)에 주입되는 전하의 양에 의하여 두상태중 하나의 상태로 프로그램 된다.
트랜지스터의 프로그램된 문턱전압(VT)의 상태는 소오스(1), 드레인(2) 및 콘트롤 게이트(6)에 적절한 전압들을 인가한 조건에서 트랜지스터에 흐르는 전류의 레벨(Level)을 검출(Measuring)하는 것에 의해 리드된다(Read).
다시 말해서, 트랜지스터에 흐르는 전류의 레벨은 콘트롤 게이트(6)에 의해 선택된 셀의 트랜지스터가 ON상태로 프로그램 되어 있는지 또는 OFF상태로 프로그램 되어있는지를 알려준다.
즉, 리드동작에서 트랜지스터는 논리적으로는 0 또는 1을 리드하고, 전기적으로는 ON 또는 OFF상태로 동작한다.
종래 EPROM(Electrical Programming Read Only Memory)는 자외선을 쪼임으로써 프로그램된 상태를 소거(Erase) 하였으나, 최초의 EEPROM(Electrical Erasable Programming Read Only Memory)나 플래쉬 메모리(Flash Memory)들은 플로팅 게이트에 축적된 전하인 얇은 게이트 절연막을 통하여 이전(Transfer)시킴으로써 전기적으로 소거동작을 수행한다.
제2도는 제1도(a) 내지(c)에 나타낸 비휘발성 메모리 셀의 커패시터 등가회로를 나타낸 것이다.
제2도에 따르면, 비휘발성 메모리 셀의 플로팅 게이트(5)는 트랜지스터의 소오스(1), 드레인(2), 채널영역(3) 및 콘트롤 게이트(6)와 각각 커패시터(C1)(C2)(C3)(C4)를 구성한다.
제2도에서, 플로팅 게이트(5)에 대한 커패시턴스 커플링(Capacitance Coupling)은 커플링비(Coupling Ration)로 표현될 수 있으며, 그 커플링비(CC)는 아래의 식(1)으로 구해진다.
CC = C1/(C1+C2+C3+C4) - (1)
그러므로, 비휘발성 메모리 셀을 프로그램/소거할때, 콘트롤 게이트(6)에 인가된 전압에 의해 플로팅 게이트(5)의 전압이 결정된다.
즉, 플로팅 게이트(5)에 인가되는 전압값은 콘트롤 게이트(6)의 전압값에 커플링비(CC)를 곱한 값에 의한다.
결론적으로, 커플링 값(CC)이 1.0에 접근할수록 비휘발성 메모리 셀은 프로그램/소거동작시 이상적인 셀로서 동작하게 된다.
그러나, 제1도(a) 내지 제1도(c)에 나타낸 종래 비휘발성 메모리 셀은 다음과 같은 문제점들을 갖는다.
제1도(a) 내지 제1도(c)에 나타낸 종래 비휘발성 메모리 셀에서 커플링 비를 증가시키기 위해서는 커패시터(C1)의 값을 증가시켜야 한다.
커패시터(C1)의 값을 증가시키기 위해서는 플로팅 게이트(5)의 면적을 증가시켜야 한다.
그런데, 플로팅 게이트(5)의 면적을 증가시키면 콘트롤 게이트(6)와 플로팅 게이트(5)의 중첩되는 면적이 증가되어 커패시터(C1)의 값이 증가되지만, 플로팅 게이트(5)와 채널영역(3)의 중첩면적 또한 증가되어 나아가 커패시터(C3)의 값 또한 증가된다.
따라서, 커패시턴스 커플링비(CC) 값은 별로 커지지 않게 된다.
효과적으로 커플링비(CC)를 증가시키기 위해서는 커패시터(C1)의 값만을 증가시켜야 하는데 그것은 아래의 방법들로 가능하였다.
첫째, 콘트롤 게이트(6)와 플로팅 게이트(5) 사이에 형성되는 유전층(제1도에서 9)의 물질로서 유전상수가 큰 강유전체를 사용한다.
현재에는 그러한 유전체로서 실리콘 산화막(SiO2) 보다 유효 유전상수가 큰 적층구조의 유전층들이 사용된다.
그러한 적층구조의 유전층으로서는 실리콘 산화막(SiO2)/질화막(Nitride)/실리콘 산화막(ONO)이나 질화막/실리콘 산화막(SiO2)(NO)들이 주로 사용된다.
그러나, 그러한 유전율이 큰 강유전체는 아직 고전계에서의 신뢰성이 확보되지 않고 있으므로 아직 실용화 되지 못하고 있다.
둘째, 커플링비는 콘트롤 게이트(6)와 플로팅 게이트(5) 사이에 형성된 유전층의 두께를 줄이는 것에 의해 증가시킬 수 있다.
그러나, 유전층의 두께를 너무 줄이게 되면 고전계에서의 비휘발성 메모리 셀의 신뢰성이 크게 저하된다.
따라서, 유전층의 두께를 크게 줄이는 방법은 이미 제조공정 기술상 한계에 도달해있다.
셋째, 커플링비를 증가시키키 위해, 플로팅 게이트(5)와 채널영역(3)의 중첩면적은 증가시키지 않고 플로팅 게이트(5)와 콘트롤 게이트(6)의 중첩면적만을 증가시킬 수 있다.
이 방법은 텍스츄라이즈드 폴리실리콘(Texturized Polysilicon) 공정을 이용하여 커패시터(C1)의 유효 표면적을 증가시키는 것으로, 미국특허번호 5,089,869에 개시되어 있다.
그러나, 이 방법은 제조공정이 복잡할 뿐만 아니라 유전층의 신뢰도를 확보하는 것이 용이하지 않기 때문에 쉽게 사용될 수 없다.
본 발명의 위의 종래 문제점들을 해소시키기 위한 것으로서, 비휘발성 메모리 셀의 콘트롤 게이트와 플로팅 게이트와의 중첩된 면적을 증가시켜서 결과적으로 커패시턴스 커플링비(CC)를 증가시킬수 있는 비휘발성 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
위의 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 셀은 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 소오스와 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역(Active Region); 상기 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 인버스 T형상(Inverse T-shape)을 갖는 플로팅 게이트; 그리고 인버스 T형상을 갖는 플로팅 게이트 게이트의 표면상에 형성되는 콘트롤 게이트로 구성된다.
또한, 위의 목적을 달성하기 위하여, 본 발명에 따른 비휘발성 메모리 셀의 제조방법은 제1 도전형 기판상에 게이트 절연층으로서의 제1 절연층과, 제1 도전체층을 차례로 형성하는 스탭; 오픈영역(Open Region)을 갖는 제1 마스크를 제1 도전체층의 표면상에 덮는 스텝; 제2 도전체층을 제1 마스크 표면상 및 오픈영역내에 형성하고 나서 제1 마스크의 표면까지 에치백하여 오픈영역내에 제2 도전체 패턴을 형성하는 스텝; 제1 마스크를 제거하고 제2 도전체 패턴과 노출된 제1 도전체층의 표면상에 제2 절연층과 제3 도전체층을 차례로 형성하는 스텝; 제1 마스크의 오픈영역 보다 넓은 폭을 갖는 제2 마스크를 제2 도전체 패턴상측에 위치된 제3 도전체층상에 씌운후, 제3 도전체층와 제2 절연층 및 제1 도전체층을 함께 패터닝하여 제1 도전체 패턴과 커패시터 절연층으로서의 제2 절연체 패턴 및 콘트롤 게이트로서의 제3 도전체 패턴을 형성하는 스텝; 그리고 제3 도전체 패턴을 이온주입 마스크로 사용하여 제2 도전형의 불순물을 기판내에 주입하여 기판의 표면내에 일정간격을 두고 소오스와 드레인으로서의 불순물 확산영역들을 형성하는 스텝들을 구비한다.
이하에서 본 발명의 실시예들을 상세히 설명하기로 한다.
제3도는 본 발명의 개념도이다.
제3도에 따르면, 비휘발성 메모리 셀의 플로팅 게이트와 콘트롤 게이트의 중첩면적을 증가시키기 위해, 플로팅 게이트는 인버스 T형상(Inverse T-shape)을 갖으며, 콘트롤 게이트는 플로팅 게이트의 전표면을 감싸는 형태를 취하고 있다.
제1 실시예
제4도(a)는 본 발명의 제1 실시예에 따른 비휘발성 메모리 셀의 평면도이다.
제4도(a)에 따르면, 비휘발성 메모리 셀은 제1 도전형 기판(제4도(a)에서 P형 기판)(11); 제1 도전형 기판(11)의 표면내에 위치되고, 제2 도전형 소오스(제4도 a에서 N+1형)(12)와 드레인(13) 및 소오스(12)와 드레인(13) 사이에 위치된 채널영역(14)을 포함하는 액티브 영역(15); 제1 도전형 기판(11)의 표면상에서 소오스(12)와 드레인(13) 사이에 걸쳐서 형성되고 인버스 T-형상을 갖는 플로팅 게이트(16) 그리고 인버스 T-형상의 플로팅 게이트(16)의 표면상에 형성되는 콘트롤 게이트(17)로 구성된다.
여기서 특이사항은 플로팅 게이트(16)의 인버스 T-형상은 콘트롤 게이트(17)의 연장방향과는 동일하고 액티브 영역(15)의 연장방향과는 직교되는 방향으로 형성된다는 것이다.
또한, 제4도(a)에 따르면 액티브 영역(15)과 콘트롤 게이트(17)는 서로 직교되게 형성된다.
또한, 제4도(a)에 따르면, 플로팅 게이트(16)는 제1 도전형 기판(11)의 표면상에서 소오스(12)와 드레인(13) 사이에 걸쳐서 형성되고, 액티브 영역(15)의 배치방향과 직교되는 방향으로 인버스 T-형상을 갖는다.
즉, 플로팅 게이트(16)의 양측에지 부분들은 소오스(12)와 드레인(13)의 일부분과 중첩된다.
선행기술과 동일하게 제4도(a)에서도 소오스(12), 드레인(13), 채널영역(14) 및 플로팅 게이트(16)는 하나의 MOS(Metal On Semiconductor) 트랜지스터를 구성한다.
제4도(b)는 제4도(a)의 A-A'선에 따른 단면도를 나타낸 것이다.
제4도(b)에서, 제2 도전형(제4도 b에서 N+형) 소오스(12)와 드레인(13)을 제1 도전형(제4도 b에서 P형) 기판(11)의 표면내에서 일정간격을 두고 형성되고, 소오스(12)와 드레인(13) 사이에 위치된 기판(11)의 영역은 채널영역(14)이 된다.
게이트 절연막(18)은 기판(11)의 표면상에서, 구체적으로 채널영역(14)상에서 소오스(12)와 드레인(13) 사이에 걸쳐서 형성된다.
즉, 게이트 절연막(18)의 양측에지 부분들은 소오스(12)와 드레인(13)의 일부와 중첩된다.
이때, 게이트 절연층(18)은 전자의 터널링(Tunneling)이 가능하도록 충분히 얇은 두께를 갖는다.
게이트 절연막(18)상에는 플로팅 게이트(16), 절연막(19) 및 콘트롤 게이트(17)가 차례로 형성된다.
여기서, 절연막(19)은 플로팅 게이트(16)와 콘트롤 게이트(17)를 절연 시키는 역할을 한다.
제4도(b)에서, 인버스 T-형상을 갖는 플로팅 게이트(16)의 상측 부분의 높이(H)는 콘트롤 게이트(17)와 플로팅 게이트(16) 사이의 원하는 커패시턴스 값을 얻기 위해 조절될 수 있다.
제4도(c)는 제4도(a)의 B-B'선에 따른 단면도이다.
제4도(c)에 따르면, 제1 도전형 기판(11)의 표면내에는 각 비휘발성 메모리 셀마다 인접하는 셀들과의 전기적 격리를 위한 두 채널스톱 영역(21a)(20b)들이 형성된다.
여기서, 두 채널스톱 영역(20a)(20b)를 사이에 해당하는 기판(11)의 영역은 제4도(a)에서 액티브 영역(15)의 폭으로 정의된다.
플로팅 게이트(16)의 양측에지들은 각 인접하는 채널스톱층 영역(21a)(20b)과 중첩된다.
또한, 게이트 절연막(18)은 기판(11)의 표면상에서 두 채널스톱 영역(20a)(20b)들 사이에 걸쳐서 형성된다.
이 게이트 절연막(18)상에는 플로팅 게이트(16)와, 절연막(19) 및 콘트롤 게이트(17)가 차례로 형성된다.
제4도(b)와 (c)에서, 제1 도전형 기판(11)의 물질은 P형 실리콘이고, 소오스(12)와 드레인(b)은 기판(11)내에 형성된 N+형 불순물 확산영역들이며, 플로팅 게이트(16)와 콘트롤 게이트(17)의 물질은 N+형 폴리실리콘이다.
또한, 콘트롤 게이트(17)와 플로팅 게이트(16)를 절연시키는 절연막(19)의 물질은 실리콘 산화막(SiO2)과 적층구조의 절연막들인 실리콘 산화막/질화막/실리콘 산화막(ONO) 및 질화막/실리콘 산화막(N/O) 중 하나가 사용될 수 있다.
제4도(a) 내지 제4도(c)참조하여, 제1 실시예에 따른 비휘발성 메모리 셀들에 대한 설명을 정리하면 다음과 같다.
MOS 트랜지스터의 게이트인 플로팅 게이트(16)는 콘트롤 게이트(17)의 연장방향과 동일방향으로 인버스 T-형상을 갖으며 콘트롤 게이트(17)와 중첩된 구조를 갖는다.
플로팅 게이트(16)는 MOS 트랜지스터의 소오스(12), 드레인(13) 및 채널영역(14)과 얇은 게이트 절연막(18)을 통해 전기적으로 절연된다.
콘트롤 게이트(17)는 플로팅 게이트(16), 소오스(12), 드레인(13) 및 채널영역(14)과 게이트 절연막(18) 및 절연막(19)을 통해 전기적으로 절연되고, 플로팅 게이트(16)와는 절연막(19)을 통해 하나의 커패시터를 형성한다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 셀과 커패시터 등가회로는 제2도에 나타낸 종래 셀의 그것과 동일하므로 그 도시 및 설명을 생략하기로 한다.
기본적인 셀의 프로그램/소거(Erase)/리드(Read)동작 또한 종래 셀의 그것과 동일하므로 설명을 생략하기로 한다.
이하에서, 제1 실시예에 따른 비휘발성 메모리 셀의 제조공정을 첨부된 제5도(a) 내지 제5도(h)를 참조하여 설명하기로 한다.
제5도(a) 내지 (h)는 제4도(a)에서 A-A'선에 따른 공정단면도들이다.
먼저, 제5도(a)(b)에 나타낸 바와 같이, 제1 도전형 기판(21)을 마련하고, 이 제1 도전형 기판(21)상에 제1 절연층(22)과 제1 도전체층(23)을 차례로 형성한다.
제1 도전형 기판(21)은 낮은 농도로 도우핑(Doping)된 P형 실리콘 기판이며, 여기서, 제1 절연층(22)은 게이트 절연층으로서의 기능을 하며 셀의 프로그램/소거동작시에 전자의 터널링이 가능하도록 충분히 얇은 두께를 가지고 형성된다.
제1 절연층(22)의 물질로서는 실리콘 산화막(SiO2)이 사용되며 형성되는 형성방법으로서는 열적산화막 또는 CVD(Chemical Vapour Deposition)법이 사용된다.
제1 도전체층(23)으로서는 높은 농도로 도우핑된 N+형 폴리실리콘이 사용된다.
이어서, 제5도(c)에 나타낸 바와 같이, 오픈영역(Open Region)(24a)을 갖는 제1 마스크(24)를 제1 도전체층(23)의 표면상에 덮는다.
이 오픈영역(24a)은 제4도(b)에서 플로팅 게이트(16)의 상측부분, 즉 돌출부분을 형성하기 위한 것이다.
제5도(d)에 나타낸 바와 같이, 오픈 영역(24a)이 완전히 채워지도록 제2 도전체층(25)을 제1 마스크(24)상 및 오픈영역(24a)내에 형성하고난 후 제5도(e)에 나타낸 바와 같이, 제1마스크(24)의 표면까지 그 제2 도전체층(25)을 에치백(Etch Back)하여 오픈영역(24a)내에 제2 도전체 패턴(25a)을 형성한다.
이 제2 도전체 패턴(25a)은 제4도(b)에서 인버스 T-형상의 플로팅 게이트(10)중 상측부분으로서의 기능을 한다.
이어서 제5도(f)(g)에 나타낸 바와 같이, 제1 마스크(24)를 제거한 후 제2 절연층(26)과 제3 도전체층(27)을 차례로 형성한다.
이때, 제3 도전체층(27)의 연장방향은 위의 제1 마스크(24)의 오픈영역(24a) 및 제1 도전체층(23)의 연장방향과 동일하다.
이어서, 제1 마스크(24)의 오픈영역(24a)에 보다 넓은 폭을 갖는 제2 마스크(28)를 제2 도전체층 패턴(25a) 상측에 위치된 제3 도전체층(27)상에 씌운다.
그리고, 제5도(h)에 나타낸 바와 같이, 제3 도전체층(27)과, 제2 절연층(26) 및 제1 도전체층(23)을 함께 패터닝 하여 제1 도전체 패턴(23a)과 제2 절연층 패턴(26a) 및 제3 도전체 패턴(27a)을 형성한다.
여기서, 제1 도전체층(23)과, 제2 도전체층(25) 및 제3 도전체층(27)의 물질로서는 N+형 폴리실리콘이 사용된다.
또한, 제2 절연층(26)의 물질로서는 실리콘 산화막 또는 적층구조의 절연층이 사용될 수 있다.
적층구조의 절연층으로서는 실리콘 산화막/질화막/실리콘 산화막(ONO) 또는 질화막/실리콘 산화막(N/O)이 사용된다.
이어서, 제2 마스크(28)를 벗겨낸후 제3 도전체 패턴(27a)을 이온주입 마스크로하여 제1 도전형(P형) 기판(21)내에 고농도의 제2 도전형(N+형) 불순물 이온을 주입하는 것에 의해 소오스(29)와 드레인(30)으로서의 불순물 확산영역들을 일정 간격을 두고 기판(21)의 표면내에 형성한다.
제5도(h)에 나타낸 바와 같이, 제1 도전체 패턴(23a)은 인버스 T-형상을 갖는 플로팅 게이트의 하측부분으로서 제2 도전체 패턴(25a)과 함께 인버스 T-형상을 갖는 플로팅 게이트를 구성한다.
제2 실시예
제6도(a) 내지 제6도(c)는 본 발명의 제2 실시에에 따른 비휘발성 메모리 셀을 보여주는 것으로, 제4도(a) 내지 (c)와 동일하게 플로팅 게이트와 콘트롤 게이트의 중첩 표면적을 종래 기술에 비해 증가시킬수 있음을 알 수 있다.
제2 실시예에 따르면, 인버스 T-형상을 갖는 플로팅 게이트는 액티브 영역의 연장 방향과 동일하고 콘트롤 게이트의 연장방향과는 직교하는 방향으로 형성된다.
제6도(a)는 본 발명의 제2 실시예에 따른 비휘발성 메모리 셀의 평면도이다.
제6도(a)에 따르면, 비휘발성 메모리 셀은 제1 도전형 기판(P형)(31); 제1 도전형 기판(31)의 표면내에 위치되고, 제2 도전형(N+형) 소오스(32)와, 드레인(33) 및 소오스(32)와 드레인(33) 사이에 위치된 채널영역(34)을 포함하는 액티브 영역(35); 제1 도전형 기판(31)의 표면상에서 소오스(32)와 드레인(33) 사이에 걸쳐서 형성되고 인버스 T-형상을 갖는 플로팅 게이트(36); 그리고 인버스-T형상을 갖는 플로팅 게이트(36)의 표면상에 형성되는 콘트롤 게이트(37)로 구성된다.
여기서, 특이사항은 플로팅 게이트(36)의 인버스 T-형상은 콘트롤 게이트(37)의 연장방향과는 직교되게, 액티브 영역(35)의 연장방향과는 동일한 방향으로 형성된다는 것이다.
제6도(b)는 제6도(a)의 A-A'선에 따른 단면도로서, 제1 도전형 기판(1)의 표면내에 제2 도전형 소오스(32)와 드레인(33)이 일정간격을 두고 형성되고, 소오스(32)와 드레인(33) 사이에 위치된 기판(31)의 영역은 채널영역(34)이 된다.
게이트 절연막(38)은 기판(31)의 표면상에서 소오스(32)와 드레인(33)에 걸쳐서 형성된다.
즉, 게이트 절연막(38)의 양측에지 부분들은 각각 소오스(32)와 드레인(33)의 일부분과 중첩된다.
게이트 절연막(38)상에는 플로팅 게이트(36), 커패시터 절연막(39) 및 콘트롤 게이트(37)가 차례로 형성된다.
제6도(c)는 제6도(a)의 B-B'선에 따른 단면도이다.
제6도(c)에 따르면, 제1 도전형 기판(31)내에는 각 셀마다 인접하는 셀들과의 전기적 격리를 위한 두채널스톱 영역(40a)(40b)이 형성된다.
두채널스톱 영역(40a)(40b) 사이의 폭은 액티브 영역(35)의 폭으로 정의된다.
게이트 절연막(38)은 기판(31)의 표면상에서 두채널스톱 영역(40a)(40b)에 걸쳐서 형성된다.
즉, 게이트 절연막(38)의 양측에서 부분들은 채널스톱 영역(40a)(40b)의 일부분과 중첩된다.
게이트 절연층(38) 표면상에는 플로팅 게이트(36)와 커패시터 절연층(39) 및 콘트롤 게이트(37)가 순차적으로 형성된다.
상술한 바와 같이, 제2 실시에는 제1 실시에와 거의 유사하며 인버스의 T-형상의 플로팅 게이트(36)가 콘트롤 게이트(37)의 연장방향과는 직교되고, 액티브 영역(35)의 연장방향과는 동일한 방향으로 형성된다는 점에서 구별될 수 있다.
이하, 제조공정 또한 제1 실시예와 동일하므로 그 설명을 생략하기로 한다.
이상 설명된 바와 같이 본 발명의 실시예들은 다음과 같은 이점들을 얻을 수 있다.
첫째, 플로팅 게이트가 인버스 T-형상을 가지므로, 콘트롤 게이트와의 중첩되는 표면적이 증가된다.
따라서, 효과적으로 플로팅 게이트와 콘트롤 게이트와의 중첩 커패시터(c1)의 값이 증가되고 더우기 커패시터 커플링비(CC)가 증가된다.
또한 커패시터(c1)의 원하는 표면적은 제4도(b)에서의 인버스 T-형상의 상측부분의 높이(h)를 조절하는 것에 의해 쉽게 얻을 수 있다.
둘째, 채널영역의 길이와는 무관하게 커패시터의 원하는 표면적을 얻을 수 있으므로 짧은 채널영역의 길이를 갖는 MOS 트랜지스터를 포함하는 비휘발성 메모리 셀에 유리하게 적용할 수 있다.

Claims (25)

  1. 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 소오스와 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역(Active Region); 상기 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 인버스 T형상(Inverse T-shape)을 갖는 플로팅 게이트; 그리고 상기 인버스 T형상을 갖는 플로팅 게이트의 표면상에 형성되는 콘트롤 게이트로 구성됨을 특징으로 하는 비휘발성 메모리 셀.
  2. 제1항에 있어서, 액티브 영역과 콘트롤 게이트는 서로 직교되게 형성되는 것을 특징으로 하는 비휘발성 메모리 셀.
  3. 제1항에 있어서, 기판과 플로팅 게이트 사이에 형성되고 전자의 터널링이 가능하도록 얇은 두께를 갖는 게이트 절연층; 그리고 플로팅 게이트와 콘트롤 게이트 사이에 형성되고 그들은 서로 절연시키는 커패시터 절연층이 더 구비됨을 특징으로 하는 비휘발성 메모리 셀.
  4. 제3항에 있어서, 게이트 절연층은 실리콘 산화막(SiO2)임을 특징으로 하는 비휘발성 메모리 셀.
  5. 제3항에 있어서, 플로팅 게이트와 콘트롤 게이트를 절연시키는 층은 실리콘 산화막(SiO2)임을 특징으로 하는 비휘발성 메모리 셀.
  6. 제3항에 있어서, 플로팅 게이트와 콘트롤 게이트를 절연시키는 층은 실리콘 산화막/질화막/실리콘 산화막으로 구성된 적층구조의 절연막임을 특징으로 하는 비휘발성 메모리 셀.
  7. 제3항에 있어서, 플로팅 게이트와 콘트롤 게이트를 절연시키는 층은 질화막/실리콘 산화막으로 구성된 적층구조의 절연막임을 특징으로 하는 비휘발성 메모리 셀.
  8. 제1항에 있어서, 콘트롤 게이트의 연장방향으로 기판의 표면내에 플로팅 게이트의 양측에서 각각 채널스톱 영역이 더 구비됨을 특징으로 하는 비휘발성 메모리 셀.
  9. 제8항에 있어서, 플로팅 게이트의 양측에지 부분들은 각 인접하는 채널스톱 영역들과 중첩되는 것을 특징으로 하는 비휘발성 메모리 셀.
  10. 제1항에 있어서, 제1도전형 기판은 P형 폴리실리콘, 제2 도전형 소오스와 드레인 N+형 불순물 확산영역들이고, 플로팅 게이트와 콘트롤 게이트는 N+형 폴리실리콘임을 특징으로 하는 비휘발성 메모리 셀.
  11. 제1항에 있어서, 인버스 T형상을 갖는 플로팅 게이트의 상측부분의 높이(h)는 콘트롤 게이트와 플로팅 게이트 사이의 원하는 커패시턴스 값을 얻기 위해 조절될 수 있음을 특징으로 하는 비휘발성 메모리 셀.
  12. 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역; 상기 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 액티브 영역의 연장방향과 동일방향으로 인버스 T형상을 갖는 플로팅 게이트; 그리고 상기 인버스 T형상을 갖는 플로팅 게이트의 표면상에 형성되고 액티브 영역에 대해 직교하여 배치되는 콘트롤 게이트로 구성됨을 특징으로 하는 비휘발성 메모리 셀.
  13. 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 소오스와 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역; 상기 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 액티브 영역의 연장방향과 직교되는 방향으로 인버스 T형상을 갖는 플로팅 게이트; 그리고 상기 플로팅 게이트의 표면상에 형성되고 액티브 영역의 연장방향과 직교되는 방향으로 배치되는 콘트롤 게이트로 구성됨을 특징으로 하는 비휘발성 메모리 셀.
  14. 제1 도전형 기판상에 게이트 절연층으로서의 제1 절연층과, 제1 도전체층을 차례로 형성하는 스텝; 오픈영역(Open Region)을 갖는 제1 마스크를 제1 도전체층의 표면상에 덮는 스텝; 제2 도전체층을 제1 마스크 표면상 및 오픈영역내에 형성하고 나서 제1 마스크의 표면까지 에치백하여 상기 오픈영역내에 제2 도전체 패턴을 형성하는 스텝; 상기 제1 마스크를 제거하고 제2 도전체층 패턴과 노출된 제1 도전체층의 표면상에 제2 절연층과 제3 도전체층을 차례로 형성하는 스텝; 제1 마스크의 오픈영역 보다 넓은 폭을 갖는 제2 마스크를 제2 도전체층 패턴 상측에 위치된 제3 도전체층상에 씌운후, 제3 도전체층과 제2 절연층 및 제1 도전체층을 함께 피터닝 하여 제1 도전체 패턴과 커패시터 절연층으로서의 제1 절연체 패턴 및 콘트롤 게이트로서의 제3 도전체 패턴을 형성하는 스텝; 그리고 제3 도전체 패턴을 이온주입 마스크로 사용하여 제2 도전형의 불순물을 기판내에 주입하여 기판의 표면내에 일정간격을 두고 소오스와 드레인으로서의 불순물 확산영역들을 형성하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  15. 제14항에 있어서, 제1 절연층은 전자의 터널링이 가능하도록 충분히 얇은 두께를 가는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  16. 제14항에 있어서, 제1 절연층은 열적산화법 및 CVD법 중 하나의 의해 성장됨을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  17. 제16항에 있어서, 열적산화법은 LOCOS(Local Oxidation of Sillcon)법임을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  18. 제14항에 있어서, 제1 절연층은 실리콘 산화막임을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  19. 제14항에 있어서, 제1 도전체 패턴은 제2 도전체 패턴과 함께 인버스 T형상의 플로팅 게이트를 구성함을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  20. 제14항에 있어서, 제1 도전형 기판은 P형 실리콘 기판이고, 제2 도전형 소오스와 드레인은 N+형 불순물 확산영역임을 특징으로 하는 특징으로 하는 비휘발성 메모리 셀 제조방법.
  21. 제14항에 있어서, 제1 마스크의 오픈영역은 제3 도전체층의 연장방향과 동일방항으로 연장됨을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  22. 제14항에 있어서, 제1 마스크의 오픈영역은 제3 도전체의 연장방향과 직교되는 방향으로 연장됨을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  23. 제14항에 있어서, 제1, 제2 및 제3 도전층은 N+형 폴리실리콘임을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  24. 제14항에 있어서, 제2 절연층은 실리콘 산화막 또는 적층절연막으로 형성됨을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  25. 제24항에 있어서, 적층절연층은 실리콘 산화막/질화막/실리콘 산화막(O/N/O)과 질화막/실리콘 산화막(N/O)중 어느 하나임을 특징으로 하는 비휘발성 메모리 셀 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101140151B1 (ko) * 2003-06-20 2012-05-02 쌘디스크 코포레이션 수직 프로젝션을 갖는 플로우팅 게이트 구조

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192551B1 (ko) * 1996-05-16 1999-06-15 구본준 반도체 메모리 소자 및 그의 제조방법
US6166409A (en) * 1996-09-13 2000-12-26 Alliance Semiconductor Corporation Flash EPROM memory cell having increased capacitive coupling
US6323514B1 (en) * 1999-07-06 2001-11-27 Micron Technology, Inc. Container structure for floating gate memory device and method for forming same
US6762092B2 (en) * 2001-08-08 2004-07-13 Sandisk Corporation Scalable self-aligned dual floating gate memory cell array and methods of forming the array
KR100398579B1 (ko) * 2001-10-30 2003-09-19 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
US6894930B2 (en) 2002-06-19 2005-05-17 Sandisk Corporation Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND
US6562682B1 (en) * 2002-09-12 2003-05-13 Macronix International Co., Ltd. Method for forming gate
US6908817B2 (en) * 2002-10-09 2005-06-21 Sandisk Corporation Flash memory array with increased coupling between floating and control gates
CN1324693C (zh) * 2003-07-24 2007-07-04 旺宏电子股份有限公司 闪存的制造方法
US7221008B2 (en) * 2003-10-06 2007-05-22 Sandisk Corporation Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory
US7183153B2 (en) 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
JP2005277035A (ja) * 2004-03-24 2005-10-06 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US7094645B2 (en) * 2004-09-17 2006-08-22 Freescale Semiconductor, Inc. Programming and erasing structure for a floating gate memory cell and method of making
US7183161B2 (en) * 2004-09-17 2007-02-27 Freescale Semiconductor, Inc. Programming and erasing structure for a floating gate memory cell and method of making
JP4761747B2 (ja) 2004-09-22 2011-08-31 株式会社東芝 半導体装置
US7381615B2 (en) 2004-11-23 2008-06-03 Sandisk Corporation Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices
US7402886B2 (en) * 2004-11-23 2008-07-22 Sandisk Corporation Memory with self-aligned trenches for narrow gap isolation regions
CN100346471C (zh) * 2004-12-16 2007-10-31 旺宏电子股份有限公司 闪存存储元件的制造方法
US7482223B2 (en) 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
JP4642543B2 (ja) * 2005-05-09 2011-03-02 東京エレクトロン株式会社 周縁露光装置、塗布、現像装置及び周縁露光方法
JP4250617B2 (ja) 2005-06-08 2009-04-08 株式会社東芝 不揮発性半導体記憶装置とその製造方法
JP2007005380A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 半導体装置
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
KR100667649B1 (ko) * 2005-12-22 2007-01-12 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
US7615445B2 (en) 2006-09-21 2009-11-10 Sandisk Corporation Methods of reducing coupling between floating gates in nonvolatile memory
WO2008036484A2 (en) * 2006-09-21 2008-03-27 Sandisk Corporation Nonvolatile memory with reduced coupling between floating gates
US20080074920A1 (en) * 2006-09-21 2008-03-27 Henry Chien Nonvolatile Memory with Reduced Coupling Between Floating Gates
US20080160680A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Methods of fabricating shield plates for reduced field coupling in nonvolatile memory
US20080157169A1 (en) * 2006-12-28 2008-07-03 Yuan Jack H Shield plates for reduced field coupling in nonvolatile memory
US7732275B2 (en) * 2007-03-29 2010-06-08 Sandisk Corporation Methods of forming NAND flash memory with fixed charge
WO2008088654A1 (en) * 2007-01-12 2008-07-24 Sandisk Corporation Nand memory with dual control gates having fixed charge layer below control gates
US7619926B2 (en) * 2007-03-29 2009-11-17 Sandisk Corporation NAND flash memory with fixed charge
US7494870B2 (en) * 2007-01-12 2009-02-24 Sandisk Corporation Methods of forming NAND memory with virtual channel
US7745285B2 (en) * 2007-03-30 2010-06-29 Sandisk Corporation Methods of forming and operating NAND memory with side-tunneling
JP2009094170A (ja) * 2007-10-04 2009-04-30 Nec Electronics Corp 不揮発性半導体メモリ及びその製造方法
JP2009135373A (ja) * 2007-12-03 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
US8258564B2 (en) * 2008-04-17 2012-09-04 Qimonda Ag Integrated circuit with floating-gate electrodes including a transition metal and corresponding manufacturing method
US7915124B2 (en) * 2008-07-09 2011-03-29 Sandisk Corporation Method of forming dielectric layer above floating gate for reducing leakage current
US7919809B2 (en) * 2008-07-09 2011-04-05 Sandisk Corporation Dielectric layer above floating gate for reducing leakage current
EP2308080A1 (en) * 2008-07-09 2011-04-13 Sandisk Corporation Dielectric cap above floating gate
US8207036B2 (en) * 2008-09-30 2012-06-26 Sandisk Technologies Inc. Method for forming self-aligned dielectric cap above floating gate
US9728410B2 (en) 2014-10-07 2017-08-08 Nxp Usa, Inc. Split-gate non-volatile memory (NVM) cell and method therefor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994873A (en) * 1988-10-17 1991-02-19 Motorola, Inc. Local interconnect for stacked polysilicon device
US5111270A (en) * 1990-02-22 1992-05-05 Intel Corporation Three-dimensional contactless non-volatile memory cell
US5089867A (en) * 1991-05-06 1992-02-18 Micron Technology, Inc. High control gate/floating gate coupling for EPROMs, E2 PROMs, and Flash E2 PROMs
JPH04364786A (ja) * 1991-06-12 1992-12-17 Toshiba Corp 半導体記憶装置
JP3028984B2 (ja) * 1991-09-30 2000-04-04 ローム株式会社 不揮発性半導体記憶装置の製造方法
JPH05335588A (ja) * 1992-05-28 1993-12-17 Sony Corp 不揮発性メモリー装置及び不揮発性メモリー装置の製造方法
JP2682386B2 (ja) * 1993-07-27 1997-11-26 日本電気株式会社 半導体装置の製造方法
US5459091A (en) * 1993-10-12 1995-10-17 Goldstar Electron Co., Ltd. Method for fabricating a non-volatile memory device
US5397725A (en) * 1993-10-28 1995-03-14 National Semiconductor Corporation Method of controlling oxide thinning in an EPROM or flash memory array
US5413949A (en) * 1994-04-26 1995-05-09 United Microelectronics Corporation Method of making self-aligned MOSFET
US5498560A (en) * 1994-09-16 1996-03-12 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
US5677216A (en) * 1997-01-07 1997-10-14 Vanguard International Semiconductor Corporation Method of manufacturing a floating gate with high gate coupling ratio

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101140151B1 (ko) * 2003-06-20 2012-05-02 쌘디스크 코포레이션 수직 프로젝션을 갖는 플로우팅 게이트 구조

Also Published As

Publication number Publication date
DE19617632C2 (de) 2001-07-12
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JPH09186257A (ja) 1997-07-15

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