JP3028984B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JP3028984B2 JP3028984B2 JP3280796A JP28079691A JP3028984B2 JP 3028984 B2 JP3028984 B2 JP 3028984B2 JP 3280796 A JP3280796 A JP 3280796A JP 28079691 A JP28079691 A JP 28079691A JP 3028984 B2 JP3028984 B2 JP 3028984B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ（erasable
and programmable ROM ）や、ＥＥＰＲＯＭ（electric
al erasable and programmable ROM）のような不揮発性
半導体記憶装置に係り、特にフローティングゲート構造
を備えた不揮発性半導体記憶装置の製造方法に関する。
and programmable ROM ）や、ＥＥＰＲＯＭ（electric
al erasable and programmable ROM）のような不揮発性
半導体記憶装置に係り、特にフローティングゲート構造
を備えた不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】以下、図４を参照して、従来の不揮発性
半導体記憶装置のメモリセルの構造を説明する。Ｐ型シ
リコン基板１上にゲート酸化膜２を介して、フローティ
ングゲート１３、絶縁膜１７、およびコントロールゲー
ト１８がその順に積層形成されている。これらのゲート
および図示しないフィールド酸化膜をマスクとしてＮ+
領域であるソース領域９とドレイン領域１０とが自己整
合によって形成されている。
半導体記憶装置のメモリセルの構造を説明する。Ｐ型シ
リコン基板１上にゲート酸化膜２を介して、フローティ
ングゲート１３、絶縁膜１７、およびコントロールゲー
ト１８がその順に積層形成されている。これらのゲート
および図示しないフィールド酸化膜をマスクとしてＮ+
領域であるソース領域９とドレイン領域１０とが自己整
合によって形成されている。
【０００３】このようなメモリセルにおいて、コントロ
ールゲート１８に正の高電圧を印加すると、フローティ
ングゲート１３に電荷が蓄積され、逆に、コントロール
ゲート１８に負の高電圧を印加することにより、前記蓄
積された電荷が消去される。データの読み出しは、コン
トロールゲート１８に正の低電圧を印加することによっ
て行われる。このとき、フローティングゲート１３に電
荷が蓄積されていれば、チャンネル領域１１が反転しな
いので、電流が流れない状態、すなわち、データ「１」
が読み出される。一方、フローティングゲート１３に電
荷が蓄積されていなければ、チャンネル領域１１が反転
し、電流が流れる状態、すなわち、データ「０」が読み
出される。
ールゲート１８に正の高電圧を印加すると、フローティ
ングゲート１３に電荷が蓄積され、逆に、コントロール
ゲート１８に負の高電圧を印加することにより、前記蓄
積された電荷が消去される。データの読み出しは、コン
トロールゲート１８に正の低電圧を印加することによっ
て行われる。このとき、フローティングゲート１３に電
荷が蓄積されていれば、チャンネル領域１１が反転しな
いので、電流が流れない状態、すなわち、データ「１」
が読み出される。一方、フローティングゲート１３に電
荷が蓄積されていなければ、チャンネル領域１１が反転
し、電流が流れる状態、すなわち、データ「０」が読み
出される。
【０００４】
【発明が解決しようとする課題】ところで、上述したメ
モリセルのフローティングゲート１３への電荷の注入、
あるいは電荷の消去の効率は、フローティングゲート１
３とコントロールゲート１８間の静電容量Ｃに依存して
いる。すなわち、データの書き込み／消去時にコントロ
ールゲート１８に印加される高電圧は、ゲート酸化膜２
および絶縁膜１７によって分圧されるが、ゲート酸化膜
２に作用する分圧値が高いほど上記効率が高くなる。そ
のためには、チャンネル領域１１とフローティングゲー
ト１３間の静電容量Ｃ0 に対して、フローティングゲー
ト１３とコントロールゲート１８間の静電容量Ｃを大き
くすればよい。静電容量Ｃを大きくするには、絶縁膜１
７を薄膜化すればよいのであるが、あまり薄くすると絶
縁膜１７にピンホールが生じやすくなり、フローティン
グゲート１３とコントロールゲート１８間の絶縁性が低
下する。そのため、従来の構造の不揮発性半導体記憶装
置では、フローティングゲート１３とコントロールゲー
ト１８間の静電容量Ｃを十分大きくすることが困難であ
った。
モリセルのフローティングゲート１３への電荷の注入、
あるいは電荷の消去の効率は、フローティングゲート１
３とコントロールゲート１８間の静電容量Ｃに依存して
いる。すなわち、データの書き込み／消去時にコントロ
ールゲート１８に印加される高電圧は、ゲート酸化膜２
および絶縁膜１７によって分圧されるが、ゲート酸化膜
２に作用する分圧値が高いほど上記効率が高くなる。そ
のためには、チャンネル領域１１とフローティングゲー
ト１３間の静電容量Ｃ0 に対して、フローティングゲー
ト１３とコントロールゲート１８間の静電容量Ｃを大き
くすればよい。静電容量Ｃを大きくするには、絶縁膜１
７を薄膜化すればよいのであるが、あまり薄くすると絶
縁膜１７にピンホールが生じやすくなり、フローティン
グゲート１３とコントロールゲート１８間の絶縁性が低
下する。そのため、従来の構造の不揮発性半導体記憶装
置では、フローティングゲート１３とコントロールゲー
ト１８間の静電容量Ｃを十分大きくすることが困難であ
った。
【０００５】本発明は、このような事情に鑑みてなされ
たものであって、フローティングゲートとコントロール
ゲート間の静電容量を大きくすることにより、信号電荷
の書き込み／消去効率の高い不揮発性半導体記憶装置の
製造方法を提供することを目的としている。
たものであって、フローティングゲートとコントロール
ゲート間の静電容量を大きくすることにより、信号電荷
の書き込み／消去効率の高い不揮発性半導体記憶装置の
製造方法を提供することを目的としている。
【０００６】（削除）
【０００７】
【課題を解決するための手段】 本発明は、このような目
的を達成するために、次のような構成をとる。 すなわ
ち、請求項１に記載の発明は、フローティングゲート構
造を持つ不揮発性半導体記憶装置の製造方法であって、
半導体基板上にゲート酸化膜、第１の導電層、および第
１のマスク層をその順に積層形成する第１工程と、前記
第１のマスク層のチャネル形成領域に窓開けを行う第２
工程と、窓開けされた第１のマスク層の上に第２のマス
ク層を形成する第３工程と、第２のマスク層を異方性エ
ッチングすることにより、第１のマスク層の窓開け部分
に第２のマスク層のサイドウォールを形成する第４工程
と、前記第１のマスク層および前記サイドウォールをマ
スクとして、前記第１の導電層の表面部に溝を形成する
第５工程と、前記第５工程の後に、前記第１のマスク層
および前記サイドウォールを除去して、絶縁膜および第
２の導電層を形成する第６工程と、前記第１の導電層、
絶縁膜、および第２の導電層をパターンニングしてフロ
ーティングゲート構造を形成する第７工程と、前記フロ
ーティングゲート構造を形成した後に、ソースおよびド
レイン領域を自己整合で形成する第８工程と、を備えた
ものである。
的を達成するために、次のような構成をとる。 すなわ
ち、請求項１に記載の発明は、フローティングゲート構
造を持つ不揮発性半導体記憶装置の製造方法であって、
半導体基板上にゲート酸化膜、第１の導電層、および第
１のマスク層をその順に積層形成する第１工程と、前記
第１のマスク層のチャネル形成領域に窓開けを行う第２
工程と、窓開けされた第１のマスク層の上に第２のマス
ク層を形成する第３工程と、第２のマスク層を異方性エ
ッチングすることにより、第１のマスク層の窓開け部分
に第２のマスク層のサイドウォールを形成する第４工程
と、前記第１のマスク層および前記サイドウォールをマ
スクとして、前記第１の導電層の表面部に溝を形成する
第５工程と、前記第５工程の後に、前記第１のマスク層
および前記サイドウォールを除去して、絶縁膜および第
２の導電層を形成する第６工程と、前記第１の導電層、
絶縁膜、および第２の導電層をパターンニングしてフロ
ーティングゲート構造を形成する第７工程と、前記フロ
ーティングゲート構造を形成した後に、ソースおよびド
レイン領域を自己整合で形成する第８工程と、を備えた
ものである。
【０００８】（削除）
【０００９】
【作用】 請求項１に記載の発明によれば、第１のマスク
層のチャネル形成領域に形成された窓部分にサイドウォ
ールを形成し、前記第１のマスク層とサイドウォールを
マスクとして自己整合によって第１の導電層の表面部に
溝を形成し、その上に絶縁膜および第２の導電層を積層
することによりフローティングゲート構造を実現してい
るので、第１の導電層（フローティングゲート）と第２
の導電層（コントロールゲート）との間に、デザインル
ールによって決まる最小寸法よりも小さな溝型キャパシ
タを形成することができる。
層のチャネル形成領域に形成された窓部分にサイドウォ
ールを形成し、前記第１のマスク層とサイドウォールを
マスクとして自己整合によって第１の導電層の表面部に
溝を形成し、その上に絶縁膜および第２の導電層を積層
することによりフローティングゲート構造を実現してい
るので、第１の導電層（フローティングゲート）と第２
の導電層（コントロールゲート）との間に、デザインル
ールによって決まる最小寸法よりも小さな溝型キャパシ
タを形成することができる。
【００１０】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明に係る不揮発性メモリの一実施
例の素子構造を示した断面図である。図１において、図
４と同一符号で示した部分は、従来例と同一構成である
ので、ここでの説明は省略する。本実施例の特徴は、フ
ローティングゲート構造にあり、具体的には、ゲート酸
化膜２の上に凹状のフローティングゲート３と、絶縁膜
７と、凸状のコントロールゲート８とをその順に積層形
成したことにある。これにより、チャンネル領域１１と
フローティングゲート３間のゲート酸化膜２の面積に対
して、フローティングゲート３とコントロールゲート８
間の絶縁膜７の面積を大きくすることができるので、チ
ャンネル領域１１とフローティングゲート３間の静電容
量Ｃ0 に対して、フローティングゲート３とコントロー
ルゲート８間の静電容量Ｃが大きくなる。その結果、コ
ントロールゲート８に高電圧を印加した場合に、ゲート
酸化膜２に作用する分圧値を大きくすることができ、高
効率で信号電荷の書き込み／消去を行うことができる。
明する。図１は、本発明に係る不揮発性メモリの一実施
例の素子構造を示した断面図である。図１において、図
４と同一符号で示した部分は、従来例と同一構成である
ので、ここでの説明は省略する。本実施例の特徴は、フ
ローティングゲート構造にあり、具体的には、ゲート酸
化膜２の上に凹状のフローティングゲート３と、絶縁膜
７と、凸状のコントロールゲート８とをその順に積層形
成したことにある。これにより、チャンネル領域１１と
フローティングゲート３間のゲート酸化膜２の面積に対
して、フローティングゲート３とコントロールゲート８
間の絶縁膜７の面積を大きくすることができるので、チ
ャンネル領域１１とフローティングゲート３間の静電容
量Ｃ0 に対して、フローティングゲート３とコントロー
ルゲート８間の静電容量Ｃが大きくなる。その結果、コ
ントロールゲート８に高電圧を印加した場合に、ゲート
酸化膜２に作用する分圧値を大きくすることができ、高
効率で信号電荷の書き込み／消去を行うことができる。
【００１１】以下、図２を参照して、図１に示した不揮
発性メモリセルの製造方法を説明する。
発性メモリセルの製造方法を説明する。
【００１２】＜第１工程＞ 図２のａに示すように、Ｐ型シリコン基板１を熱酸化す
ることにより、その表面にゲート酸化膜２を形成する。
このゲート酸化膜２の上に、ＣＶＤ（ChemicalVapor De
position)法により、例えば燐をドープしたポリシリコ
ン層３ａを形成する。このポリシリコン層３ａを熱酸化
することにより、その表面に熱酸化膜（ＳｉＯ2 ）４を
形成する。ここで、ポリシリコン層３ａは本発明方法に
おける第１の導電層に相当し、熱酸化膜４は第１のマス
ク層に相当する。
ることにより、その表面にゲート酸化膜２を形成する。
このゲート酸化膜２の上に、ＣＶＤ（ChemicalVapor De
position)法により、例えば燐をドープしたポリシリコ
ン層３ａを形成する。このポリシリコン層３ａを熱酸化
することにより、その表面に熱酸化膜（ＳｉＯ2 ）４を
形成する。ここで、ポリシリコン層３ａは本発明方法に
おける第１の導電層に相当し、熱酸化膜４は第１のマス
ク層に相当する。
【００１３】＜第２工程＞ 図２の（ｂ）に示すように、フォトエッチング法によ
り、熱酸化膜４のチャネル形成領域に窓開けを行う。通
常、この窓寸法はデザインルールによって定まる最小寸
法に設定される。
り、熱酸化膜４のチャネル形成領域に窓開けを行う。通
常、この窓寸法はデザインルールによって定まる最小寸
法に設定される。
【００１４】＜第３工程＞ 図２の（ｃ）に示すように、窓開けされた熱酸化膜４の
上に、ＣＶＤ法によりシリコン酸化膜５を積層する。こ
のシリコン酸化膜は本発明方法における第２のマスク層
に相当する。
上に、ＣＶＤ法によりシリコン酸化膜５を積層する。こ
のシリコン酸化膜は本発明方法における第２のマスク層
に相当する。
【００１５】＜第４工程＞ 図２の（ｄ）に示すように、シリコン酸化膜５をプラズ
マエッチング等で異方性エッチングすることにより、熱
酸化膜４の窓部分にシリンコン酸化膜５のサイドウォー
ル６を形成する。
マエッチング等で異方性エッチングすることにより、熱
酸化膜４の窓部分にシリンコン酸化膜５のサイドウォー
ル６を形成する。
【００１６】 ＜第５工程＞ 図２の（ｅ）に示すように、熱酸化膜４およびサイドウ
ォール６をマスクとして、例えばフッ硝酸溶液によっ
て、ポリシリコン層３ａの表面部分を等方性エッチング
して凹状の溝を形成する。ポリシリコン層３ａを異方性
エッチングしてもよいが、ダメージを少なくする上で、
上記のようなウエットエッチングが好ましい。
ォール６をマスクとして、例えばフッ硝酸溶液によっ
て、ポリシリコン層３ａの表面部分を等方性エッチング
して凹状の溝を形成する。ポリシリコン層３ａを異方性
エッチングしてもよいが、ダメージを少なくする上で、
上記のようなウエットエッチングが好ましい。
【００１７】 ＜第６工程＞ 図２の（ｆ）に示すように、例えばフッ酸溶液によって
エッチングして、熱酸化膜４およびサイドウォール６を
除去する。そして、図２の（ｇ）に示すように、ポリシ
リコン層１３ａを熱酸化することにより、シリコン酸化
膜７ａを形成し、さらにその上にＣＶＤ法により燐をド
ープしたポリシリコン層８ａを形成する。ここで、シリ
コン酸化膜７ａは本発明方法における絶縁膜、ポリシリ
コン層８ａは第２の導電層に相当する。
エッチングして、熱酸化膜４およびサイドウォール６を
除去する。そして、図２の（ｇ）に示すように、ポリシ
リコン層１３ａを熱酸化することにより、シリコン酸化
膜７ａを形成し、さらにその上にＣＶＤ法により燐をド
ープしたポリシリコン層８ａを形成する。ここで、シリ
コン酸化膜７ａは本発明方法における絶縁膜、ポリシリ
コン層８ａは第２の導電層に相当する。
【００１８】 ＜第７工程＞ 図２の（ｈ）に示すように、フォトエッチング法により
パターンニングにして、フローティングゲート３、絶縁
膜７、およびコントロールゲート８からなるフローティ
ングゲート構造を形成する。
パターンニングにして、フローティングゲート３、絶縁
膜７、およびコントロールゲート８からなるフローティ
ングゲート構造を形成する。
【００１９】 ＜第８工程＞ 上述のゲートおよび図示しないフィールド酸化膜をマス
クとしてイオンインプランテーションを行い、Ｎ+ 領域
のソース領域９およびドレイン領域１０を自己整合によ
り形成する。以上のようにして、図１に示したメモリセ
ルが形成される。このようにして製造された不揮発性半
導体記憶装置によれば、フローティングゲートとコント
ロールゲート間の絶縁膜の面積を大きくすることによ
り、チャネル領域とフローティングゲート間の静電容量
に対して、フローティングゲートとコントロールゲート
間の静電容量を大きくすることができるので、コントロ
ールゲートに高電圧が印加された際に、ゲート酸化膜に
作用する分圧値を大きくすることができる。これによ
り、フローティングゲートへの信号電荷の注入効率およ
び消去効率が向上するので、データの書き換え／消去を
短時間で行うことができる。また、従来装置と同じ効率
でデータの書き換え／消去を行うならば、より低電圧で
データの書き換え／消去を行うことができる。また、フ
ローティングゲートとコントロールゲート間の絶縁膜の
面積が増えた分だけ、前記絶縁膜の膜厚を厚くすること
もできるから、フローティングゲートとコントロールゲ
ート間の耐圧が向上する。
クとしてイオンインプランテーションを行い、Ｎ+ 領域
のソース領域９およびドレイン領域１０を自己整合によ
り形成する。以上のようにして、図１に示したメモリセ
ルが形成される。このようにして製造された不揮発性半
導体記憶装置によれば、フローティングゲートとコント
ロールゲート間の絶縁膜の面積を大きくすることによ
り、チャネル領域とフローティングゲート間の静電容量
に対して、フローティングゲートとコントロールゲート
間の静電容量を大きくすることができるので、コントロ
ールゲートに高電圧が印加された際に、ゲート酸化膜に
作用する分圧値を大きくすることができる。これによ
り、フローティングゲートへの信号電荷の注入効率およ
び消去効率が向上するので、データの書き換え／消去を
短時間で行うことができる。また、従来装置と同じ効率
でデータの書き換え／消去を行うならば、より低電圧で
データの書き換え／消去を行うことができる。また、フ
ローティングゲートとコントロールゲート間の絶縁膜の
面積が増えた分だけ、前記絶縁膜の膜厚を厚くすること
もできるから、フローティングゲートとコントロールゲ
ート間の耐圧が向上する。
【００２０】図３は、図１に示したメモリトランジスタ
でＥＥＰＲＯＭを構成した場合の等価回路図である。図
３において、２０は本実施例に係るメモリトランジス
タ、２１は選択トランジスタ、２２は書き込み用ビット
線、２３は読み出し用ビット線、２４はワード線であ
る。
でＥＥＰＲＯＭを構成した場合の等価回路図である。図
３において、２０は本実施例に係るメモリトランジス
タ、２１は選択トランジスタ、２２は書き込み用ビット
線、２３は読み出し用ビット線、２４はワード線であ
る。
【００２１】メモリトランジスタ２０へのデータの書き
込みは次のように行われる。まず、ビット線２３に正の
低電圧を印加して選択トランジスタ２１をＯＮ状態にす
るとともに、ワード線２４に正の高電圧を印加すること
により、特定のメモリトランジスタ２０を選択する。そ
して、ビット線２２に正の高電圧を印加することによ
り、選択されたメモリセルのメモリトランジスタ２０に
信号電荷を蓄積する。
込みは次のように行われる。まず、ビット線２３に正の
低電圧を印加して選択トランジスタ２１をＯＮ状態にす
るとともに、ワード線２４に正の高電圧を印加すること
により、特定のメモリトランジスタ２０を選択する。そ
して、ビット線２２に正の高電圧を印加することによ
り、選択されたメモリセルのメモリトランジスタ２０に
信号電荷を蓄積する。
【００２２】メモリトランジスタ２０からのデータの読
み出しは、ビット線２３に正の低電圧を印加して選択ト
ランジスタ２１をＯＮ状態するとともに、ビット線２２
に正の低電圧を印加する。そして、図示しないアドレス
デコーダで特定のワード線２４を選択して、読み出され
た信号電荷をセンスアンプに導く。
み出しは、ビット線２３に正の低電圧を印加して選択ト
ランジスタ２１をＯＮ状態するとともに、ビット線２２
に正の低電圧を印加する。そして、図示しないアドレス
デコーダで特定のワード線２４を選択して、読み出され
た信号電荷をセンスアンプに導く。
【００２３】信号電荷の消去は次のようにして行われ
る。ビット線２３に正の低電圧を印加するとともに、ワ
ード線２４に負の高電圧を印加して特定のメモリトラン
ジスタ２０を選択し、ビット線２２に負の高電圧を印加
することにより、メモリトランジスタ２０のデータを消
去する。
る。ビット線２３に正の低電圧を印加するとともに、ワ
ード線２４に負の高電圧を印加して特定のメモリトラン
ジスタ２０を選択し、ビット線２２に負の高電圧を印加
することにより、メモリトランジスタ２０のデータを消
去する。
【００２４】なお、図１に示した実施例では、フローテ
ィングゲート３を凹状態に、コントロールゲート８を凸
状態にして溝型キャパシタを形成したが、これとは逆
に、フローティングゲート３を凸状態に、コントロール
ゲート８を凹状態にそれぞれ形成し、その間に絶縁膜７
を介在させるようにしてよい。
ィングゲート３を凹状態に、コントロールゲート８を凸
状態にして溝型キャパシタを形成したが、これとは逆
に、フローティングゲート３を凸状態に、コントロール
ゲート８を凹状態にそれぞれ形成し、その間に絶縁膜７
を介在させるようにしてよい。
【００２５】また、実施例の製造方法の説明では、熱酸
化膜４に形成した窓部分の大きさをデザインルールで決
まる最小寸法に設定した関係で、前記窓部分にサイドウ
ォールを形成し、ポリシリコン層３ａの表面部分に溝を
形成したが、本発明に係る不揮発性半導体記憶装置を製
造する方法はこれに限定されない。前記窓部分が最小寸
法よりも大きい場合はサイドウォールを用いる必要はな
い。
化膜４に形成した窓部分の大きさをデザインルールで決
まる最小寸法に設定した関係で、前記窓部分にサイドウ
ォールを形成し、ポリシリコン層３ａの表面部分に溝を
形成したが、本発明に係る不揮発性半導体記憶装置を製
造する方法はこれに限定されない。前記窓部分が最小寸
法よりも大きい場合はサイドウォールを用いる必要はな
い。
【００２６】（削除）
【００２７】（削除）
【００２８】
【発明の効果】 以上の説明から明らかなように 、本発明
に係る不揮発性半導体記憶装置の製造方法によれば、第
１のマスク層の窓部分に形成されたサイドウォールをマ
スクとして、フローティングゲート上に自己整合で溝を
形成しているので、フローティングゲート構造内にデザ
インルールによって決まる最小寸法よりも小さな溝型キ
ャパシタを容易に実現することができる。
に係る不揮発性半導体記憶装置の製造方法によれば、第
１のマスク層の窓部分に形成されたサイドウォールをマ
スクとして、フローティングゲート上に自己整合で溝を
形成しているので、フローティングゲート構造内にデザ
インルールによって決まる最小寸法よりも小さな溝型キ
ャパシタを容易に実現することができる。
【図１】本実施例に係る不揮発性半導体記憶装置の一実
施例の素子構造を示した断面図である。
施例の素子構造を示した断面図である。
【図２】図１に示した素子の製造方法の説明図である。
【図３】図１に示した素子でＥＥＰＲＯＭを構成した場
合の等価回路図である。
合の等価回路図である。
【図４】従来例に係る不揮発性半導体記憶装置の素子構
造を示した断面図である。
造を示した断面図である。
１…シリコン基板 ２…ゲート酸化膜 ３…フローティングゲート ３ａ…ポリシリコン層（第１の導電層） ４…熱酸化膜（第１のマスク層） ５…シリコン酸化膜（第２のマスク層） ６…サイドウォール ７…絶縁膜 ７ａ…シリコン酸化膜 ８…コントロールゲート ８ａ…ポリシリコン層（第２の導電層） ９…ソース領域 １０…ドレイン領域 １１…チャネル領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 フローティングゲート構造を持つ不揮発
性半導体記憶装置の製造方法であって、 半導体基板上にゲート酸化膜、第１の導電層、および第
１のマスク層をその順に積層形成する第１工程と、 前記第１のマスク層のチャネル形成領域に窓開けを行う
第２工程と、 窓開けされた第１のマスク層の上に第２のマスク層を形
成する第３工程と、 第２のマスク層を異方性エッチングすることにより、第
１のマスク層の窓開け部分に第２のマスク層のサイドウ
ォールを形成する第４工程と、 前記第１のマスク層および前記サイドウォールをマスク
として、前記第１の導電層の表面部に溝を形成する第５
工程と、 前記第５工程の後に、前記第１のマスク層および前記サ
イドウォールを除去して、絶縁膜および第２の導電層を
形成する第６工程と、 前記第１の導電層、絶縁膜、および第２の導電層をパタ
ーンニングしてフローティングゲート構造を形成する第
７工程と、 前記フローティングゲート構造を形成した後に、ソース
およびドレイン領域を自己整合で形成する第８工程と、 を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280796A JP3028984B2 (ja) | 1991-09-30 | 1991-09-30 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3280796A JP3028984B2 (ja) | 1991-09-30 | 1991-09-30 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590610A JPH0590610A (ja) | 1993-04-09 |
| JP3028984B2 true JP3028984B2 (ja) | 2000-04-04 |
Family
ID=17630091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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