JP2001156188A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 簡単なセル構造で複数ビット分の情報を記憶
することができる不揮発性半導体記憶装置を提供する。 【解決手段】 複数ビット分の情報を記憶することがで
きる不揮発性半導体記憶装置の新規な構造であり、ゲー
ト電極の端部に電子を蓄積する電荷蓄積層４を有してい
る。電荷蓄積層４に電子を蓄積することで、複数ビット
分の情報を記憶する。
することができる不揮発性半導体記憶装置を提供する。 【解決手段】 複数ビット分の情報を記憶することがで
きる不揮発性半導体記憶装置の新規な構造であり、ゲー
ト電極の端部に電子を蓄積する電荷蓄積層４を有してい
る。電荷蓄積層４に電子を蓄積することで、複数ビット
分の情報を記憶する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き込み
消去可能な不揮発性半導体記憶装置およびその製造方
法、高速に書き込み読み出し可能な揮発性半導体記憶装
置およびその製造方法、ならびに不揮発性半導体記憶装
置と揮発性半導体記憶装置を同一チップ上に混載した半
導体記憶装置およびその製造方法に関する。
消去可能な不揮発性半導体記憶装置およびその製造方
法、高速に書き込み読み出し可能な揮発性半導体記憶装
置およびその製造方法、ならびに不揮発性半導体記憶装
置と揮発性半導体記憶装置を同一チップ上に混載した半
導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭ（Electrically Era
sable and Programmable Read Only Memory）等の不揮
発性メモリでは、１つのセルに異なる２つのしきい値を
実現することで、１つのセルに１ビット分の情報を記憶
する。これに対してメモリ高密度化のため、１つのセル
に４つ以上のしきい値を持たせ、２ビット分以上の情報
を１つのセルに記憶する技術が提案されている（M. Bau
er et al., ISSCC95, p.132）。しかし、この技術を実
現するには、しきい値電圧の正確な制御、しきい値電圧
の小さな変化分の正確な検知、さらに従来以上の電荷保
持信頼性が要求される。したがって、この技術では、実
際には必ずしも従来と同等の性能を得ることはできな
い。また、この技術は、製造歩留りが低いという問題も
ある。このため、電荷を物理的に異なる複数の位置に蓄
積することで複数ビット分の情報を記憶するセル構造が
新たに提案されている（B. Eitan et al, IEDM96, p16
9, Fig6）。また、それに類似のセル構造として本発明
者によってゲート電極の側壁に電荷蓄積層を設ける構造
が以前に提案されている（米国特許番号第４８８１１０
８号）。しかし、それらセル構造の製造工程は非常に複
雑なものであり、またチャネル領域の制御性も十分では
ないという問題がある。
sable and Programmable Read Only Memory）等の不揮
発性メモリでは、１つのセルに異なる２つのしきい値を
実現することで、１つのセルに１ビット分の情報を記憶
する。これに対してメモリ高密度化のため、１つのセル
に４つ以上のしきい値を持たせ、２ビット分以上の情報
を１つのセルに記憶する技術が提案されている（M. Bau
er et al., ISSCC95, p.132）。しかし、この技術を実
現するには、しきい値電圧の正確な制御、しきい値電圧
の小さな変化分の正確な検知、さらに従来以上の電荷保
持信頼性が要求される。したがって、この技術では、実
際には必ずしも従来と同等の性能を得ることはできな
い。また、この技術は、製造歩留りが低いという問題も
ある。このため、電荷を物理的に異なる複数の位置に蓄
積することで複数ビット分の情報を記憶するセル構造が
新たに提案されている（B. Eitan et al, IEDM96, p16
9, Fig6）。また、それに類似のセル構造として本発明
者によってゲート電極の側壁に電荷蓄積層を設ける構造
が以前に提案されている（米国特許番号第４８８１１０
８号）。しかし、それらセル構造の製造工程は非常に複
雑なものであり、またチャネル領域の制御性も十分では
ないという問題がある。
【０００３】一方、昨今のシステム・オン・チップの要
求から電気的に書き込み消去可能な不揮発性メモリと高
速に書き込み読み出し可能な揮発性メモリを同一のチッ
プ上に実現する必要が高まっている。特に、ＥＥＰＲＯ
Ｍやフラッシュメモリ等の浮遊ゲート構造を有する不揮
発性メモリと高速動作可能なダイナミックＲＡＭを混載
するＶＬＳＩの要求が急増している。ところが、近年の
ダイナミックＲＡＭのメモリセルはトレンチ構造やスタ
ック構造といった非常に複雑な３次元構造となってきて
いる。このため、浮遊ゲート型不揮発性メモリとダイナ
ミックＲＡＭを混載しようとすれば、そのメモリセル構
造の違いから、製造プロセスは複雑化し、マスク工程数
も増大する。したがって、その混載チップの製造コスト
は非常に大きなものとなってしまう。
求から電気的に書き込み消去可能な不揮発性メモリと高
速に書き込み読み出し可能な揮発性メモリを同一のチッ
プ上に実現する必要が高まっている。特に、ＥＥＰＲＯ
Ｍやフラッシュメモリ等の浮遊ゲート構造を有する不揮
発性メモリと高速動作可能なダイナミックＲＡＭを混載
するＶＬＳＩの要求が急増している。ところが、近年の
ダイナミックＲＡＭのメモリセルはトレンチ構造やスタ
ック構造といった非常に複雑な３次元構造となってきて
いる。このため、浮遊ゲート型不揮発性メモリとダイナ
ミックＲＡＭを混載しようとすれば、そのメモリセル構
造の違いから、製造プロセスは複雑化し、マスク工程数
も増大する。したがって、その混載チップの製造コスト
は非常に大きなものとなってしまう。
【０００４】浮遊ゲート型の不揮発メモリのメモリセル
構造を用いてダイナミックＲＡＭのメモリセルを実現す
れば、セル構造の共通化によって、製造プロセスは単純
化され、製造コストを低減することは可能である。しか
し、その共通化されたメモリセルではダイナミックＲＡ
Ｍの特徴である高速書き込みを実現することは困難であ
る。
構造を用いてダイナミックＲＡＭのメモリセルを実現す
れば、セル構造の共通化によって、製造プロセスは単純
化され、製造コストを低減することは可能である。しか
し、その共通化されたメモリセルではダイナミックＲＡ
Ｍの特徴である高速書き込みを実現することは困難であ
る。
【０００５】
【発明が解決しようとする課題】本発明は、上記事情に
鑑みて成されたものであり、簡単なセル構造で複数ビッ
ト分の情報を記憶することができる不揮発性半導体記憶
装置の構造を提供することを目的とする。
鑑みて成されたものであり、簡単なセル構造で複数ビッ
ト分の情報を記憶することができる不揮発性半導体記憶
装置の構造を提供することを目的とする。
【０００６】本発明の他の目的は、簡単な製造プロセス
で複数ビット分の情報を記憶する不揮発性半導体記憶装
置を製造する不揮発性半導体記憶装置の製造方法を提供
することである。
で複数ビット分の情報を記憶する不揮発性半導体記憶装
置を製造する不揮発性半導体記憶装置の製造方法を提供
することである。
【０００７】本発明のさらに他の目的は、簡単なセル構
造で電気的に書き込み消去可能な不揮発性メモリと高速
書き込み読み出し可能な揮発性メモリを混載した半導体
記憶装置の構造を提供することである。
造で電気的に書き込み消去可能な不揮発性メモリと高速
書き込み読み出し可能な揮発性メモリを混載した半導体
記憶装置の構造を提供することである。
【０００８】本発明のさらに他の目的は、簡単な製造プ
ロセスで電気的に書き込み消去可能な不揮発性メモリと
高速書き込み読み出し可能な揮発性メモリを混載した半
導体記憶装置の製造方法を提供することである。
ロセスで電気的に書き込み消去可能な不揮発性メモリと
高速書き込み読み出し可能な揮発性メモリを混載した半
導体記憶装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、半導体基板の主面上に、ゲ
ート絶縁膜を介して、配置された第１のゲート電極と、
第１のゲート電極の側面上に配置された電荷蓄積層と、
第１のゲート電極の側面上に、電荷蓄積層を介して、配
置された第２のゲート電極と、第１のゲート電極と第２
のゲート電極とを、電気的に接続する導電層と、を少な
くとも具備する不揮発性半導体記憶装置であることであ
る。
に、本発明の第１の特徴は、半導体基板の主面上に、ゲ
ート絶縁膜を介して、配置された第１のゲート電極と、
第１のゲート電極の側面上に配置された電荷蓄積層と、
第１のゲート電極の側面上に、電荷蓄積層を介して、配
置された第２のゲート電極と、第１のゲート電極と第２
のゲート電極とを、電気的に接続する導電層と、を少な
くとも具備する不揮発性半導体記憶装置であることであ
る。
【００１０】本発明の第２の特徴は、半導体基板の主面
上に配置された、第１、第２および第３の絶縁膜から成
る、ゲート絶縁膜と、第２の絶縁膜の端部に配置された
電荷蓄積層と、ゲート絶縁膜上に配置されたゲート電極
と、を少なくとも具備する不揮発性半導体記憶装置であ
ることである。
上に配置された、第１、第２および第３の絶縁膜から成
る、ゲート絶縁膜と、第２の絶縁膜の端部に配置された
電荷蓄積層と、ゲート絶縁膜上に配置されたゲート電極
と、を少なくとも具備する不揮発性半導体記憶装置であ
ることである。
【００１１】本発明の第３の特徴は、不揮発性半導体記
憶装置と揮発性半導体記憶装置とを混載する半導体記憶
装置であって、不揮発性半導体記憶装置は、半導体基板
の主面上に配置された第１の下部絶縁膜と、第１の下部
絶縁膜の中央の上部に配置された第１の中間絶縁膜と、
第１の下部絶縁膜の端部の上部に配置された第１の電荷
蓄積層と、第１の中間絶縁膜および第１の電荷蓄積層の
上部に配置された第１の上部絶縁膜と、第１の上部絶縁
膜の上部に配置された第１のゲート電極と、を少なくと
も具備し、揮発性半導体記憶装置は、半導体基板の主面
上に配置された、第１の中間絶縁膜と同一材料から成る
第２の下部絶縁膜と、半導体基板の主面上に、かつ第２
の下部絶縁膜の両端に配置された極薄絶縁膜と、極薄絶
縁膜の上部に配置された、第１の電荷蓄積層と同一材料
から成る第２の電荷蓄積層と、第２の下部絶縁膜および
第２の電荷蓄積層の上部に配置された、第１の上部絶縁
膜と同一材料から成る第２の上部絶縁膜と、第２の上部
絶縁膜の上部に配置された第２のゲート電極と、を少な
くとも具備する。
憶装置と揮発性半導体記憶装置とを混載する半導体記憶
装置であって、不揮発性半導体記憶装置は、半導体基板
の主面上に配置された第１の下部絶縁膜と、第１の下部
絶縁膜の中央の上部に配置された第１の中間絶縁膜と、
第１の下部絶縁膜の端部の上部に配置された第１の電荷
蓄積層と、第１の中間絶縁膜および第１の電荷蓄積層の
上部に配置された第１の上部絶縁膜と、第１の上部絶縁
膜の上部に配置された第１のゲート電極と、を少なくと
も具備し、揮発性半導体記憶装置は、半導体基板の主面
上に配置された、第１の中間絶縁膜と同一材料から成る
第２の下部絶縁膜と、半導体基板の主面上に、かつ第２
の下部絶縁膜の両端に配置された極薄絶縁膜と、極薄絶
縁膜の上部に配置された、第１の電荷蓄積層と同一材料
から成る第２の電荷蓄積層と、第２の下部絶縁膜および
第２の電荷蓄積層の上部に配置された、第１の上部絶縁
膜と同一材料から成る第２の上部絶縁膜と、第２の上部
絶縁膜の上部に配置された第２のゲート電極と、を少な
くとも具備する。
【００１２】本発明の第４の特徴は、不揮発性半導体記
憶装置と揮発性半導体記憶装置とを混載する半導体記憶
装置であって、不揮発性半導体記憶装置は、半導体基板
の主面上に配置された第１の下部絶縁膜と、第１の下部
絶縁膜の中央の上部に配置された第１の中間絶縁膜と、
第１の下部絶縁膜の端部の上部に配置された第１の電荷
蓄積層と、第１の中間絶縁膜および第１の電荷蓄積層の
上部に配置された第１の上部絶縁膜と、第１の上部絶縁
膜の上部に配置された第１のゲート電極と、を少なくと
も具備し、揮発性半導体記憶装置は、半導体基板の主面
上に配置された極薄絶縁膜と、極薄絶縁膜上に配置され
た、第１の電荷蓄積層と同一材料から成る第２の電荷蓄
積層と、第２の電荷蓄積層上に配置された第２の上部絶
縁膜と、第２の上部絶縁膜上に配置された第２のゲート
電極と、を少なくとも具備する。
憶装置と揮発性半導体記憶装置とを混載する半導体記憶
装置であって、不揮発性半導体記憶装置は、半導体基板
の主面上に配置された第１の下部絶縁膜と、第１の下部
絶縁膜の中央の上部に配置された第１の中間絶縁膜と、
第１の下部絶縁膜の端部の上部に配置された第１の電荷
蓄積層と、第１の中間絶縁膜および第１の電荷蓄積層の
上部に配置された第１の上部絶縁膜と、第１の上部絶縁
膜の上部に配置された第１のゲート電極と、を少なくと
も具備し、揮発性半導体記憶装置は、半導体基板の主面
上に配置された極薄絶縁膜と、極薄絶縁膜上に配置され
た、第１の電荷蓄積層と同一材料から成る第２の電荷蓄
積層と、第２の電荷蓄積層上に配置された第２の上部絶
縁膜と、第２の上部絶縁膜上に配置された第２のゲート
電極と、を少なくとも具備する。
【００１３】本発明の第５の特徴は、半導体基板の主面
上に配置された凸部または凹部と、凸部または凹部を含
む半導体基板の主面上に配置された、第１、第２および
第３の絶縁膜から成る、ゲート絶縁膜と、第２の絶縁膜
の端部に配置された電荷蓄積層と、ゲート絶縁膜上に配
置されたゲート電極と、を少なくとも具備する不揮発性
半導体記憶装置であることである。
上に配置された凸部または凹部と、凸部または凹部を含
む半導体基板の主面上に配置された、第１、第２および
第３の絶縁膜から成る、ゲート絶縁膜と、第２の絶縁膜
の端部に配置された電荷蓄積層と、ゲート絶縁膜上に配
置されたゲート電極と、を少なくとも具備する不揮発性
半導体記憶装置であることである。
【００１４】本発明の第６の特徴は、半導体基板の主面
上に配置された凸部または凹部と、凸部または凹部を含
む半導体基板の主面上に配置された、第１および第２の
絶縁膜から成る、ゲート絶縁膜と、第１および第２の絶
縁膜の間に配置された電荷蓄積層と、ゲート絶縁膜上に
配置されたゲート電極と、を少なくとも具備する不揮発
性半導体記憶装置であることである。
上に配置された凸部または凹部と、凸部または凹部を含
む半導体基板の主面上に配置された、第１および第２の
絶縁膜から成る、ゲート絶縁膜と、第１および第２の絶
縁膜の間に配置された電荷蓄積層と、ゲート絶縁膜上に
配置されたゲート電極と、を少なくとも具備する不揮発
性半導体記憶装置であることである。
【００１５】本発明の第７の特徴は、半導体基板の主面
上に、ゲート絶縁膜を介して、配置されたゲート電極
と、ゲート電極の端部に配置された凹部と、凹部に、絶
縁膜を介して、配置された電荷蓄積層を、を少なくとも
具備し、電荷蓄積層は、チャネル領域およびソースドレ
イン領域の両方の上部に配置される不揮発性半導体記憶
装置であることである。
上に、ゲート絶縁膜を介して、配置されたゲート電極
と、ゲート電極の端部に配置された凹部と、凹部に、絶
縁膜を介して、配置された電荷蓄積層を、を少なくとも
具備し、電荷蓄積層は、チャネル領域およびソースドレ
イン領域の両方の上部に配置される不揮発性半導体記憶
装置であることである。
【００１６】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。以下の図面の記載において、同一
または類似の部分には同一または類似の符号を付してい
る。ただし、図面は模式的なものであり、厚みと平面寸
法との関係、各層の厚みの比率等は現実のものとは異な
ることに留意すべきである。したがって、具体的な厚み
や寸法は以下の説明を参酌して判断すべきものである。
また図面相互間においても互いの寸法の関係や比率が異
なる部分が含まれていることはもちろんである。
施の形態を説明する。以下の図面の記載において、同一
または類似の部分には同一または類似の符号を付してい
る。ただし、図面は模式的なものであり、厚みと平面寸
法との関係、各層の厚みの比率等は現実のものとは異な
ることに留意すべきである。したがって、具体的な厚み
や寸法は以下の説明を参酌して判断すべきものである。
また図面相互間においても互いの寸法の関係や比率が異
なる部分が含まれていることはもちろんである。
【００１７】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る不揮発性半導体メモリのメモリセ
ル構造を示す断面図である。このメモリセルは、ｎ型Ｍ
ＯＳトランジスタで構成される。本発明の第１の実施の
形態に係る不揮発性半導体メモリのメモリセル構造で
は、ｐ型半導体基板１の表面にゲート絶縁膜２を介して
第１ゲート電極３が設けられ、第１ゲート電極３の両側
面には電荷蓄積層４（４ａ，４ｂ）が設けられる。この
電荷蓄積層４は積層構造を有しており、第１層が第１酸
化膜５、第２層が窒化膜６、第３層が第２酸化膜７で構
成される。さらに、電荷蓄積層４の上部には第２ゲート
電極８が設けられる。電荷蓄積層４の側面にはサイドウ
ォールスペーサ９が設けられ、このサイドウォールスペ
ーサ９の下部のｐ型半導体基板１には、チャネル領域に
接する低不純物濃度のｎ−型拡散層１０と、このｎ−型
拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散
層１１が設けられる。第１ゲート電極３、電荷蓄積層
４、第２ゲート電極８およびｎ＋型拡散層１１それぞれ
の表面には導電層１２が設けられる。第１ゲート電極３
と第２ゲート電極８はこの導電層１２を介して電気的に
接続される。
１の実施の形態に係る不揮発性半導体メモリのメモリセ
ル構造を示す断面図である。このメモリセルは、ｎ型Ｍ
ＯＳトランジスタで構成される。本発明の第１の実施の
形態に係る不揮発性半導体メモリのメモリセル構造で
は、ｐ型半導体基板１の表面にゲート絶縁膜２を介して
第１ゲート電極３が設けられ、第１ゲート電極３の両側
面には電荷蓄積層４（４ａ，４ｂ）が設けられる。この
電荷蓄積層４は積層構造を有しており、第１層が第１酸
化膜５、第２層が窒化膜６、第３層が第２酸化膜７で構
成される。さらに、電荷蓄積層４の上部には第２ゲート
電極８が設けられる。電荷蓄積層４の側面にはサイドウ
ォールスペーサ９が設けられ、このサイドウォールスペ
ーサ９の下部のｐ型半導体基板１には、チャネル領域に
接する低不純物濃度のｎ−型拡散層１０と、このｎ−型
拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散
層１１が設けられる。第１ゲート電極３、電荷蓄積層
４、第２ゲート電極８およびｎ＋型拡散層１１それぞれ
の表面には導電層１２が設けられる。第１ゲート電極３
と第２ゲート電極８はこの導電層１２を介して電気的に
接続される。
【００１８】本発明の第１の実施の形態に係る不揮発性
半導体メモリのメモリセルは、ソース領域およびドレイ
ン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃
度のｎ＋型拡散層１１で構成したＬＤＤ（Lightly dope
d drain）構造を有している。そして、第１ゲート電極
３の両側面には電荷蓄積層４が形成され、この２つの電
荷蓄積層４の窒化膜６に保持された電子の有無によって
生じるしきい値電圧の変化分を記憶情報の“００"、
“０１"、“１０"、“１１"に対応させる。さらに、電
荷蓄積層４の上部に第２ゲート電極８を形成し、この第
２のゲート電極８を第１ゲート電極３に電気的接続する
ことで、チャネル領域の制御性を高め、しきい値電圧変
化分の検知を容易にする。
半導体メモリのメモリセルは、ソース領域およびドレイ
ン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃
度のｎ＋型拡散層１１で構成したＬＤＤ（Lightly dope
d drain）構造を有している。そして、第１ゲート電極
３の両側面には電荷蓄積層４が形成され、この２つの電
荷蓄積層４の窒化膜６に保持された電子の有無によって
生じるしきい値電圧の変化分を記憶情報の“００"、
“０１"、“１０"、“１１"に対応させる。さらに、電
荷蓄積層４の上部に第２ゲート電極８を形成し、この第
２のゲート電極８を第１ゲート電極３に電気的接続する
ことで、チャネル領域の制御性を高め、しきい値電圧変
化分の検知を容易にする。
【００１９】次に、本発明の第１の実施の形態に係る不
揮発性メモリの動作について図２乃至図４を用いて説明
する。図２は、書き込み動作を説明する不揮発性メモリ
の断面図である。図３は、読み出し動作を説明する不揮
発性メモリの断面図である。図４は、消去動作を説明す
る不揮発性メモリの断面図である。図２に示すように、
メモリセルの書き込み時には、ゲートＧに高電圧（〜１
０Ｖ）を印加し、同時に電子を蓄積する電荷蓄積層４ｂ
に近接するドレインＤに高電圧（〜８Ｖ）を加え、近接
しないソースＳを接地する。このように電圧を印加する
と、チャネル熱電子（Channel Hot Electron）が発生
し、この熱電子が電荷蓄積層４ｂの窒化膜６に捕獲され
る。電荷蓄積層４ｂに電子が捕獲されると、セルトラン
ジスタのしきい値電圧が変化する。メモリセルの読み出
しは、しきい値電圧の変化分を検知することで行われ
る。具体的には、図３に示すように、ゲートＧに電圧５
Ｖを加え、同時にドレインＤに電圧３Ｖを印加し、電流
量の差をセンスアンプによって検知する。また、メモリ
セルの消去は、図４に示すように、ゲートＧに負電圧
（〜−６Ｖ）を印加し、消去される電荷蓄積層４ｂに近
接するドレインＤに正電圧（〜９Ｖ）を印加し、電荷蓄
積層４ｂに捕獲された電子を放出することで行われる。
なお、周知の通り、ＭＯＳトランジスタのソースＳとド
レインＤとは対称に出来ており、一般にソースＳとドレ
インＤとは入れ換えることが可能である。したがって、
上記の説明においても、ソースＳとドレインＤを入れ換
えることが可能である。
揮発性メモリの動作について図２乃至図４を用いて説明
する。図２は、書き込み動作を説明する不揮発性メモリ
の断面図である。図３は、読み出し動作を説明する不揮
発性メモリの断面図である。図４は、消去動作を説明す
る不揮発性メモリの断面図である。図２に示すように、
メモリセルの書き込み時には、ゲートＧに高電圧（〜１
０Ｖ）を印加し、同時に電子を蓄積する電荷蓄積層４ｂ
に近接するドレインＤに高電圧（〜８Ｖ）を加え、近接
しないソースＳを接地する。このように電圧を印加する
と、チャネル熱電子（Channel Hot Electron）が発生
し、この熱電子が電荷蓄積層４ｂの窒化膜６に捕獲され
る。電荷蓄積層４ｂに電子が捕獲されると、セルトラン
ジスタのしきい値電圧が変化する。メモリセルの読み出
しは、しきい値電圧の変化分を検知することで行われ
る。具体的には、図３に示すように、ゲートＧに電圧５
Ｖを加え、同時にドレインＤに電圧３Ｖを印加し、電流
量の差をセンスアンプによって検知する。また、メモリ
セルの消去は、図４に示すように、ゲートＧに負電圧
（〜−６Ｖ）を印加し、消去される電荷蓄積層４ｂに近
接するドレインＤに正電圧（〜９Ｖ）を印加し、電荷蓄
積層４ｂに捕獲された電子を放出することで行われる。
なお、周知の通り、ＭＯＳトランジスタのソースＳとド
レインＤとは対称に出来ており、一般にソースＳとドレ
インＤとは入れ換えることが可能である。したがって、
上記の説明においても、ソースＳとドレインＤを入れ換
えることが可能である。
【００２０】次に、本発明の第１の実施の形態に係る不
揮発性半導体メモリのメモリセルの製造方法を図５乃至
図９を用いて説明する。まず図５に示すように、ｐ型半
導体基板１上に熱酸化によって２５ｎｍのゲート絶縁膜
２を形成する。続いて、ｐ型半導体基板１全面にＬＰＣ
ＶＤ（Low Pressure Chemical Vapor Deposition）法に
よりｎ型またはｐ型不純物をドープした３００ｎｍの多
結晶シリコン膜を堆積した後、周知の露光技術およびエ
ッチング技術によりパターニングし、第１ゲート電極３
を形成する。
揮発性半導体メモリのメモリセルの製造方法を図５乃至
図９を用いて説明する。まず図５に示すように、ｐ型半
導体基板１上に熱酸化によって２５ｎｍのゲート絶縁膜
２を形成する。続いて、ｐ型半導体基板１全面にＬＰＣ
ＶＤ（Low Pressure Chemical Vapor Deposition）法に
よりｎ型またはｐ型不純物をドープした３００ｎｍの多
結晶シリコン膜を堆積した後、周知の露光技術およびエ
ッチング技術によりパターニングし、第１ゲート電極３
を形成する。
【００２１】次に、図６に示すように、ソース領域およ
びドレイン領域を形成する領域のｐ型半導体基板１の表
面のゲート絶縁膜２を除去した後、ｐ型半導体基板１を
９００℃〜１２００℃の酸化雰囲気中で熱酸化し、１０
ｎｍの第１酸化膜５を形成する。そして、第１酸化膜５
上にＬＰＣＶＤ法により１０ｎｍ〜１００ｎｍの窒化膜
６を堆積し、その後９００℃の水素燃焼酸化あるいはＣ
ＶＤ法により窒化膜６表面に５ｎｍ程度の第２酸化膜７
を形成する。
びドレイン領域を形成する領域のｐ型半導体基板１の表
面のゲート絶縁膜２を除去した後、ｐ型半導体基板１を
９００℃〜１２００℃の酸化雰囲気中で熱酸化し、１０
ｎｍの第１酸化膜５を形成する。そして、第１酸化膜５
上にＬＰＣＶＤ法により１０ｎｍ〜１００ｎｍの窒化膜
６を堆積し、その後９００℃の水素燃焼酸化あるいはＣ
ＶＤ法により窒化膜６表面に５ｎｍ程度の第２酸化膜７
を形成する。
【００２２】次に、図７に示すように、第２酸化膜７上
にたとえばＬＰＣＶＤ法により２５〜２５０ｎｍ程度の
多結晶シリコンを堆積した後、ＲＩＥ（Reactive Ion E
tching）法による異方性エッチングを行い、この多結晶
シリコン膜、第１酸化膜５、窒化膜６および第２酸化膜
７をそれらの膜厚分だけ除去することで、上部に第２ゲ
ート電極８を有する電荷蓄積層４を第１ゲート電極側面
に形成する。
にたとえばＬＰＣＶＤ法により２５〜２５０ｎｍ程度の
多結晶シリコンを堆積した後、ＲＩＥ（Reactive Ion E
tching）法による異方性エッチングを行い、この多結晶
シリコン膜、第１酸化膜５、窒化膜６および第２酸化膜
７をそれらの膜厚分だけ除去することで、上部に第２ゲ
ート電極８を有する電荷蓄積層４を第１ゲート電極側面
に形成する。
【００２３】次に、図８に示すように、低不純物濃度の
ｎ−型拡散層１０を形成する。ｎ−型拡散層１０はイオ
ン注入技術により第１ゲート電極３および電荷蓄積層４
をマスクとしてｎ型不純物を注入し、その後の熱処理に
よって注入した不純物を活性化することで形成される。
ｎ−型拡散層１０を形成する。ｎ−型拡散層１０はイオ
ン注入技術により第１ゲート電極３および電荷蓄積層４
をマスクとしてｎ型不純物を注入し、その後の熱処理に
よって注入した不純物を活性化することで形成される。
【００２４】次に、図９に示すように、電荷蓄積層４の
側壁にサイドウォールスペーサ９を形成した後、高不純
物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層１
１はイオン注入技術により第１ゲート電極３、電荷蓄積
層４およびサイドウォールスペーサ９をマスクとしてｎ
型不純物を注入し、その後の熱処理によって注入した不
純物を活性化することで形成される。
側壁にサイドウォールスペーサ９を形成した後、高不純
物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層１
１はイオン注入技術により第１ゲート電極３、電荷蓄積
層４およびサイドウォールスペーサ９をマスクとしてｎ
型不純物を注入し、その後の熱処理によって注入した不
純物を活性化することで形成される。
【００２５】次に、ｐ型半導体基板１の全面にＣＶＤ法
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することにより第１ゲ
ート電極３、電荷蓄積層４、第２ゲート電極８およびｎ
＋型拡散層１１それぞれの表面に高融点金属シリサイド
で構成される導電層１２を形成する。この時、第１ゲー
ト電極３および第２ゲート電極８上の高融点金属シリサ
イド層がブリッジングするように、第１酸化膜５、窒化
膜６、第２酸化膜７、特に、窒化膜６の膜厚が設定され
ている必要がある。導電層１２形成後、上記以外の領域
に残った未反応の高融点金属を除去すれば、図１に示し
たメモリセル構造が完成する。
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することにより第１ゲ
ート電極３、電荷蓄積層４、第２ゲート電極８およびｎ
＋型拡散層１１それぞれの表面に高融点金属シリサイド
で構成される導電層１２を形成する。この時、第１ゲー
ト電極３および第２ゲート電極８上の高融点金属シリサ
イド層がブリッジングするように、第１酸化膜５、窒化
膜６、第２酸化膜７、特に、窒化膜６の膜厚が設定され
ている必要がある。導電層１２形成後、上記以外の領域
に残った未反応の高融点金属を除去すれば、図１に示し
たメモリセル構造が完成する。
【００２６】なお、図示はしないが、図１のメモリセル
構造完成後、層間絶縁膜形成工程、コンタクトホール形
成工程、配線形成工程、パッシベイション膜形成工程等
の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発
性メモリセルが完成する。
構造完成後、層間絶縁膜形成工程、コンタクトホール形
成工程、配線形成工程、パッシベイション膜形成工程等
の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発
性メモリセルが完成する。
【００２７】本発明の第１の実施の形態によれば、電荷
蓄積層４の上部にも第２ゲート電極８を設けたので、し
きい値電圧の制御性が向上する。なお、本発明の第１の
実施の形態では、メモリセルをｎ型ＭＯＳトランジスタ
で構成する場合について説明したが、ｐ型ＭＯＳトラン
ジスタで構成する場合であっても同様の効果が得られ
る。また、メモリセルはＬＤＤ構造を有しているが、シ
ングルドレイン構造、ダブルドレイン構造であっても構
わない。
蓄積層４の上部にも第２ゲート電極８を設けたので、し
きい値電圧の制御性が向上する。なお、本発明の第１の
実施の形態では、メモリセルをｎ型ＭＯＳトランジスタ
で構成する場合について説明したが、ｐ型ＭＯＳトラン
ジスタで構成する場合であっても同様の効果が得られ
る。また、メモリセルはＬＤＤ構造を有しているが、シ
ングルドレイン構造、ダブルドレイン構造であっても構
わない。
【００２８】（第２の実施の形態）次に、本発明の第２
の実施の形態を説明する。図１０は、本発明の第２の実
施の形態に係る不揮発性半導体メモリのメモリセル構造
を示す断面図である。このメモリセルはｎ型ＭＯＳトラ
ンジスタで構成される。本発明の第２の実施の形態に係
る不揮発性メモリのメモリセル構造では、ｐ型半導体基
板１の表面に第１ゲート絶縁膜１３を介して第２ゲート
絶縁膜１４が設けられる。そして、第２ゲート絶縁膜１
４の両端には電荷蓄積層４ａ、４ｂが形成される。第２
ゲート絶縁膜１４および電荷蓄積層４ａ、４ｂ上には第
３ゲート絶縁膜１５を介してゲート電極３が設けられ
る。ゲート電極３の側面には酸化膜１６を介してサイド
ウォールスペーサ９が設けられ、このサイドウォールス
ペーサ９の下部のｐ型半導体基板１には、チャネル領域
に接する低不純物濃度のｎ−型拡散層１０と、このｎ−
型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡
散層１１が設けられる。ゲート電極３およびｎ＋型拡散
層１１それぞれの表面には導電層１２が設けられる。
の実施の形態を説明する。図１０は、本発明の第２の実
施の形態に係る不揮発性半導体メモリのメモリセル構造
を示す断面図である。このメモリセルはｎ型ＭＯＳトラ
ンジスタで構成される。本発明の第２の実施の形態に係
る不揮発性メモリのメモリセル構造では、ｐ型半導体基
板１の表面に第１ゲート絶縁膜１３を介して第２ゲート
絶縁膜１４が設けられる。そして、第２ゲート絶縁膜１
４の両端には電荷蓄積層４ａ、４ｂが形成される。第２
ゲート絶縁膜１４および電荷蓄積層４ａ、４ｂ上には第
３ゲート絶縁膜１５を介してゲート電極３が設けられ
る。ゲート電極３の側面には酸化膜１６を介してサイド
ウォールスペーサ９が設けられ、このサイドウォールス
ペーサ９の下部のｐ型半導体基板１には、チャネル領域
に接する低不純物濃度のｎ−型拡散層１０と、このｎ−
型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡
散層１１が設けられる。ゲート電極３およびｎ＋型拡散
層１１それぞれの表面には導電層１２が設けられる。
【００２９】本発明の第２の実施の形態に係る不揮発性
半導体メモリのメモリセルは、ソース領域およびドレイ
ン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃
度のｎ＋型拡散層１１で構成したＬＤＤ構造を有してい
る。そして、ゲート絶縁膜が第１ゲート絶縁膜１３（下
層）、第２ゲート絶縁膜１４（中間層）および第３ゲー
ト絶縁膜１５（上層）からなる３層積層膜で構成され、
第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａおよ
び４ｂが形成される。この２つの電荷蓄積層４ａおよび
４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層
４ａ、４ｂのいずれも電子を蓄積していない状態、
（２）電荷蓄積層４ａのみが電子を蓄積している状態、
（３）電荷蓄積層４ｂのみが電子を蓄積している状態、
（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状
態、の４つの状態をとり得る。この２つの電荷蓄積層４
ａおよび４ｂに保持された電子の有無によって生じるし
きい値電圧の変化分を記憶情報の“００"、“０１"、
“１０"、“１１"に対応させる。また、このメモリセル
構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上
方に位置するので、チャネル領域中央部のしきい値電圧
はチャネル領域の不純物濃度のみで決まり、電荷蓄積層
４ａ、４ｂの電子の蓄積状態に依存しない。したがっ
て、電荷蓄積層４ａ、４ｂの電子の過不足による過消去
（over-erase）は防止され、それにより過消去に起因す
るリーク不良、プログラム不良、読み出し不良等は生じ
得ない。また、ソース領域とドレイン領域間のリーク電
流はゲート電圧のみで抑制でき、高信頼性の不揮発性半
導体メモリを実現できる。電荷蓄積層４ａおよび４ｂは
ＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構
成すればよい。シリコン窒化膜の離散的な電荷捕獲準位
に電子を蓄積することで、下部絶縁膜の膜質に影響を受
け難い電荷保持特性を得ることができるからである。ま
た、シリコン膜、多結晶シリコン膜で構成すれば安価に
製造できる。さらに、第１ゲート絶縁膜１３、第３ゲー
ト絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程
度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で
構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎ
ｍ程度の非常に薄いゲート絶縁膜を安定して実現でき
る。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコ
ン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネ
ル（ＤＴ）注入も誘起されない。したがって、電子の注
入抽出動作時の電圧は低電圧化され、メモリセルの微細
化のみならず周辺高電圧動作素子の微細化も可能とな
る。
半導体メモリのメモリセルは、ソース領域およびドレイ
ン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃
度のｎ＋型拡散層１１で構成したＬＤＤ構造を有してい
る。そして、ゲート絶縁膜が第１ゲート絶縁膜１３（下
層）、第２ゲート絶縁膜１４（中間層）および第３ゲー
ト絶縁膜１５（上層）からなる３層積層膜で構成され、
第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａおよ
び４ｂが形成される。この２つの電荷蓄積層４ａおよび
４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層
４ａ、４ｂのいずれも電子を蓄積していない状態、
（２）電荷蓄積層４ａのみが電子を蓄積している状態、
（３）電荷蓄積層４ｂのみが電子を蓄積している状態、
（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状
態、の４つの状態をとり得る。この２つの電荷蓄積層４
ａおよび４ｂに保持された電子の有無によって生じるし
きい値電圧の変化分を記憶情報の“００"、“０１"、
“１０"、“１１"に対応させる。また、このメモリセル
構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上
方に位置するので、チャネル領域中央部のしきい値電圧
はチャネル領域の不純物濃度のみで決まり、電荷蓄積層
４ａ、４ｂの電子の蓄積状態に依存しない。したがっ
て、電荷蓄積層４ａ、４ｂの電子の過不足による過消去
（over-erase）は防止され、それにより過消去に起因す
るリーク不良、プログラム不良、読み出し不良等は生じ
得ない。また、ソース領域とドレイン領域間のリーク電
流はゲート電圧のみで抑制でき、高信頼性の不揮発性半
導体メモリを実現できる。電荷蓄積層４ａおよび４ｂは
ＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構
成すればよい。シリコン窒化膜の離散的な電荷捕獲準位
に電子を蓄積することで、下部絶縁膜の膜質に影響を受
け難い電荷保持特性を得ることができるからである。ま
た、シリコン膜、多結晶シリコン膜で構成すれば安価に
製造できる。さらに、第１ゲート絶縁膜１３、第３ゲー
ト絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程
度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で
構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎ
ｍ程度の非常に薄いゲート絶縁膜を安定して実現でき
る。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコ
ン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネ
ル（ＤＴ）注入も誘起されない。したがって、電子の注
入抽出動作時の電圧は低電圧化され、メモリセルの微細
化のみならず周辺高電圧動作素子の微細化も可能とな
る。
【００３０】本発明の第２の実施の形態に係る不揮発性
半導体メモリのメモリセルでは、ソース領域およびドレ
イン領域の耐圧向上の目的でｎ−型拡散層１０を設け、
ＬＤＤ構造を構成しているが、シングルドレイン構造、
ダブルドレイン構造でソース領域およびドレイン領域を
構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４
ａ−４ｂ間のリークを防止するが、たとえばシリコン酸
化膜で構成することができる。また、第２ゲート絶縁膜
１４に高誘電率を有する金属酸化膜を用いれば、チャネ
ル領域中央の電流伝達特性を向上できる。金属酸化膜と
してはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、Ｐ
ＺＴ、ＳＢＴがある。
半導体メモリのメモリセルでは、ソース領域およびドレ
イン領域の耐圧向上の目的でｎ−型拡散層１０を設け、
ＬＤＤ構造を構成しているが、シングルドレイン構造、
ダブルドレイン構造でソース領域およびドレイン領域を
構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４
ａ−４ｂ間のリークを防止するが、たとえばシリコン酸
化膜で構成することができる。また、第２ゲート絶縁膜
１４に高誘電率を有する金属酸化膜を用いれば、チャネ
ル領域中央の電流伝達特性を向上できる。金属酸化膜と
してはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、Ｐ
ＺＴ、ＳＢＴがある。
【００３１】次に、本発明の第２の実施の形態に係る不
揮発性メモリの動作について図１１および図１２を用い
て説明する。図１１は、書き込み動作を説明する不揮発
性メモリの断面図である。図１２は、消去動作を説明す
る不揮発性メモリの断面図である。図１１に示すよう
に、メモリセルの書き込み時には、ゲートＧに７〜８Ｖ
程度、ドレインＤに５Ｖ程度をそれぞれ印加し、ソース
Ｓを接地する。このように電圧を印加し、チャネル熱電
子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層４ｂ
に注入する。ソース領域側の電荷蓄積層４ａに電子を注
入する場合には、ドレインＤ、ソースＳそれぞれに印加
する電圧を上記の場合と入れ換えれば良い。一方、メモ
リセルの消去は、図１２に示すように、ゲートＧに負電
圧（〜−５Ｖ）を印加し、ファウラー・ノルドハイム
（ＦＮ）型トンネル電流を利用して電荷蓄積層４ａ、４
ｂから電子を引き抜くことで行われる。また、ゲート電
極３が複数のメモリセルで共有されている場合には、そ
れらのメモリセルから同時に電子を引き抜くことができ
る。この場合、ソースＳ、ドレインＤはｐ型半導体基板
１と同電位とすればよい。また、ｐ型半導体基板１の電
位とは異なる正電圧をドレインＤに印加し、ソースＳを
浮遊電位（Floating）とすれば、ドレインＤ側の電荷蓄
積層４ａのみから電子を引き抜くことも可能である。ソ
ースＳ側の電荷蓄積層４ｂのみから電子を引き抜く場合
にはソースＳに正電圧を印加し、ドレインＤを浮遊電位
とすればよい。
揮発性メモリの動作について図１１および図１２を用い
て説明する。図１１は、書き込み動作を説明する不揮発
性メモリの断面図である。図１２は、消去動作を説明す
る不揮発性メモリの断面図である。図１１に示すよう
に、メモリセルの書き込み時には、ゲートＧに７〜８Ｖ
程度、ドレインＤに５Ｖ程度をそれぞれ印加し、ソース
Ｓを接地する。このように電圧を印加し、チャネル熱電
子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層４ｂ
に注入する。ソース領域側の電荷蓄積層４ａに電子を注
入する場合には、ドレインＤ、ソースＳそれぞれに印加
する電圧を上記の場合と入れ換えれば良い。一方、メモ
リセルの消去は、図１２に示すように、ゲートＧに負電
圧（〜−５Ｖ）を印加し、ファウラー・ノルドハイム
（ＦＮ）型トンネル電流を利用して電荷蓄積層４ａ、４
ｂから電子を引き抜くことで行われる。また、ゲート電
極３が複数のメモリセルで共有されている場合には、そ
れらのメモリセルから同時に電子を引き抜くことができ
る。この場合、ソースＳ、ドレインＤはｐ型半導体基板
１と同電位とすればよい。また、ｐ型半導体基板１の電
位とは異なる正電圧をドレインＤに印加し、ソースＳを
浮遊電位（Floating）とすれば、ドレインＤ側の電荷蓄
積層４ａのみから電子を引き抜くことも可能である。ソ
ースＳ側の電荷蓄積層４ｂのみから電子を引き抜く場合
にはソースＳに正電圧を印加し、ドレインＤを浮遊電位
とすればよい。
【００３２】メモリセルの書き込みは、メモリセルの消
去と同様、ＦＮ電流を利用して行うこともできる。ゲー
トＧとｐ型半導体基板１間に１０Ｖ程度を印加し、ＦＮ
電流で電子を電荷蓄積層４ａ、４ｂに注入する。この場
合、ゲートＧが共通する複数のメモリセルには同時に電
子を注入できる。
去と同様、ＦＮ電流を利用して行うこともできる。ゲー
トＧとｐ型半導体基板１間に１０Ｖ程度を印加し、ＦＮ
電流で電子を電荷蓄積層４ａ、４ｂに注入する。この場
合、ゲートＧが共通する複数のメモリセルには同時に電
子を注入できる。
【００３３】また図示はしないが、メモリセルの読み出
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
【００３４】次に、本発明の第２の実施の形態に係る不
揮発性半導体メモリのメモリセルの製造方法を図１３乃
至図１９を用いて説明する。まず図１３に示すように、
ｐ型半導体基板１全面に電荷蓄積能力の小さいシリコン
窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３
を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆
積はたとえばＪＶＤ（Jet-Vapor-Deposition）法で行
う。ＪＶＤ法についてはたとえば参考文献「T. P. Ma,
IEEE Transactions on Electron Devices, Volume 45 N
umber 3, March 1998 p680」に記載される。第１ゲート
絶縁膜１３形成後、ＣＶＤ法によりシリコン酸化膜を堆
積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成
する。続いてＪＶＤ法により電荷蓄積能力の小さいシリ
コン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜
１５を形成する。
揮発性半導体メモリのメモリセルの製造方法を図１３乃
至図１９を用いて説明する。まず図１３に示すように、
ｐ型半導体基板１全面に電荷蓄積能力の小さいシリコン
窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３
を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆
積はたとえばＪＶＤ（Jet-Vapor-Deposition）法で行
う。ＪＶＤ法についてはたとえば参考文献「T. P. Ma,
IEEE Transactions on Electron Devices, Volume 45 N
umber 3, March 1998 p680」に記載される。第１ゲート
絶縁膜１３形成後、ＣＶＤ法によりシリコン酸化膜を堆
積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成
する。続いてＪＶＤ法により電荷蓄積能力の小さいシリ
コン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜
１５を形成する。
【００３５】次に、図１４に示すように、ｐ型半導体基
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積した後、露光技術およびエッチング技術によりパタ
ーニングし、ゲート電極３を形成する。続いて、ゲート
電極３をマスクとしてソース領域およびドレイン領域を
形成する領域のｐ型半導体基板１の表面の第１ゲート絶
縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁
膜１５を自己整合的にドライエッチングする。
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積した後、露光技術およびエッチング技術によりパタ
ーニングし、ゲート電極３を形成する。続いて、ゲート
電極３をマスクとしてソース領域およびドレイン領域を
形成する領域のｐ型半導体基板１の表面の第１ゲート絶
縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁
膜１５を自己整合的にドライエッチングする。
【００３６】次に、図１５に示すように、電荷蓄積層形
成のための空間１７を形成する。この空間１７は、第１
ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第
２ゲート絶縁膜１４のエッチング速度が大きいエッチン
グ液を用いて第２ゲート絶縁膜１４の端部を選択的にウ
ェットエッチングすることで形成する。本発明の第２の
実施の形態では、第１ゲート酸化膜１３および第３ゲー
ト絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶
縁膜１４をシリコン酸化膜で構成しているので、エッチ
ング液としてはたとえばフッ酸系を用いればよい。ま
た、電荷蓄積層形成のための空間１７は、エッチング液
を用いたウェットエッチング法に替えてＨＦガスを含む
ガスを用いたプラズマドライエッチング法で形成しても
よい。
成のための空間１７を形成する。この空間１７は、第１
ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第
２ゲート絶縁膜１４のエッチング速度が大きいエッチン
グ液を用いて第２ゲート絶縁膜１４の端部を選択的にウ
ェットエッチングすることで形成する。本発明の第２の
実施の形態では、第１ゲート酸化膜１３および第３ゲー
ト絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶
縁膜１４をシリコン酸化膜で構成しているので、エッチ
ング液としてはたとえばフッ酸系を用いればよい。ま
た、電荷蓄積層形成のための空間１７は、エッチング液
を用いたウェットエッチング法に替えてＨＦガスを含む
ガスを用いたプラズマドライエッチング法で形成しても
よい。
【００３７】次に、図１６に示すように、ｐ型半導体基
板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリ
コン窒化膜１８を電荷蓄積層形成のための空間１７が完
全に埋め込まれるように堆積する。そして、図１７に示
すように、ｐ型半導体基板１全面に対してＲＩＥによる
異方性エッチングを行い、電荷蓄積能力の高いシリコン
窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成す
る。
板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリ
コン窒化膜１８を電荷蓄積層形成のための空間１７が完
全に埋め込まれるように堆積する。そして、図１７に示
すように、ｐ型半導体基板１全面に対してＲＩＥによる
異方性エッチングを行い、電荷蓄積能力の高いシリコン
窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成す
る。
【００３８】次に、図１８に示すように、ｐ型半導体基
板１全面に酸化膜１６を形成した後、低不純物濃度のｎ
−型拡散層１０を形成する。ｎ−型拡散層１０はイオン
注入技術によりゲート電極３をマスクとしてｎ型不純物
を注入し、その後の熱処理によって注入した不純物を活
性化することで形成する。
板１全面に酸化膜１６を形成した後、低不純物濃度のｎ
−型拡散層１０を形成する。ｎ−型拡散層１０はイオン
注入技術によりゲート電極３をマスクとしてｎ型不純物
を注入し、その後の熱処理によって注入した不純物を活
性化することで形成する。
【００３９】次に、図１９に示すように、ゲート電極３
の側壁にサイドウォールスペーサ９を形成した後、高不
純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層
１１はイオン注入技術によりゲート電極３およびサイド
ウォールスペーサ９をマスクとしてｎ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
の側壁にサイドウォールスペーサ９を形成した後、高不
純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層
１１はイオン注入技術によりゲート電極３およびサイド
ウォールスペーサ９をマスクとしてｎ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
【００４０】次に、ｐ型半導体基板１の全面にＣＶＤ法
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することによりゲート
電極３およびｎ＋型拡散層１１それぞれの表面に高融点
金属シリサイドで構成される導電層１２を形成する。導
電層１２形成後、上記以外の領域に残った未反応の高融
点金属を除去すれば、図１０に示したメモリセル構造が
完成する。
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することによりゲート
電極３およびｎ＋型拡散層１１それぞれの表面に高融点
金属シリサイドで構成される導電層１２を形成する。導
電層１２形成後、上記以外の領域に残った未反応の高融
点金属を除去すれば、図１０に示したメモリセル構造が
完成する。
【００４１】なお、図示はしないが、図１０のメモリセ
ル構造完成後、層間絶縁膜形成工程、コンタクトホール
形成工程、配線形成工程、パッシベイション膜形成工程
等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮
発性メモリセルが完成する。
ル構造完成後、層間絶縁膜形成工程、コンタクトホール
形成工程、配線形成工程、パッシベイション膜形成工程
等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮
発性メモリセルが完成する。
【００４２】このように、本発明の第２実施の形態で
は、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の
下方に自己整合的に形成することができる。したがっ
て、セルトランジスタのゲート長方向の微細化が可能と
なる。それにより、大容量、高密度の不揮発性半導体メ
モリを提供できる。また、ビット当りのセル面積は従来
と比べてほぼ半減され、大幅に縮小された不揮発性半導
体メモリを実現できる。
は、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の
下方に自己整合的に形成することができる。したがっ
て、セルトランジスタのゲート長方向の微細化が可能と
なる。それにより、大容量、高密度の不揮発性半導体メ
モリを提供できる。また、ビット当りのセル面積は従来
と比べてほぼ半減され、大幅に縮小された不揮発性半導
体メモリを実現できる。
【００４３】また、電荷蓄積層４ａおよび４ｂのチャネ
ル長方向の幅は第１ゲート絶縁膜１３および第３ゲート
絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差
およびエッチング時間の調節によって容易に制御でき
る。それにより、電荷蓄積層４ａおよび４ｂを対称に配
置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート
絶縁膜１４によって電気的に完全に分離されるので、電
荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さ
らに、電荷蓄積層４ａおよび４ｂは、ソース領域、ドレ
イン領域、ゲート電極３およびチャネル領域から、第１
の絶縁膜１３、第３の絶縁膜１５および酸化膜１６によ
って完全に絶縁されるので、電荷保持特性の優れた不揮
発性半導体メモリを提供できる。電荷蓄積層４ａおよび
４ｂはゲート電極３の端部からチャネル領域方向に延在
して形成され、電荷蓄積層４ａおよび４ｂのうちのチャ
ネル領域側の部分の電荷蓄積状態によってメモリセルの
電流伝達特性ほぼ決まる。したがって、この部分のゲー
ト長方向の長さを限界まで縮小すれば、より微細な不揮
発性半導体メモリを提供できる。
ル長方向の幅は第１ゲート絶縁膜１３および第３ゲート
絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差
およびエッチング時間の調節によって容易に制御でき
る。それにより、電荷蓄積層４ａおよび４ｂを対称に配
置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート
絶縁膜１４によって電気的に完全に分離されるので、電
荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さ
らに、電荷蓄積層４ａおよび４ｂは、ソース領域、ドレ
イン領域、ゲート電極３およびチャネル領域から、第１
の絶縁膜１３、第３の絶縁膜１５および酸化膜１６によ
って完全に絶縁されるので、電荷保持特性の優れた不揮
発性半導体メモリを提供できる。電荷蓄積層４ａおよび
４ｂはゲート電極３の端部からチャネル領域方向に延在
して形成され、電荷蓄積層４ａおよび４ｂのうちのチャ
ネル領域側の部分の電荷蓄積状態によってメモリセルの
電流伝達特性ほぼ決まる。したがって、この部分のゲー
ト長方向の長さを限界まで縮小すれば、より微細な不揮
発性半導体メモリを提供できる。
【００４４】さらに、セル構造は通常のＣＭＯＳ工程で
容易に実現可能であるので、既存の製造ラインを使用し
低コストで不揮発性半導体メモリを製造できる。
容易に実現可能であるので、既存の製造ラインを使用し
低コストで不揮発性半導体メモリを製造できる。
【００４５】（第３の実施の形態）次に、本発明の第３
の実施の形態を説明する。本発明の第３の実施の形態
は、図１０に示した第２の実施の形態において、第１ゲ
ート絶縁膜１３をシリコン酸化膜、第２ゲート絶縁膜１
４をシリコン窒化膜、第３ゲート絶縁膜１５をシリコン
酸化膜に置き換えたものである。以下、本発明の第３の
実施の形態に係る不揮発性半導体メモリのメモリセルの
製造方法を、図１３乃至図１５を参照して説明する。
の実施の形態を説明する。本発明の第３の実施の形態
は、図１０に示した第２の実施の形態において、第１ゲ
ート絶縁膜１３をシリコン酸化膜、第２ゲート絶縁膜１
４をシリコン窒化膜、第３ゲート絶縁膜１５をシリコン
酸化膜に置き換えたものである。以下、本発明の第３の
実施の形態に係る不揮発性半導体メモリのメモリセルの
製造方法を、図１３乃至図１５を参照して説明する。
【００４６】本発明の第３の実施の形態に係る不揮発性
半導体メモリのメモリセルは、まず、ｐ型半導体基板１
を熱酸化し、１０ｎｍ程度のシリコン酸化膜で構成され
る第１ゲート絶縁膜１３を形成する。第１ゲート絶縁膜
１３形成後、ＪＶＤ法による電荷蓄積能力の低いシリコ
ン窒化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁
膜１４を形成する。続いて、ＣＶＤ法によりシリコン酸
化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を
形成する（図１３参照）。
半導体メモリのメモリセルは、まず、ｐ型半導体基板１
を熱酸化し、１０ｎｍ程度のシリコン酸化膜で構成され
る第１ゲート絶縁膜１３を形成する。第１ゲート絶縁膜
１３形成後、ＪＶＤ法による電荷蓄積能力の低いシリコ
ン窒化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁
膜１４を形成する。続いて、ＣＶＤ法によりシリコン酸
化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を
形成する（図１３参照）。
【００４７】次に、ｐ型半導体基板１全面にＬＰＣＶＤ
法によりｎ型またはｐ型不純物をドープした５０〜２５
０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術
およびエッチング技術によりパターニングし、ゲート電
極３を形成する。続けて、ゲート電極３をマスクとして
ソース領域およびドレイン領域を形成する領域のｐ型半
導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート
絶縁膜１４および第３ゲート絶縁膜１５を自己整合的に
ドライエッチングする（図１４参照）。
法によりｎ型またはｐ型不純物をドープした５０〜２５
０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術
およびエッチング技術によりパターニングし、ゲート電
極３を形成する。続けて、ゲート電極３をマスクとして
ソース領域およびドレイン領域を形成する領域のｐ型半
導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート
絶縁膜１４および第３ゲート絶縁膜１５を自己整合的に
ドライエッチングする（図１４参照）。
【００４８】次に、ｐ型半導体基板１を熱酸化し、ｐ型
半導体基板１全面に薄いシリコン酸化膜を形成する。そ
の後、電荷蓄積層形成のための空間１７を形成する。こ
の電荷蓄積層形成のための空間１７は、第１ゲート酸化
膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶
縁膜１４のエッチング速度が大きいエッチング液を用い
て第２ゲート絶縁膜１４の端部を選択的にウェットエッ
チングすることで形成する。本発明の第３の実施の形態
では、第１ゲート酸化膜１３および第３ゲート絶縁膜１
５をシリコン酸化膜で構成し、第２ゲート絶縁膜１４を
シリコン窒化膜で構成しているので、エッチング液とし
てはたとえばリン酸系を用いればよい。なお、シリコン
窒化膜１４は熱酸化処理によってはほとんど酸化されな
いので、第２ゲート絶縁膜の側面には酸化膜は形成され
ず、このためエッチングの選択性は向上する（図１５参
照）。また、電荷蓄積層形成のための空間１７は、エッ
チング液を用いたウェットエッチング法に替えてＣＦ４
ガスを含むガスを用いたプラズマドライエッチング法で
形成してもよい。その後の工程は第２の実施の形態と同
一である。
半導体基板１全面に薄いシリコン酸化膜を形成する。そ
の後、電荷蓄積層形成のための空間１７を形成する。こ
の電荷蓄積層形成のための空間１７は、第１ゲート酸化
膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶
縁膜１４のエッチング速度が大きいエッチング液を用い
て第２ゲート絶縁膜１４の端部を選択的にウェットエッ
チングすることで形成する。本発明の第３の実施の形態
では、第１ゲート酸化膜１３および第３ゲート絶縁膜１
５をシリコン酸化膜で構成し、第２ゲート絶縁膜１４を
シリコン窒化膜で構成しているので、エッチング液とし
てはたとえばリン酸系を用いればよい。なお、シリコン
窒化膜１４は熱酸化処理によってはほとんど酸化されな
いので、第２ゲート絶縁膜の側面には酸化膜は形成され
ず、このためエッチングの選択性は向上する（図１５参
照）。また、電荷蓄積層形成のための空間１７は、エッ
チング液を用いたウェットエッチング法に替えてＣＦ４
ガスを含むガスを用いたプラズマドライエッチング法で
形成してもよい。その後の工程は第２の実施の形態と同
一である。
【００４９】（第４の実施の形態）次に、本発明の第４
の実施の形態を説明する。図２０は、本発明の第４の実
施の形態に係る不揮発性半導体メモリのメモリセル構造
を示す断面図である。本発明の第４の実施の形態は、メ
モリセルをｐ型ＭＯＳトランジスタで構成した例であ
る。図２０に示すように、本発明の第４の実施の形態に
係る不揮発性メモリのメモリセル構造では、ｎ型半導体
基板１９の表面に第１ゲート絶縁膜１３を介して第２ゲ
ート絶縁膜１４が設けられる。そして、第２ゲート絶縁
膜１４の両端には電荷蓄積層４ａ、４ｂが形成される。
第２ゲート絶縁膜１４および電荷蓄積層４ａ、４ｂ上に
は第３ゲート絶縁膜１５を介してゲート電極３が設けら
れる。ゲート電極３の側面には酸化膜１６を介してサイ
ドウォールスペーサ９が設けられ、このサイドウォール
スペーサ９の下部のｎ型半導体基板１９には、チャネル
領域に接する低不純物濃度のｐ−型拡散層２０と、この
ｐ−型拡散層２０の外側に位置する高不純物濃度のｐ＋
型拡散層２１が設けられる。ゲート電極３およびｐ ＋型
拡散層２１それぞれの表面には導電層１２が設けられ
る。
の実施の形態を説明する。図２０は、本発明の第４の実
施の形態に係る不揮発性半導体メモリのメモリセル構造
を示す断面図である。本発明の第４の実施の形態は、メ
モリセルをｐ型ＭＯＳトランジスタで構成した例であ
る。図２０に示すように、本発明の第４の実施の形態に
係る不揮発性メモリのメモリセル構造では、ｎ型半導体
基板１９の表面に第１ゲート絶縁膜１３を介して第２ゲ
ート絶縁膜１４が設けられる。そして、第２ゲート絶縁
膜１４の両端には電荷蓄積層４ａ、４ｂが形成される。
第２ゲート絶縁膜１４および電荷蓄積層４ａ、４ｂ上に
は第３ゲート絶縁膜１５を介してゲート電極３が設けら
れる。ゲート電極３の側面には酸化膜１６を介してサイ
ドウォールスペーサ９が設けられ、このサイドウォール
スペーサ９の下部のｎ型半導体基板１９には、チャネル
領域に接する低不純物濃度のｐ−型拡散層２０と、この
ｐ−型拡散層２０の外側に位置する高不純物濃度のｐ＋
型拡散層２１が設けられる。ゲート電極３およびｐ ＋型
拡散層２１それぞれの表面には導電層１２が設けられ
る。
【００５０】次に、本発明の第４の実施の形態に係る不
揮発性メモリの動作について図２１および図２２を用い
て説明する。図２１は、書き込み動作を説明する不揮発
性メモリの断面図である。図２２は、消去動作を説明す
る不揮発性メモリの断面図である。図２１に示すよう
に、メモリセルの書き込み時には、ゲートＧに５Ｖ程
度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソース
Ｓを浮遊電位とする。このように電圧を印加し、バンド
−バンド間トンネル現象起因の電子にドレイン領域近傍
の電界でエネルギーを与え，ドレイン領域側の電荷蓄積
層４ｂに電子を注入する。ソース領域側の電荷蓄積層４
ａに電子を注入する場合には、ドレインＤ、ソースＳそ
れぞれに印加する電圧を上記と入れ替えればよい。一
方、メモリセルの消去は、図２２に示すように、ゲート
Ｇに負電圧（〜−５Ｖ）を印加し、ＦＮ電流を利用して
電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われ
る。また、ゲートＧが複数のメモリセルで共有されてい
る場合には、それらのメモリセルから同時に電子を引き
抜くことができる。この場合、ソースＳおよびドレイン
Ｄはｎ型半導体基板１９と同電位あるいは浮遊電位とす
る。
揮発性メモリの動作について図２１および図２２を用い
て説明する。図２１は、書き込み動作を説明する不揮発
性メモリの断面図である。図２２は、消去動作を説明す
る不揮発性メモリの断面図である。図２１に示すよう
に、メモリセルの書き込み時には、ゲートＧに５Ｖ程
度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソース
Ｓを浮遊電位とする。このように電圧を印加し、バンド
−バンド間トンネル現象起因の電子にドレイン領域近傍
の電界でエネルギーを与え，ドレイン領域側の電荷蓄積
層４ｂに電子を注入する。ソース領域側の電荷蓄積層４
ａに電子を注入する場合には、ドレインＤ、ソースＳそ
れぞれに印加する電圧を上記と入れ替えればよい。一
方、メモリセルの消去は、図２２に示すように、ゲート
Ｇに負電圧（〜−５Ｖ）を印加し、ＦＮ電流を利用して
電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われ
る。また、ゲートＧが複数のメモリセルで共有されてい
る場合には、それらのメモリセルから同時に電子を引き
抜くことができる。この場合、ソースＳおよびドレイン
Ｄはｎ型半導体基板１９と同電位あるいは浮遊電位とす
る。
【００５１】メモリセルの書き込みは、本発明の第２の
実施の形態の場合のようにチャネル熱電子を利用しても
行うことが可能である。この場合、ゲートＧに−２．５
Ｖ程度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソ
ースＳを接地する。このように電圧を印加し、チャネル
熱電子で電子をドレイン領域側の電荷蓄積層４ｂに注入
する。一方、ソース領域側の電荷蓄積層４ａに電子を注
入する場合にはドレインＤ、ソースＳそれぞれに印加す
る電圧を入れ替えればよい。
実施の形態の場合のようにチャネル熱電子を利用しても
行うことが可能である。この場合、ゲートＧに−２．５
Ｖ程度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソ
ースＳを接地する。このように電圧を印加し、チャネル
熱電子で電子をドレイン領域側の電荷蓄積層４ｂに注入
する。一方、ソース領域側の電荷蓄積層４ａに電子を注
入する場合にはドレインＤ、ソースＳそれぞれに印加す
る電圧を入れ替えればよい。
【００５２】また図示はしないが、メモリセルの読み出
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
【００５３】（第５の実施の形態）次に、本発明の第５
の実施の形態を説明する。一般に、半導体メモリでは、
メモリセルアレイの周辺に周辺回路を配置する。たとえ
ばその周辺回路としてデコーダー、書き込み／消去回
路、読み出し回路、アナログ回路、各種のＩ／Ｏ回路、
各種のキャパシタ回路等がある。本発明の第５の実施の
形態では、これら周辺回路を構成するＭＯＳトランジス
タを第２〜第４の実施の形態のメモリセルトランジスタ
の製造工程を用いて同時に製造する例を示すものであ
る。図２３は、本発明の第５の実施の形態に係る不揮発
性半導体メモリの周辺回路を構成するＭＯＳトランジス
タの構造を示す断面図である。図２３に示すように、本
発明の第５の実施の形態によれば、メモリセルトランジ
スタ（メモリセルＴｒ）以外にゲート絶縁膜の異なる７
種類のＭＯＳトランジスタ（Ｔｒ１〜Ｔｒ７）を実現で
きる。なお、図２３のメモリセルトランジスタは図１０
に示したメモリセルトランジスタである。また、ＭＯＳ
トランジスタＴｒ１〜Ｔｒ７はすべてｎ型ＭＯＳトラン
ジスタを示している。メモリセルトランジスタのｎ−型
拡散層１０およびｎ＋型拡散層１１、導電層１２は図面
を見易くするために省略してある。ＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ７についても同様である。
の実施の形態を説明する。一般に、半導体メモリでは、
メモリセルアレイの周辺に周辺回路を配置する。たとえ
ばその周辺回路としてデコーダー、書き込み／消去回
路、読み出し回路、アナログ回路、各種のＩ／Ｏ回路、
各種のキャパシタ回路等がある。本発明の第５の実施の
形態では、これら周辺回路を構成するＭＯＳトランジス
タを第２〜第４の実施の形態のメモリセルトランジスタ
の製造工程を用いて同時に製造する例を示すものであ
る。図２３は、本発明の第５の実施の形態に係る不揮発
性半導体メモリの周辺回路を構成するＭＯＳトランジス
タの構造を示す断面図である。図２３に示すように、本
発明の第５の実施の形態によれば、メモリセルトランジ
スタ（メモリセルＴｒ）以外にゲート絶縁膜の異なる７
種類のＭＯＳトランジスタ（Ｔｒ１〜Ｔｒ７）を実現で
きる。なお、図２３のメモリセルトランジスタは図１０
に示したメモリセルトランジスタである。また、ＭＯＳ
トランジスタＴｒ１〜Ｔｒ７はすべてｎ型ＭＯＳトラン
ジスタを示している。メモリセルトランジスタのｎ−型
拡散層１０およびｎ＋型拡散層１１、導電層１２は図面
を見易くするために省略してある。ＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ７についても同様である。
【００５４】次に、図２３に示したＭＯＳトランジスタ
の製造方法を図２４乃至図３０を用いて説明する。まず
図２４に示すように、ｐ型半導体基板１全面にＪＶＤ法
により電荷蓄積能力の小さいシリコン窒化膜を堆積し、
１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。第１
ゲート絶縁膜１３形成後、周知の露光技術およびドライ
エッチング技術によりｐ型半導体基板１上の一部の領域
の第１ゲート絶縁膜１３を除去する。そして図２５に示
すように、ＣＶＤ法によりシリコン酸化膜を堆積し、５
〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。第
２ゲート絶縁膜１４形成後、露光技術およびドライエッ
チング技術により一部の領域の第２ゲート絶縁膜１４を
除去する。続いて図２６に示すように、ＪＶＤ法により
電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎ
ｍ程度の第３ゲート絶縁膜１５を形成する。第３ゲート
絶縁膜１５形成後、露光技術およびドライエッチング技
術により一部の領域の第３ゲート絶縁膜１５を除去す
る。このようにして第１ゲート絶縁膜１３、第２ゲート
絶縁膜１４および第３ゲート絶縁膜１５のうちの少なく
とも１つから構成される７種類のゲート絶縁膜が実現さ
れる。
の製造方法を図２４乃至図３０を用いて説明する。まず
図２４に示すように、ｐ型半導体基板１全面にＪＶＤ法
により電荷蓄積能力の小さいシリコン窒化膜を堆積し、
１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。第１
ゲート絶縁膜１３形成後、周知の露光技術およびドライ
エッチング技術によりｐ型半導体基板１上の一部の領域
の第１ゲート絶縁膜１３を除去する。そして図２５に示
すように、ＣＶＤ法によりシリコン酸化膜を堆積し、５
〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。第
２ゲート絶縁膜１４形成後、露光技術およびドライエッ
チング技術により一部の領域の第２ゲート絶縁膜１４を
除去する。続いて図２６に示すように、ＪＶＤ法により
電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎ
ｍ程度の第３ゲート絶縁膜１５を形成する。第３ゲート
絶縁膜１５形成後、露光技術およびドライエッチング技
術により一部の領域の第３ゲート絶縁膜１５を除去す
る。このようにして第１ゲート絶縁膜１３、第２ゲート
絶縁膜１４および第３ゲート絶縁膜１５のうちの少なく
とも１つから構成される７種類のゲート絶縁膜が実現さ
れる。
【００５５】次に、図２７に示すように、ｐ型半導体基
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積した後、露光技術およびエッチング技術によりパタ
ーニングし、複数のゲート電極３を形成する。さらに、
ゲート電極３をマスクとしてドライエッチングによりメ
モリセルトランジスタ、ＭＯＳトランジスタそれぞれの
ソース領域およびドレイン領域を形成する領域のｐ型半
導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート
絶縁膜１４および第３ゲート絶縁膜１５を除去する。
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積した後、露光技術およびエッチング技術によりパタ
ーニングし、複数のゲート電極３を形成する。さらに、
ゲート電極３をマスクとしてドライエッチングによりメ
モリセルトランジスタ、ＭＯＳトランジスタそれぞれの
ソース領域およびドレイン領域を形成する領域のｐ型半
導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート
絶縁膜１４および第３ゲート絶縁膜１５を除去する。
【００５６】次に、図２８に示すように、ＭＯＳトラン
ジスタＴｒ１〜Ｔｒ７を形成する領域をフォトレジスト
２２で覆い、メモリセルトランジスタを形成する領域を
ウェットエッチングする。エッチング液は第１ゲート酸
化膜１３および第３ゲート絶縁膜１５よりも第２ゲート
絶縁膜１４のエッチング速度が大きいものを利用する。
このウェットエッチングによりメモリセルトランジスタ
を形成する領域の第２ゲート絶縁膜１４の端部を選択的
にエッチングし、電荷蓄積層形成のための空間１７を形
成する。本発明の第５の実施の形態では、第１ゲート酸
化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜
で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構
成しているので、エッチング液としてはたとえばフッ酸
系を用いればよい。そして、図２９に示すように、ｐ型
半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の
高いシリコン窒化膜１８を電荷蓄積層形成のための空間
１７が完全に埋め込まれるように堆積する。続いて図３
０に示すように、ｐ型半導体基板１全面に対してＲＩＥ
による異方性エッチングを行い、メモリセルトランジス
タを形成する領域に電荷蓄積能力の高いシリコン窒化膜
で構成された電荷蓄積層４ａおよび４ｂを形成する。そ
の後の工程は本発明の第２の実施の形態と同じである。
ジスタＴｒ１〜Ｔｒ７を形成する領域をフォトレジスト
２２で覆い、メモリセルトランジスタを形成する領域を
ウェットエッチングする。エッチング液は第１ゲート酸
化膜１３および第３ゲート絶縁膜１５よりも第２ゲート
絶縁膜１４のエッチング速度が大きいものを利用する。
このウェットエッチングによりメモリセルトランジスタ
を形成する領域の第２ゲート絶縁膜１４の端部を選択的
にエッチングし、電荷蓄積層形成のための空間１７を形
成する。本発明の第５の実施の形態では、第１ゲート酸
化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜
で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構
成しているので、エッチング液としてはたとえばフッ酸
系を用いればよい。そして、図２９に示すように、ｐ型
半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の
高いシリコン窒化膜１８を電荷蓄積層形成のための空間
１７が完全に埋め込まれるように堆積する。続いて図３
０に示すように、ｐ型半導体基板１全面に対してＲＩＥ
による異方性エッチングを行い、メモリセルトランジス
タを形成する領域に電荷蓄積能力の高いシリコン窒化膜
で構成された電荷蓄積層４ａおよび４ｂを形成する。そ
の後の工程は本発明の第２の実施の形態と同じである。
【００５７】本発明の第５の実施の形態によれば、膜厚
が異なるゲート絶縁膜を有する７種類のＭＯＳトランジ
スタＴｒ１〜Ｔｒ７をメモリセルトランジスタと同時に
製造できる。それにより、高電圧動作の高耐圧トランジ
スタから極低電圧動作トランジスタまで多様な動作電圧
に対応したＭＯＳトランジスタを提供できる。さらに、
ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ共に
実現できる。また、メモリセルトランジスタおよびＭＯ
ＳトランジスタＴｒ１〜Ｔｒ７のゲート電極３は同一材
料から構成され、同一の露光工程およびドライエッチン
グ工程で形成される。したがって、フォトマスクの位置
合わせずれの少ない微細なトランジスタを提供できる。
が異なるゲート絶縁膜を有する７種類のＭＯＳトランジ
スタＴｒ１〜Ｔｒ７をメモリセルトランジスタと同時に
製造できる。それにより、高電圧動作の高耐圧トランジ
スタから極低電圧動作トランジスタまで多様な動作電圧
に対応したＭＯＳトランジスタを提供できる。さらに、
ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ共に
実現できる。また、メモリセルトランジスタおよびＭＯ
ＳトランジスタＴｒ１〜Ｔｒ７のゲート電極３は同一材
料から構成され、同一の露光工程およびドライエッチン
グ工程で形成される。したがって、フォトマスクの位置
合わせずれの少ない微細なトランジスタを提供できる。
【００５８】（第６の実施の形態）次に、本発明の第６
の実施の形態について説明する。この第６の実施の形態
は、電気的に書き込み消去可能な不揮発性メモリと高速
に書き込み読み出し可能な揮発性メモリを同一のチップ
上に実現する例を示すものである。図３１は、本発明の
第６の実施の形態に係る半導体記憶装置に搭載された不
揮発性メモリのメモリセル構造を示す断面図、図３２
は、本発明の第６の実施の形態に係る半導体記憶装置に
搭載された揮発性メモリのメモリセル構造を示す断面図
である。図３１の不揮発性メモリと図３２の揮発性メモ
リとは、同一チップ上に混載されるものである。
の実施の形態について説明する。この第６の実施の形態
は、電気的に書き込み消去可能な不揮発性メモリと高速
に書き込み読み出し可能な揮発性メモリを同一のチップ
上に実現する例を示すものである。図３１は、本発明の
第６の実施の形態に係る半導体記憶装置に搭載された不
揮発性メモリのメモリセル構造を示す断面図、図３２
は、本発明の第６の実施の形態に係る半導体記憶装置に
搭載された揮発性メモリのメモリセル構造を示す断面図
である。図３１の不揮発性メモリと図３２の揮発性メモ
リとは、同一チップ上に混載されるものである。
【００５９】（Ａ）不揮発性メモリ 図３１に示すように、この第６の実施の形態に係る不揮
発性メモリのメモリセルはｎ型ＭＯＳトランジスタで構
成される。そして、この不揮発性メモリのメモリセル構
造では、ｐ型半導体基板１の主面上に第１ゲート絶縁膜
１３を介して第２ゲート絶縁膜１４が設けられる。第２
ゲート絶縁膜１４の両端には電荷蓄積層４（４ａ、４
ｂ）が形成される。第２ゲート絶縁膜１４および電荷蓄
積層４上には第３ゲート絶縁膜１５を介してゲート電極
３が設けられる。ゲート電極３の側面には酸化膜１６を
介してサイドウォールスペーサ９が設けられ、このサイ
ドウォールスペーサ９の下部のｐ型半導体基板１の主面
には、チャネル領域に接する低不純物濃度のｎ−型拡散
層１０と、このｎ−型拡散層１０の外側に位置する高不
純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極
３およびｎ＋型拡散層１１それぞれの表面には導電層１
２が設けられる。
発性メモリのメモリセルはｎ型ＭＯＳトランジスタで構
成される。そして、この不揮発性メモリのメモリセル構
造では、ｐ型半導体基板１の主面上に第１ゲート絶縁膜
１３を介して第２ゲート絶縁膜１４が設けられる。第２
ゲート絶縁膜１４の両端には電荷蓄積層４（４ａ、４
ｂ）が形成される。第２ゲート絶縁膜１４および電荷蓄
積層４上には第３ゲート絶縁膜１５を介してゲート電極
３が設けられる。ゲート電極３の側面には酸化膜１６を
介してサイドウォールスペーサ９が設けられ、このサイ
ドウォールスペーサ９の下部のｐ型半導体基板１の主面
には、チャネル領域に接する低不純物濃度のｎ−型拡散
層１０と、このｎ−型拡散層１０の外側に位置する高不
純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極
３およびｎ＋型拡散層１１それぞれの表面には導電層１
２が設けられる。
【００６０】本発明の第６の実施の形態に係る不揮発性
メモリのメモリセルは、ソース領域およびドレイン領域
を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ
＋型拡散層１１で構成したＬＤＤ構造を有している。そ
して、ゲート絶縁膜が第１のゲート絶縁膜１３（下
層）、第２のゲート絶縁膜１４（中間層）および第３の
ゲート絶縁膜１５（上層）からなる三層積層膜で構成さ
れ、第２ゲート絶縁膜１４の両端部には電荷蓄積層４
（４ａ，４ｂ）が形成される。この２つの電荷蓄積層４
ａおよび４ｂに電子を蓄積し、その蓄積状態は（１）電
荷蓄積層４ａ、４ｂのいずれも電子を蓄積していない状
態、（２）電荷蓄積層４ａのみが電子を蓄積している状
態、（３）電荷蓄積層４ｂのみが電子を蓄積している状
態、（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積してい
る状態、の４つの状態をとり得る。この２つの電荷蓄積
層４ａおよび４ｂに保持された電子の有無によって生じ
るしきい値電圧の変化分を記憶情報の“００"、“０
１"、“１０"、“１１"に対応させる。また、このメモ
リセル構造では電荷蓄積層４はチャネル領域端部の上方
に位置するので、チャネル領域中央部のしきい値電圧は
チャネル領域の不純物濃度のみで決まり、電荷蓄積層４
の電子の蓄積状態に依存しない。したがって、電荷蓄積
層４の電子の過不足による過消去（over-erase）は防止
され、それにより過消去に起因するリーク不良、プログ
ラム不良、読み出し不良等は生じ得ない。また、ソース
領域とドレイン領域間のリーク電流はゲート電圧のみで
抑制でき、高信頼性の不揮発性メモリを実現できる。電
荷蓄積層４はＣＶＤ法による電荷蓄積能力の高いシリコ
ン窒化膜で構成すればよい。シリコン窒化膜の離散的な
電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜
質に影響を受け難い電荷保持特性を得ることができるか
らである。また、シリコン膜、多結晶シリコン膜で構成
すれば安価に製造できる。さらに、第１ゲート絶縁膜１
３、第３ゲート絶縁膜１５をシリコン酸化膜（ＳｉＯ２
膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ
３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４
ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定し
て実現できる。たとえばシリコン酸化膜換算膜厚が５ｎ
ｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、
直接トンネル（ＤＴ）注入も誘起されない。したがっ
て、電子の注入抽出動作時の電圧は低電圧化され、メモ
リセルの微細化のみならず周辺高電圧動作素子の微細化
も可能となる。
メモリのメモリセルは、ソース領域およびドレイン領域
を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ
＋型拡散層１１で構成したＬＤＤ構造を有している。そ
して、ゲート絶縁膜が第１のゲート絶縁膜１３（下
層）、第２のゲート絶縁膜１４（中間層）および第３の
ゲート絶縁膜１５（上層）からなる三層積層膜で構成さ
れ、第２ゲート絶縁膜１４の両端部には電荷蓄積層４
（４ａ，４ｂ）が形成される。この２つの電荷蓄積層４
ａおよび４ｂに電子を蓄積し、その蓄積状態は（１）電
荷蓄積層４ａ、４ｂのいずれも電子を蓄積していない状
態、（２）電荷蓄積層４ａのみが電子を蓄積している状
態、（３）電荷蓄積層４ｂのみが電子を蓄積している状
態、（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積してい
る状態、の４つの状態をとり得る。この２つの電荷蓄積
層４ａおよび４ｂに保持された電子の有無によって生じ
るしきい値電圧の変化分を記憶情報の“００"、“０
１"、“１０"、“１１"に対応させる。また、このメモ
リセル構造では電荷蓄積層４はチャネル領域端部の上方
に位置するので、チャネル領域中央部のしきい値電圧は
チャネル領域の不純物濃度のみで決まり、電荷蓄積層４
の電子の蓄積状態に依存しない。したがって、電荷蓄積
層４の電子の過不足による過消去（over-erase）は防止
され、それにより過消去に起因するリーク不良、プログ
ラム不良、読み出し不良等は生じ得ない。また、ソース
領域とドレイン領域間のリーク電流はゲート電圧のみで
抑制でき、高信頼性の不揮発性メモリを実現できる。電
荷蓄積層４はＣＶＤ法による電荷蓄積能力の高いシリコ
ン窒化膜で構成すればよい。シリコン窒化膜の離散的な
電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜
質に影響を受け難い電荷保持特性を得ることができるか
らである。また、シリコン膜、多結晶シリコン膜で構成
すれば安価に製造できる。さらに、第１ゲート絶縁膜１
３、第３ゲート絶縁膜１５をシリコン酸化膜（ＳｉＯ２
膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ
３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４
ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定し
て実現できる。たとえばシリコン酸化膜換算膜厚が５ｎ
ｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、
直接トンネル（ＤＴ）注入も誘起されない。したがっ
て、電子の注入抽出動作時の電圧は低電圧化され、メモ
リセルの微細化のみならず周辺高電圧動作素子の微細化
も可能となる。
【００６１】本発明の第６の実施の形態に係る不揮発性
メモリのメモリセルでは、ソース領域およびドレイン領
域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ
構造を構成しているが、シングルドレイン構造、ダブル
ドレイン構造でソース領域およびドレイン領域を構成し
てもよい。第２ゲート絶縁膜１４は電荷蓄積層４ａ−４
ｂ間のリークを防止するが、たとえばシリコン酸化膜で
構成することができる。また、第２ゲート絶縁膜１４に
高誘電率を有する金属酸化膜を用いれば、チャネル領域
中央の電流伝達特性を向上できる。金属酸化膜としては
たとえばＴｉＯ ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、
ＳＢＴがある。
メモリのメモリセルでは、ソース領域およびドレイン領
域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ
構造を構成しているが、シングルドレイン構造、ダブル
ドレイン構造でソース領域およびドレイン領域を構成し
てもよい。第２ゲート絶縁膜１４は電荷蓄積層４ａ−４
ｂ間のリークを防止するが、たとえばシリコン酸化膜で
構成することができる。また、第２ゲート絶縁膜１４に
高誘電率を有する金属酸化膜を用いれば、チャネル領域
中央の電流伝達特性を向上できる。金属酸化膜としては
たとえばＴｉＯ ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、
ＳＢＴがある。
【００６２】次に、本発明の第６の実施の形態に係る不
揮発性半導体メモリの動作について図３３および図３４
を用いて説明する。図３３は、書き込み動作を説明する
不揮発性メモリの断面図である。図３４は、消去動作を
説明する不揮発性メモリの断面図である。図３３に示す
ように、メモリセルの書き込み時には、ゲートＧに７〜
８Ｖ程度、ドレインＤに５Ｖ程度をそれぞれ印加し、ソ
ースＳを接地する。このように電圧を印加し、チャネル
熱電子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層
４ｂに注入する。ソース領域側の電荷蓄積層４ｂに電子
を注入する場合には、ドレインＤ、ソースＳそれぞれに
印加する電圧を上記と入れ替えればよい。一方、メモリ
セルの消去は、図３４に示すように、ゲートＧに負電圧
（〜−５Ｖ）を印加し、ファウラー・ノルドハイム（Ｆ
Ｎ）型トンネル電流を利用して電荷蓄積層４ａ、４ｂか
ら電子を引き抜くことで行われる。また、ゲートＧが複
数のメモリセルで共有されている場合には、それらのメ
モリセルから同時に電子を引き抜くことができる。この
場合、ソースＳ、ドレインＤはｐ型半導体基板１と同電
位とすればよい。また、ｐ型半導体基板１の電位とは異
なる正電圧をドレイン電極に印加し、ソース電極を浮遊
電位（Floating）とすれば、ドレイン電極側の電荷蓄積
層４ｂのみから電子を引き抜くことも可能である。ソー
ス電極側の電荷蓄積層４ａのみから電子を引き抜く場合
にはソース電極に正電圧を印加し、ドレイン電極を浮遊
電位とすればよい。
揮発性半導体メモリの動作について図３３および図３４
を用いて説明する。図３３は、書き込み動作を説明する
不揮発性メモリの断面図である。図３４は、消去動作を
説明する不揮発性メモリの断面図である。図３３に示す
ように、メモリセルの書き込み時には、ゲートＧに７〜
８Ｖ程度、ドレインＤに５Ｖ程度をそれぞれ印加し、ソ
ースＳを接地する。このように電圧を印加し、チャネル
熱電子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層
４ｂに注入する。ソース領域側の電荷蓄積層４ｂに電子
を注入する場合には、ドレインＤ、ソースＳそれぞれに
印加する電圧を上記と入れ替えればよい。一方、メモリ
セルの消去は、図３４に示すように、ゲートＧに負電圧
（〜−５Ｖ）を印加し、ファウラー・ノルドハイム（Ｆ
Ｎ）型トンネル電流を利用して電荷蓄積層４ａ、４ｂか
ら電子を引き抜くことで行われる。また、ゲートＧが複
数のメモリセルで共有されている場合には、それらのメ
モリセルから同時に電子を引き抜くことができる。この
場合、ソースＳ、ドレインＤはｐ型半導体基板１と同電
位とすればよい。また、ｐ型半導体基板１の電位とは異
なる正電圧をドレイン電極に印加し、ソース電極を浮遊
電位（Floating）とすれば、ドレイン電極側の電荷蓄積
層４ｂのみから電子を引き抜くことも可能である。ソー
ス電極側の電荷蓄積層４ａのみから電子を引き抜く場合
にはソース電極に正電圧を印加し、ドレイン電極を浮遊
電位とすればよい。
【００６３】メモリセルの書き込みは、メモリセルの消
去と同様、ＦＮ電流を利用して行うこともできる。ゲー
トＧとｐ型半導体基板１間に１０Ｖ程度を印加し、ＦＮ
電流で電子を電荷蓄積層４ａ、４ｂに注入する。この場
合、ゲートＧが共通する複数のメモリセルには同時に電
子を注入できる。
去と同様、ＦＮ電流を利用して行うこともできる。ゲー
トＧとｐ型半導体基板１間に１０Ｖ程度を印加し、ＦＮ
電流で電子を電荷蓄積層４ａ、４ｂに注入する。この場
合、ゲートＧが共通する複数のメモリセルには同時に電
子を注入できる。
【００６４】また図示はしないが、メモリセルの読み出
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
【００６５】（Ｂ）揮発性メモリ 図３２に示すように、本発明の第６の実施の形態に係る
揮発性メモリのメモリセルはｎ型ＭＯＳトランジスタで
構成される。この揮発性メモリのメモリセル構造では、
ｐ型半導体基板１の主面上に、図３１の第２ゲート絶縁
膜１４が直接配置される。そして、第２ゲート絶縁膜１
４の両端には、図３１の不揮発性メモリと同様、電荷蓄
積層４（４ｃ、４ｄ）が形成されるが、この電荷蓄積層
４ｃおよび４ｄがトンネル絶縁膜２３を介してｐ型半導
体基板１の主面上に配置される点が図３１の不揮発性メ
モリとは異なる。第２ゲート絶縁膜１４および電荷蓄積
層４上には第３ゲート絶縁膜１５を介してゲート電極３
が設けられる。ゲート電極３の側面には酸化膜１６を介
してサイドウォールスペーサ９が設けられ、このサイド
ウォールスペーサ９の下部のｐ型半導体基板１の主面に
は、チャネル領域に接する低不純物濃度のｎ−型拡散層
１０と、このｎ−型拡散層１０の外側に位置する高不純
物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３
およびｎ＋型拡散層１１それぞれの表面には導電層１２
が設けられる。
揮発性メモリのメモリセルはｎ型ＭＯＳトランジスタで
構成される。この揮発性メモリのメモリセル構造では、
ｐ型半導体基板１の主面上に、図３１の第２ゲート絶縁
膜１４が直接配置される。そして、第２ゲート絶縁膜１
４の両端には、図３１の不揮発性メモリと同様、電荷蓄
積層４（４ｃ、４ｄ）が形成されるが、この電荷蓄積層
４ｃおよび４ｄがトンネル絶縁膜２３を介してｐ型半導
体基板１の主面上に配置される点が図３１の不揮発性メ
モリとは異なる。第２ゲート絶縁膜１４および電荷蓄積
層４上には第３ゲート絶縁膜１５を介してゲート電極３
が設けられる。ゲート電極３の側面には酸化膜１６を介
してサイドウォールスペーサ９が設けられ、このサイド
ウォールスペーサ９の下部のｐ型半導体基板１の主面に
は、チャネル領域に接する低不純物濃度のｎ−型拡散層
１０と、このｎ−型拡散層１０の外側に位置する高不純
物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３
およびｎ＋型拡散層１１それぞれの表面には導電層１２
が設けられる。
【００６６】本発明の第６の実施の形態に係る揮発性メ
モリのメモリセルは、ソース領域およびドレイン領域を
低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋
型拡散層１１で構成したＬＤＤ構造を有している。そし
て、ゲート絶縁膜が第２のゲート絶縁膜１４、トンネル
絶縁膜２３および第３のゲート絶縁膜１５で構成され、
第２ゲート絶縁膜１４の両端部には電荷蓄積層４が形成
される。この２つの電荷蓄積層４ｃおよび４ｄに電子を
蓄積し、その蓄積状態は（１）電荷蓄積層４ｃ、４ｄの
いずれも電子を蓄積していない状態、（２）電荷蓄積層
４ｃのみが電子を蓄積している状態、（３）電荷蓄積層
４ｄのみが電子を蓄積している状態、（４）電荷蓄積層
４ｃ、４ｄ共に電子を蓄積している状態、の４つの状態
をとり得る。この２つの電荷蓄積層４ｃおよび４ｄに保
持された電子の有無によって生じるしきい値電圧の変化
分を記憶情報の“００"、“０１"、“１０"、“１１"に
対応させる。また、このメモリセル構造では電荷蓄積層
４はチャネル領域端部の上方に位置するので、チャネル
領域中央部のしきい値電圧はチャネル領域の不純物濃度
のみで決まり、電荷蓄積層４の電子の蓄積状態に依存し
ない。したがって、電荷蓄積層４の電子の過不足による
過消去（over-erase）は防止され、それにより過消去に
起因するリーク不良、プログラム不良、読み出し不良等
は生じ得ない。また、ソース領域とドレイン領域間のリ
ーク電流はゲート電圧のみで抑制でき、高信頼性の揮発
性メモリを実現できる。電荷蓄積層４はＣＶＤ法による
電荷蓄積能力の高いシリコン窒化膜で構成すればよい。
シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積す
ることで、下部絶縁膜の膜質に影響を受け難い電荷保持
特性を得ることができるからである。また、シリコン
膜、多結晶シリコン膜で構成すれば安価に製造できる。
さらに、第３ゲート絶縁膜１５をシリコン酸化膜（Ｓｉ
Ｏ２膜）の２倍程度の誘電率を有するシリコン窒化膜
（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜
厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を
安定して実現できる。たとえばシリコン酸化膜換算膜厚
が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度な
ので、直接トンネル（ＤＴ）注入も誘起されない。した
がって、電子の注入抽出動作時の電圧は低電圧化され、
メモリセルの微細化のみならず周辺高電圧動作素子の微
細化も可能となる。
モリのメモリセルは、ソース領域およびドレイン領域を
低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋
型拡散層１１で構成したＬＤＤ構造を有している。そし
て、ゲート絶縁膜が第２のゲート絶縁膜１４、トンネル
絶縁膜２３および第３のゲート絶縁膜１５で構成され、
第２ゲート絶縁膜１４の両端部には電荷蓄積層４が形成
される。この２つの電荷蓄積層４ｃおよび４ｄに電子を
蓄積し、その蓄積状態は（１）電荷蓄積層４ｃ、４ｄの
いずれも電子を蓄積していない状態、（２）電荷蓄積層
４ｃのみが電子を蓄積している状態、（３）電荷蓄積層
４ｄのみが電子を蓄積している状態、（４）電荷蓄積層
４ｃ、４ｄ共に電子を蓄積している状態、の４つの状態
をとり得る。この２つの電荷蓄積層４ｃおよび４ｄに保
持された電子の有無によって生じるしきい値電圧の変化
分を記憶情報の“００"、“０１"、“１０"、“１１"に
対応させる。また、このメモリセル構造では電荷蓄積層
４はチャネル領域端部の上方に位置するので、チャネル
領域中央部のしきい値電圧はチャネル領域の不純物濃度
のみで決まり、電荷蓄積層４の電子の蓄積状態に依存し
ない。したがって、電荷蓄積層４の電子の過不足による
過消去（over-erase）は防止され、それにより過消去に
起因するリーク不良、プログラム不良、読み出し不良等
は生じ得ない。また、ソース領域とドレイン領域間のリ
ーク電流はゲート電圧のみで抑制でき、高信頼性の揮発
性メモリを実現できる。電荷蓄積層４はＣＶＤ法による
電荷蓄積能力の高いシリコン窒化膜で構成すればよい。
シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積す
ることで、下部絶縁膜の膜質に影響を受け難い電荷保持
特性を得ることができるからである。また、シリコン
膜、多結晶シリコン膜で構成すれば安価に製造できる。
さらに、第３ゲート絶縁膜１５をシリコン酸化膜（Ｓｉ
Ｏ２膜）の２倍程度の誘電率を有するシリコン窒化膜
（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜
厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を
安定して実現できる。たとえばシリコン酸化膜換算膜厚
が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度な
ので、直接トンネル（ＤＴ）注入も誘起されない。した
がって、電子の注入抽出動作時の電圧は低電圧化され、
メモリセルの微細化のみならず周辺高電圧動作素子の微
細化も可能となる。
【００６７】本発明の第６の実施の形態に係る揮発性メ
モリのメモリセルでは、ソース領域およびドレイン領域
の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構
造を構成しているが、シングルドレイン構造、ダブルド
レイン構造でソース領域およびドレイン領域を構成して
もよい。第２ゲート絶縁膜１４は電荷蓄積層４ｃ−４ｄ
間のリークを防止するが、たとえばシリコン酸化膜で構
成することができる。また、第２ゲート絶縁膜１４に高
誘電率を有する金属酸化膜を用いれば、チャネル領域中
央の電流伝達特性を向上できる。金属酸化膜としてはた
とえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、Ｓ
ＢＴがある。
モリのメモリセルでは、ソース領域およびドレイン領域
の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構
造を構成しているが、シングルドレイン構造、ダブルド
レイン構造でソース領域およびドレイン領域を構成して
もよい。第２ゲート絶縁膜１４は電荷蓄積層４ｃ−４ｄ
間のリークを防止するが、たとえばシリコン酸化膜で構
成することができる。また、第２ゲート絶縁膜１４に高
誘電率を有する金属酸化膜を用いれば、チャネル領域中
央の電流伝達特性を向上できる。金属酸化膜としてはた
とえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、Ｓ
ＢＴがある。
【００６８】本発明の第６の実施の形態に係る揮発性メ
モリでは、電荷蓄積層４ｃおよび４ｄの下部にトンネル
絶縁膜２３を配置している。トンネル絶縁膜２３は直接
トンネリング可能な膜厚を有する薄膜のシリコン酸化膜
で構成され、ダイナミックＲＡＭに要求される１００ｎ
ｓ以下での高速書き込み読み出しを可能とする。トンネ
ル絶縁膜２３をシリコン酸化膜で構成した場合、その膜
厚は３ｎｍ以下とすれば良い。また、３ｎｍ以下のシリ
コン窒化膜で構成すれば、シリコン酸化膜換算膜厚が
１．５ｎｍ程度の非常に薄いゲート絶縁膜を安定して実
現できる。トンネル絶縁膜２３を介する漏れ電流によっ
て電荷蓄積層４に蓄積された電子は徐々に減っていくの
で、実際は長期間のデータ保持は困難である。しかし、
通常のダイナミックＲＡＭのリフレッシュ期間内で十分
再書き込み可能であり、ダイナミックＲＡＭとしての動
作には全く問題ないと考える。このことは、C.H-J.Wann
らによって1995IEDM digest p.867に示されている。
モリでは、電荷蓄積層４ｃおよび４ｄの下部にトンネル
絶縁膜２３を配置している。トンネル絶縁膜２３は直接
トンネリング可能な膜厚を有する薄膜のシリコン酸化膜
で構成され、ダイナミックＲＡＭに要求される１００ｎ
ｓ以下での高速書き込み読み出しを可能とする。トンネ
ル絶縁膜２３をシリコン酸化膜で構成した場合、その膜
厚は３ｎｍ以下とすれば良い。また、３ｎｍ以下のシリ
コン窒化膜で構成すれば、シリコン酸化膜換算膜厚が
１．５ｎｍ程度の非常に薄いゲート絶縁膜を安定して実
現できる。トンネル絶縁膜２３を介する漏れ電流によっ
て電荷蓄積層４に蓄積された電子は徐々に減っていくの
で、実際は長期間のデータ保持は困難である。しかし、
通常のダイナミックＲＡＭのリフレッシュ期間内で十分
再書き込み可能であり、ダイナミックＲＡＭとしての動
作には全く問題ないと考える。このことは、C.H-J.Wann
らによって1995IEDM digest p.867に示されている。
【００６９】メモリセルの読み込みはソース電極とドレ
イン電極の間を流れる読み出し電流を検知することで行
われる。電荷蓄積層４ｃ、４ｄの蓄積状態によってソー
ス領域、ドレイン領域近傍の電流伝達特性（チャネルコ
ンダクタンス）が変調することを利用するものである。
ソース電極、ドレイン電極のどちらにバイアスするかは
電流伝達特性の変調が顕著に現れる方を選択すればよ
い。電荷蓄積層４ｃおよび４ｄの４つの蓄積状態によっ
て４つの異なる電流伝達特性が得られ、それにより１つ
のセルで２ビット分の情報を記憶できる。
イン電極の間を流れる読み出し電流を検知することで行
われる。電荷蓄積層４ｃ、４ｄの蓄積状態によってソー
ス領域、ドレイン領域近傍の電流伝達特性（チャネルコ
ンダクタンス）が変調することを利用するものである。
ソース電極、ドレイン電極のどちらにバイアスするかは
電流伝達特性の変調が顕著に現れる方を選択すればよ
い。電荷蓄積層４ｃおよび４ｄの４つの蓄積状態によっ
て４つの異なる電流伝達特性が得られ、それにより１つ
のセルで２ビット分の情報を記憶できる。
【００７０】さらに、本発明の第６の実施の形態に係る
揮発性メモリは、電荷蓄積層４ｃおよび４ｄに電荷を注
入しなければ、通常のＭＯＳトランジスタとして動作さ
せることが可能である。
揮発性メモリは、電荷蓄積層４ｃおよび４ｄに電荷を注
入しなければ、通常のＭＯＳトランジスタとして動作さ
せることが可能である。
【００７１】（Ｃ）不揮発性および揮発性混載メモリの
製造方法 次に、本発明の第６の実施の形態に係る不揮発性メモリ
および揮発性メモリのメモリセルの製造方法を図３５乃
至図４３および図４４乃至図５２を用いて説明する。図
３５乃至図４３は、本発明の第６の実施の形態に係る不
揮発性メモリの製造方法を示す断面図、図４４乃至図５
２は、本発明の第６の実施の形態に係る揮発性メモリの
製造方法を示す断面図である。
製造方法 次に、本発明の第６の実施の形態に係る不揮発性メモリ
および揮発性メモリのメモリセルの製造方法を図３５乃
至図４３および図４４乃至図５２を用いて説明する。図
３５乃至図４３は、本発明の第６の実施の形態に係る不
揮発性メモリの製造方法を示す断面図、図４４乃至図５
２は、本発明の第６の実施の形態に係る揮発性メモリの
製造方法を示す断面図である。
【００７２】まず図３５および図４４に示すように、ｐ
型半導体基板１全面に電荷蓄積能力の小さいシリコン窒
化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を
形成する。第１ゲート絶縁膜１３形成後、図３５の不揮
発性メモリ形成領域をたとえばフォトレジストで覆い、
図４４の揮発性メモリ形成領域の第１ゲート絶縁膜１３
のみをたとえば加熱燐酸溶液を用いたウェットエッチン
グ法により除去する。したがって、第１のゲート絶縁膜
１３は図３５の不揮発性メモリ形成領域のみに形成され
る。電荷蓄積能力の小さいシリコン窒化膜の堆積は、た
とえばＪＶＤ法で行う。
型半導体基板１全面に電荷蓄積能力の小さいシリコン窒
化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を
形成する。第１ゲート絶縁膜１３形成後、図３５の不揮
発性メモリ形成領域をたとえばフォトレジストで覆い、
図４４の揮発性メモリ形成領域の第１ゲート絶縁膜１３
のみをたとえば加熱燐酸溶液を用いたウェットエッチン
グ法により除去する。したがって、第１のゲート絶縁膜
１３は図３５の不揮発性メモリ形成領域のみに形成され
る。電荷蓄積能力の小さいシリコン窒化膜の堆積は、た
とえばＪＶＤ法で行う。
【００７３】次に、図３６および図４５に示すように、
ＣＶＤ法によりシリコン酸化膜をｐ型半導体基板１全面
に堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を
形成する。続いてＪＶＤ法により電荷蓄積能力の小さい
シリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶
縁膜１５を形成する。結局、図３６の不揮発性メモリ形
成領域には第１、第２および第３のゲート絶縁膜１３，
１４，１５が形成され、図４５の揮発性メモリ形成領域
には第２および第３ゲート絶縁膜１４，１５が形成され
る。
ＣＶＤ法によりシリコン酸化膜をｐ型半導体基板１全面
に堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を
形成する。続いてＪＶＤ法により電荷蓄積能力の小さい
シリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶
縁膜１５を形成する。結局、図３６の不揮発性メモリ形
成領域には第１、第２および第３のゲート絶縁膜１３，
１４，１５が形成され、図４５の揮発性メモリ形成領域
には第２および第３ゲート絶縁膜１４，１５が形成され
る。
【００７４】次に、図３７および図４６に示すように、
ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型または
ｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶
シリコン膜を堆積した後、露光技術およびエッチング技
術によりパターニングし、ゲート電極３を形成する。続
いてゲート電極３をマスクとして、図３７の不揮発性メ
モリ形成領域では、ソース領域およびドレイン領域を形
成する領域のｐ型半導体基板１の表面の第１ゲート絶縁
膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜
１５を自己整合的にドライエッチングする。一方、図４
６の揮発性メモリ形成領域では、第２ゲート絶縁膜１４
および第３ゲート絶縁膜１５を自己整合的にドライエッ
チングする。
ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型または
ｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶
シリコン膜を堆積した後、露光技術およびエッチング技
術によりパターニングし、ゲート電極３を形成する。続
いてゲート電極３をマスクとして、図３７の不揮発性メ
モリ形成領域では、ソース領域およびドレイン領域を形
成する領域のｐ型半導体基板１の表面の第１ゲート絶縁
膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜
１５を自己整合的にドライエッチングする。一方、図４
６の揮発性メモリ形成領域では、第２ゲート絶縁膜１４
および第３ゲート絶縁膜１５を自己整合的にドライエッ
チングする。
【００７５】次に、図３８および図４７に示すように、
電荷蓄積層形成のための空間１７を形成する。この空間
１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜
１５よりも第２ゲート絶縁膜１４のエッチング速度が大
きいエッチング液を用いて第２ゲート絶縁膜１４の端部
を選択的にウェットエッチングすることで形成する。図
３８の不揮発性メモリ形成領域の電荷蓄積層形成のため
の空間１７および図４７の揮発性メモリ形成領域の電荷
蓄積層形成のための空間１７は同時に形成される。本発
明の第６の実施の形態では、第１ゲート酸化膜１３およ
び第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第
２ゲート絶縁膜１４をシリコン酸化膜で構成しているの
で、エッチング液としてはたとえばフッ酸系を用いれば
よい。また、この空間１７は、エッチング液を用いたウ
ェットエッチング法に替えてＨＦガスを含むガスを用い
たプラズマドライエッチング法で形成してもよい。
電荷蓄積層形成のための空間１７を形成する。この空間
１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜
１５よりも第２ゲート絶縁膜１４のエッチング速度が大
きいエッチング液を用いて第２ゲート絶縁膜１４の端部
を選択的にウェットエッチングすることで形成する。図
３８の不揮発性メモリ形成領域の電荷蓄積層形成のため
の空間１７および図４７の揮発性メモリ形成領域の電荷
蓄積層形成のための空間１７は同時に形成される。本発
明の第６の実施の形態では、第１ゲート酸化膜１３およ
び第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第
２ゲート絶縁膜１４をシリコン酸化膜で構成しているの
で、エッチング液としてはたとえばフッ酸系を用いれば
よい。また、この空間１７は、エッチング液を用いたウ
ェットエッチング法に替えてＨＦガスを含むガスを用い
たプラズマドライエッチング法で形成してもよい。
【００７６】次に、図３９および図４８に示すように、
ｐ型半導体基板１全面をたとえばＲＴＯ法により酸化
し、直接トンネル可能なシリコン酸化膜から成るトンネ
ル絶縁膜２３を形成する。
ｐ型半導体基板１全面をたとえばＲＴＯ法により酸化
し、直接トンネル可能なシリコン酸化膜から成るトンネ
ル絶縁膜２３を形成する。
【００７７】次に、図４０および図４９に示すように、
ｐ型半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能
力の高いシリコン窒化膜１８を電荷蓄積層形成のための
空間１７が完全に埋め込まれるように堆積する。そし
て、図４１および図５０に示すように、ｐ型半導体基板
１全面に対してＲＩＥによる異方性エッチングを行い、
電荷蓄積能力の高いシリコン窒化膜で構成された電荷蓄
積層４（４ａ，４ｂ，４ｃ，４ｄ）を同時に形成する。
ｐ型半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能
力の高いシリコン窒化膜１８を電荷蓄積層形成のための
空間１７が完全に埋め込まれるように堆積する。そし
て、図４１および図５０に示すように、ｐ型半導体基板
１全面に対してＲＩＥによる異方性エッチングを行い、
電荷蓄積能力の高いシリコン窒化膜で構成された電荷蓄
積層４（４ａ，４ｂ，４ｃ，４ｄ）を同時に形成する。
【００７８】次に、図４２および図５１に示すように、
ｐ型半導体基板１全面に酸化膜１６を形成した後、低不
純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層
１０はイオン注入技術によりゲート電極３をマスクとし
てｎ型不純物を注入し、その後の熱処理によって注入し
た不純物を活性化することで形成する。
ｐ型半導体基板１全面に酸化膜１６を形成した後、低不
純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層
１０はイオン注入技術によりゲート電極３をマスクとし
てｎ型不純物を注入し、その後の熱処理によって注入し
た不純物を活性化することで形成する。
【００７９】次に、図４３および図５２に示すように、
ゲート電極３の側壁にサイドウォールスペーサ９を形成
した後、高不純物濃度のｎ＋型拡散層１１を形成する。
ｎ＋型拡散層１１はイオン注入技術によりゲート電極３
およびサイドウォールスペーサ９をマスクとしてｎ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
ゲート電極３の側壁にサイドウォールスペーサ９を形成
した後、高不純物濃度のｎ＋型拡散層１１を形成する。
ｎ＋型拡散層１１はイオン注入技術によりゲート電極３
およびサイドウォールスペーサ９をマスクとしてｎ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
【００８０】そして、ｐ型半導体基板１の全面にＣＶＤ
法またはスパッタ法によってタングステン、チタン、コ
バルトなどの高融点金属膜を堆積し、続いて、ｐ型半導
体基板１を不活性雰囲気中で熱処理することによりゲー
ト電極３およびｎ＋型拡散層１１それぞれの表面に高融
点金属シリサイドで構成される導電層１２を形成する。
導電層１２形成後、上記以外の領域に残った未反応の高
融点金属を除去すれば、図３１に示した不揮発性メモリ
および図３２に示した揮発性メモリのメモリセル構造が
完成する。
法またはスパッタ法によってタングステン、チタン、コ
バルトなどの高融点金属膜を堆積し、続いて、ｐ型半導
体基板１を不活性雰囲気中で熱処理することによりゲー
ト電極３およびｎ＋型拡散層１１それぞれの表面に高融
点金属シリサイドで構成される導電層１２を形成する。
導電層１２形成後、上記以外の領域に残った未反応の高
融点金属を除去すれば、図３１に示した不揮発性メモリ
および図３２に示した揮発性メモリのメモリセル構造が
完成する。
【００８１】なお、図示はしないが、図３１および図３
２のメモリセル構造完成後、層間絶縁膜形成工程、コン
タクトホール形成工程、配線形成工程、パッシベイショ
ン膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、
最終的な不揮発性メモリおよび揮発性メモリを搭載した
半導体装置が完成する。
２のメモリセル構造完成後、層間絶縁膜形成工程、コン
タクトホール形成工程、配線形成工程、パッシベイショ
ン膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、
最終的な不揮発性メモリおよび揮発性メモリを搭載した
半導体装置が完成する。
【００８２】このように本発明の第６実施の形態では、
電荷蓄積層４（４ａ，４ｂ，４ｃ，４ｄ）をゲート電極
３の両端の下方に自己整合的に形成することができる。
したがって、図３１および図３２のメモリセルトランジ
スタのゲート長方向の微細化が可能となる。それによ
り、大容量、高密度の不揮発性メモリおよび揮発性メモ
リを提供できる。また、ビット当りのセル面積は従来と
比べてほぼ半減され、大幅に縮小された不揮発性メモリ
および揮発性メモリを実現できる。
電荷蓄積層４（４ａ，４ｂ，４ｃ，４ｄ）をゲート電極
３の両端の下方に自己整合的に形成することができる。
したがって、図３１および図３２のメモリセルトランジ
スタのゲート長方向の微細化が可能となる。それによ
り、大容量、高密度の不揮発性メモリおよび揮発性メモ
リを提供できる。また、ビット当りのセル面積は従来と
比べてほぼ半減され、大幅に縮小された不揮発性メモリ
および揮発性メモリを実現できる。
【００８３】電荷蓄積層４のチャネル長方向の幅は、ｐ
型半導体基板１、第１ゲート絶縁膜１３および第３ゲー
ト絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度
差およびエッチング時間の調節によって容易に制御でき
る。それにより、電荷蓄積層４を対称に配置できる。そ
して、電荷蓄積層４間は第２ゲート絶縁膜１４によって
電気的に完全に分離されるので、電荷蓄積層４間の相互
作用は起こらない。さらに、電荷蓄積層４は、ソース領
域、ドレイン領域、ゲート電極３およびチャネル領域か
らは、第１の絶縁膜１３、トンネル絶縁膜２３、第３の
絶縁膜１５および酸化膜１６によって完全に絶縁される
ので、電荷保持特性の優れた不揮発性メモリおよび揮発
性メモリを提供できる。電荷蓄積層４はゲート電極３の
端部からチャネル領域方向に延在して形成され、電荷蓄
積層４のうちのチャネル領域側の部分の電荷蓄積状態に
よってメモリセルの電流伝達特性ほぼ決まる。したがっ
て、この部分のゲート長方向の長さを限界まで縮小すれ
ば、より微細な不揮発性メモリおよび揮発性メモリを提
供できる。
型半導体基板１、第１ゲート絶縁膜１３および第３ゲー
ト絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度
差およびエッチング時間の調節によって容易に制御でき
る。それにより、電荷蓄積層４を対称に配置できる。そ
して、電荷蓄積層４間は第２ゲート絶縁膜１４によって
電気的に完全に分離されるので、電荷蓄積層４間の相互
作用は起こらない。さらに、電荷蓄積層４は、ソース領
域、ドレイン領域、ゲート電極３およびチャネル領域か
らは、第１の絶縁膜１３、トンネル絶縁膜２３、第３の
絶縁膜１５および酸化膜１６によって完全に絶縁される
ので、電荷保持特性の優れた不揮発性メモリおよび揮発
性メモリを提供できる。電荷蓄積層４はゲート電極３の
端部からチャネル領域方向に延在して形成され、電荷蓄
積層４のうちのチャネル領域側の部分の電荷蓄積状態に
よってメモリセルの電流伝達特性ほぼ決まる。したがっ
て、この部分のゲート長方向の長さを限界まで縮小すれ
ば、より微細な不揮発性メモリおよび揮発性メモリを提
供できる。
【００８４】セル構造は通常のＣＭＯＳ工程で容易に実
現可能であるので、既存の製造ラインを使用し低コスト
で不揮発性メモリおよび揮発性メモリを製造できる。
現可能であるので、既存の製造ラインを使用し低コスト
で不揮発性メモリおよび揮発性メモリを製造できる。
【００８５】さらに、上記の不揮発性メモリと揮発性メ
モリは、その製造工程の大部分が共通化されているの
で、低コストでかつ短い製造工期で、不揮発性メモリと
揮発性メモリを混載した半導体装置を製造することがで
きる。
モリは、その製造工程の大部分が共通化されているの
で、低コストでかつ短い製造工期で、不揮発性メモリと
揮発性メモリを混載した半導体装置を製造することがで
きる。
【００８６】なお、本発明の第６の実施の形態では、第
１ゲート絶縁膜１３をシリコン窒化膜、第２ゲート絶縁
膜１４をシリコン酸化膜、第３ゲート絶縁膜１５をシリ
コン窒化膜で構成しているが、第１ゲート絶縁膜１３を
シリコン酸化膜、第２ゲート絶縁膜１４をシリコン窒化
膜、第３ゲート絶縁膜１５をシリコン酸化膜で構成して
も良い。この場合たとえば、第１ゲート絶縁膜１３はｐ
型半導体基板１を熱酸化した１０ｎｍ程度のシリコン酸
化膜で構成する。第２ゲート絶縁膜１４はＪＶＤ法によ
り堆積した５〜１０ｎｍ程度の電荷蓄積能力の低いシリ
コン窒化膜で構成する。第３ゲート絶縁膜１５はＣＶＤ
法により堆積した１０ｎｍ程度のシリコン酸化膜で構成
すれば良い。また、電荷蓄積層形成のための空間１７の
形成は、第１ゲート酸化膜１３および第３ゲート絶縁膜
１５をシリコン酸化膜で構成し、第２ゲート絶縁膜１４
をシリコン窒化膜で構成しているので、エッチング液と
してはたとえばリン酸系を用いればよい。
１ゲート絶縁膜１３をシリコン窒化膜、第２ゲート絶縁
膜１４をシリコン酸化膜、第３ゲート絶縁膜１５をシリ
コン窒化膜で構成しているが、第１ゲート絶縁膜１３を
シリコン酸化膜、第２ゲート絶縁膜１４をシリコン窒化
膜、第３ゲート絶縁膜１５をシリコン酸化膜で構成して
も良い。この場合たとえば、第１ゲート絶縁膜１３はｐ
型半導体基板１を熱酸化した１０ｎｍ程度のシリコン酸
化膜で構成する。第２ゲート絶縁膜１４はＪＶＤ法によ
り堆積した５〜１０ｎｍ程度の電荷蓄積能力の低いシリ
コン窒化膜で構成する。第３ゲート絶縁膜１５はＣＶＤ
法により堆積した１０ｎｍ程度のシリコン酸化膜で構成
すれば良い。また、電荷蓄積層形成のための空間１７の
形成は、第１ゲート酸化膜１３および第３ゲート絶縁膜
１５をシリコン酸化膜で構成し、第２ゲート絶縁膜１４
をシリコン窒化膜で構成しているので、エッチング液と
してはたとえばリン酸系を用いればよい。
【００８７】（第７の実施の形態）次に、本発明の第７
の実施の形態を説明する。この第７の実施の形態は、上
記の第６の実施の形態と同様、電気的に書き込み消去可
能な不揮発性メモリと高速に書き込み読み出し可能な揮
発性メモリを同一のチップ上に実現する例を示すもので
ある。図５３は、本発明の第７の実施の形態に係る半導
体記憶装置に搭載された不揮発性メモリのメモリセル構
造を示す断面図、図５４は、本発明の第７の実施の形態
に係る半導体記憶装置に搭載された揮発性メモリのメモ
リセル構造を示す断面図である。図５３の不揮発性メモ
リと図５４の揮発性メモリとは、同一チップ上に混載さ
れるものである。図５３に示す不揮発性メモリについて
は上記の第６の実施の形態と同様であるので、ここでは
その説明を省略する。
の実施の形態を説明する。この第７の実施の形態は、上
記の第６の実施の形態と同様、電気的に書き込み消去可
能な不揮発性メモリと高速に書き込み読み出し可能な揮
発性メモリを同一のチップ上に実現する例を示すもので
ある。図５３は、本発明の第７の実施の形態に係る半導
体記憶装置に搭載された不揮発性メモリのメモリセル構
造を示す断面図、図５４は、本発明の第７の実施の形態
に係る半導体記憶装置に搭載された揮発性メモリのメモ
リセル構造を示す断面図である。図５３の不揮発性メモ
リと図５４の揮発性メモリとは、同一チップ上に混載さ
れるものである。図５３に示す不揮発性メモリについて
は上記の第６の実施の形態と同様であるので、ここでは
その説明を省略する。
【００８８】図５４に示すように、この第７の実施の形
態に係る揮発性メモリのメモリセルはｎ型ＭＯＳトラン
ジスタで構成される。そして、この揮発性メモリのメモ
リセル構造では、ｐ型半導体基板１の主面上にトンネル
絶縁膜２３を介して電荷蓄積層４ｅが配置される。電荷
蓄積層４ｅ上には第４ゲート絶縁膜２４を介してゲート
電極３が設けられる。ゲート電極３の側面には酸化膜１
６を介してサイドウォールスペーサ９が設けられ、この
サイドウォールスペーサ９の下部のｐ型半導体基板１の
主面には、チャネル領域に接する低不純物濃度のｎ−型
拡散層１０と、このｎ−型拡散層１０の外側に位置する
高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート
電極３およびｎ＋型拡散層１１それぞれの表面には導電
層１２が設けられる。
態に係る揮発性メモリのメモリセルはｎ型ＭＯＳトラン
ジスタで構成される。そして、この揮発性メモリのメモ
リセル構造では、ｐ型半導体基板１の主面上にトンネル
絶縁膜２３を介して電荷蓄積層４ｅが配置される。電荷
蓄積層４ｅ上には第４ゲート絶縁膜２４を介してゲート
電極３が設けられる。ゲート電極３の側面には酸化膜１
６を介してサイドウォールスペーサ９が設けられ、この
サイドウォールスペーサ９の下部のｐ型半導体基板１の
主面には、チャネル領域に接する低不純物濃度のｎ−型
拡散層１０と、このｎ−型拡散層１０の外側に位置する
高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート
電極３およびｎ＋型拡散層１１それぞれの表面には導電
層１２が設けられる。
【００８９】本発明の第７の実施の形態に係る揮発性メ
モリのメモリセルは、ソース領域およびドレイン領域を
低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋
型拡散層１１で構成したＬＤＤ構造を有している。そし
て、ゲート絶縁膜がトンネル絶縁膜２３および第４のゲ
ート絶縁膜２１から成る積層構造で構成され、トンネル
絶縁膜２３と第４ゲート絶縁膜２４の間には電荷蓄積層
４ｅが配置される。この電荷蓄積層４ｅに電子を蓄積
し、この電荷蓄積層４ｅに保持された電子の有無によっ
て生じるしきい値電圧の変化分を記憶情報の“０"、
“１"に対応させる。電荷蓄積層４ｅはＣＶＤ法による
電荷蓄積能力の高いシリコン窒化膜で構成すればよい。
シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積す
ることで、下部絶縁膜の膜質に影響を受け難い電荷保持
特性を得ることができるからである。また、シリコン
膜、多結晶シリコン膜で構成すれば安価に製造できる。
さらに、第４ゲート絶縁膜２４をシリコン酸化膜（Ｓｉ
Ｏ２膜）の２倍程度の誘電率を有するシリコン窒化膜
（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜
厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を
安定して実現できる。たとえばシリコン酸化膜換算膜厚
が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度な
ので、直接トンネル（ＤＴ）注入も誘起されない。した
がって、電子の注入抽出動作時の電圧は低電圧化され、
メモリセルの微細化のみならず周辺高電圧動作素子の微
細化も可能となる。
モリのメモリセルは、ソース領域およびドレイン領域を
低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋
型拡散層１１で構成したＬＤＤ構造を有している。そし
て、ゲート絶縁膜がトンネル絶縁膜２３および第４のゲ
ート絶縁膜２１から成る積層構造で構成され、トンネル
絶縁膜２３と第４ゲート絶縁膜２４の間には電荷蓄積層
４ｅが配置される。この電荷蓄積層４ｅに電子を蓄積
し、この電荷蓄積層４ｅに保持された電子の有無によっ
て生じるしきい値電圧の変化分を記憶情報の“０"、
“１"に対応させる。電荷蓄積層４ｅはＣＶＤ法による
電荷蓄積能力の高いシリコン窒化膜で構成すればよい。
シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積す
ることで、下部絶縁膜の膜質に影響を受け難い電荷保持
特性を得ることができるからである。また、シリコン
膜、多結晶シリコン膜で構成すれば安価に製造できる。
さらに、第４ゲート絶縁膜２４をシリコン酸化膜（Ｓｉ
Ｏ２膜）の２倍程度の誘電率を有するシリコン窒化膜
（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜
厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を
安定して実現できる。たとえばシリコン酸化膜換算膜厚
が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度な
ので、直接トンネル（ＤＴ）注入も誘起されない。した
がって、電子の注入抽出動作時の電圧は低電圧化され、
メモリセルの微細化のみならず周辺高電圧動作素子の微
細化も可能となる。
【００９０】本発明の第７の実施の形態に係る揮発性メ
モリのメモリセルでは、ソース領域およびドレイン領域
の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構
造を構成しているが、シングルドレイン構造、ダブルド
レイン構造でソース領域およびドレイン領域を構成して
もよい。
モリのメモリセルでは、ソース領域およびドレイン領域
の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構
造を構成しているが、シングルドレイン構造、ダブルド
レイン構造でソース領域およびドレイン領域を構成して
もよい。
【００９１】本発明の第７の実施の形態に係る揮発性メ
モリにおいて、電荷蓄積層４ｅの下部にトンネル絶縁膜
２３を配置している。トンネル絶縁膜２３は直接トンネ
リング可能な膜厚を有する薄膜のシリコン酸化膜で構成
され、ダイナミックＲＡＭに要求される１００ｎｓ以下
での高速書き込み読み出しが可能となる。トンネル絶縁
膜２３をシリコン酸化膜で構成した場合、その膜厚は３
ｎｍ以下とすれば良い。また、３ｎｍ以下のシリコン窒
化膜で構成すれば、シリコン酸化膜換算膜厚が１．５ｎ
ｍ程度の非常に薄いトンネル絶縁膜２３を安定して実現
できる。
モリにおいて、電荷蓄積層４ｅの下部にトンネル絶縁膜
２３を配置している。トンネル絶縁膜２３は直接トンネ
リング可能な膜厚を有する薄膜のシリコン酸化膜で構成
され、ダイナミックＲＡＭに要求される１００ｎｓ以下
での高速書き込み読み出しが可能となる。トンネル絶縁
膜２３をシリコン酸化膜で構成した場合、その膜厚は３
ｎｍ以下とすれば良い。また、３ｎｍ以下のシリコン窒
化膜で構成すれば、シリコン酸化膜換算膜厚が１．５ｎ
ｍ程度の非常に薄いトンネル絶縁膜２３を安定して実現
できる。
【００９２】さらに、本発明の第７の実施の形態に係る
揮発性メモリは、電荷蓄積層４ｅに電荷を注入しなけれ
ば、通常のＭＯＳトランジスタとして動作させることも
可能である。
揮発性メモリは、電荷蓄積層４ｅに電荷を注入しなけれ
ば、通常のＭＯＳトランジスタとして動作させることも
可能である。
【００９３】次に、本発明の第７の実施の形態に係る不
揮発性メモリおよび揮発性メモリのメモリセルの製造方
法を図５５乃至図６２および図６３乃至図７０を用いて
説明する。図５５乃至図６２は、本発明の第７の実施の
形態に係る不揮発性メモリの製造方法を示す断面図、図
６３乃至図７０は、本発明の第７の実施の形態に係る揮
発性メモリの製造方法を示す断面図である。
揮発性メモリおよび揮発性メモリのメモリセルの製造方
法を図５５乃至図６２および図６３乃至図７０を用いて
説明する。図５５乃至図６２は、本発明の第７の実施の
形態に係る不揮発性メモリの製造方法を示す断面図、図
６３乃至図７０は、本発明の第７の実施の形態に係る揮
発性メモリの製造方法を示す断面図である。
【００９４】まず図５５および図６３に示すように、ｐ
型半導体基板１全面に電荷蓄積能力の小さいシリコン窒
化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を
形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積
はたとえばＪＶＤ法で行う。第１ゲート絶縁膜１３形成
後、ＣＶＤ法によりシリコン酸化膜を堆積し、５〜１０
ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いてＪ
ＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆
積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成す
る。
型半導体基板１全面に電荷蓄積能力の小さいシリコン窒
化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を
形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積
はたとえばＪＶＤ法で行う。第１ゲート絶縁膜１３形成
後、ＣＶＤ法によりシリコン酸化膜を堆積し、５〜１０
ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いてＪ
ＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆
積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成す
る。
【００９５】次に、図５６および図６４に示すように、
ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型または
ｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶
シリコン膜を堆積した後、図５６の不揮発性メモリ形成
領域では、露光技術およびエッチング技術によりパター
ニングし、ゲート電極３を形成する。続いてゲート電極
３をマスクとしてソース領域およびドレイン領域を形成
する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜
１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１
５を自己整合的にドライエッチングする。図６４の揮発
性メモリ形成領域では、多結晶シリコン膜、第１ゲート
絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶
縁膜１５はすべて除去され、ｐ型半導体基板１表面が露
出する。
ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型または
ｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶
シリコン膜を堆積した後、図５６の不揮発性メモリ形成
領域では、露光技術およびエッチング技術によりパター
ニングし、ゲート電極３を形成する。続いてゲート電極
３をマスクとしてソース領域およびドレイン領域を形成
する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜
１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１
５を自己整合的にドライエッチングする。図６４の揮発
性メモリ形成領域では、多結晶シリコン膜、第１ゲート
絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶
縁膜１５はすべて除去され、ｐ型半導体基板１表面が露
出する。
【００９６】次に、図５７に示すように、不揮発性メモ
リ形成領域では、電荷蓄積層形成のための空間１７を形
成する。この電荷蓄積層形成のための空間１７は、第１
ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第
２ゲート絶縁膜１４のエッチング速度が大きいエッチン
グ液を用いて第２ゲート絶縁膜１４の端部を選択的にウ
ェットエッチングすることで形成する。本発明の第７の
実施の形態では、第１ゲート酸化膜１３および第３ゲー
ト絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶
縁膜１４をシリコン酸化膜で構成しているので、エッチ
ング液としてはたとえばフッ酸系を用いればよい。ま
た、電荷蓄積層系形成のための空間１７は、エッチング
液を用いたウェットエッチング法に替えてＨＦガスを含
むガスを用いたプラズマドライエッチング法で形成して
もよい。一方、図６５に示すように、揮発性メモリ形成
領域では、ｐ型半導体基板１の表面が露出したままであ
る。
リ形成領域では、電荷蓄積層形成のための空間１７を形
成する。この電荷蓄積層形成のための空間１７は、第１
ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第
２ゲート絶縁膜１４のエッチング速度が大きいエッチン
グ液を用いて第２ゲート絶縁膜１４の端部を選択的にウ
ェットエッチングすることで形成する。本発明の第７の
実施の形態では、第１ゲート酸化膜１３および第３ゲー
ト絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶
縁膜１４をシリコン酸化膜で構成しているので、エッチ
ング液としてはたとえばフッ酸系を用いればよい。ま
た、電荷蓄積層系形成のための空間１７は、エッチング
液を用いたウェットエッチング法に替えてＨＦガスを含
むガスを用いたプラズマドライエッチング法で形成して
もよい。一方、図６５に示すように、揮発性メモリ形成
領域では、ｐ型半導体基板１の表面が露出したままであ
る。
【００９７】次に、図５８および図６６に示すように、
ｐ型半導体基板１全面をたとえばＲＴＯ法によりに直接
トンネル可能なシリコン酸化膜から成るトンネル絶縁膜
２３を形成する。トンネル絶縁膜２３形成後、ｐ型半導
体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の高い
シリコン窒化膜１８を堆積する。この時、電荷蓄積層形
成のための空間１７がシリコン窒化膜１８によって完全
に埋め込まれる。そして、図５９に示すように、不揮発
性メモリ形成領域では、ｐ型半導体基板１全面に対して
ＲＩＥによる異方性エッチングを行い、電荷蓄積能力の
高いシリコン窒化膜１８で構成された電荷蓄積層４（４
ａ，４ｂ）を形成する。その際、図６７の揮発性メモリ
形成領域は、フォトレジストで覆われており、シリコン
窒化膜１８はエッチングされない。
ｐ型半導体基板１全面をたとえばＲＴＯ法によりに直接
トンネル可能なシリコン酸化膜から成るトンネル絶縁膜
２３を形成する。トンネル絶縁膜２３形成後、ｐ型半導
体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の高い
シリコン窒化膜１８を堆積する。この時、電荷蓄積層形
成のための空間１７がシリコン窒化膜１８によって完全
に埋め込まれる。そして、図５９に示すように、不揮発
性メモリ形成領域では、ｐ型半導体基板１全面に対して
ＲＩＥによる異方性エッチングを行い、電荷蓄積能力の
高いシリコン窒化膜１８で構成された電荷蓄積層４（４
ａ，４ｂ）を形成する。その際、図６７の揮発性メモリ
形成領域は、フォトレジストで覆われており、シリコン
窒化膜１８はエッチングされない。
【００９８】シリコン窒化膜１８のエッチング終了後、
ｐ型半導体基板１全面にシリコン酸化膜を堆積し、第４
ゲート絶縁膜２４を形成する。ここで、図５９の不揮発
性メモリ形成領域の第４ゲート絶縁膜２４は除去され
る。その除去は、図６７の揮発性メモリ形成領域をフォ
トレジストで覆い、図５９の不揮発性メモリ形成領域に
堆積された第４ゲート絶縁膜２４をエッチングすること
で行われる。
ｐ型半導体基板１全面にシリコン酸化膜を堆積し、第４
ゲート絶縁膜２４を形成する。ここで、図５９の不揮発
性メモリ形成領域の第４ゲート絶縁膜２４は除去され
る。その除去は、図６７の揮発性メモリ形成領域をフォ
トレジストで覆い、図５９の不揮発性メモリ形成領域に
堆積された第４ゲート絶縁膜２４をエッチングすること
で行われる。
【００９９】次に、図６８に示すように、ｐ型半導体基
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積する。そして、露光技術およびエッチング技術によ
りその多結晶シリコン膜をパターニングし、ゲート電極
３ａを形成する。続いてゲート電極３ａをエッチングマ
スクとして、ソース領域およびドレイン領域を形成する
領域のｐ型半導体基板１の表面のトンネル絶縁膜２３、
電荷蓄積層４ｅおよび第４ゲート絶縁膜２４を自己整合
的にドライエッチングする。一方、不揮発性メモリ形成
領域では、図６０に示すように、多結晶シリコン膜をす
べて除去しても良いし、ゲート電極３に合わせてパター
ニングし、新たなゲート電極を形成しても良い。
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積する。そして、露光技術およびエッチング技術によ
りその多結晶シリコン膜をパターニングし、ゲート電極
３ａを形成する。続いてゲート電極３ａをエッチングマ
スクとして、ソース領域およびドレイン領域を形成する
領域のｐ型半導体基板１の表面のトンネル絶縁膜２３、
電荷蓄積層４ｅおよび第４ゲート絶縁膜２４を自己整合
的にドライエッチングする。一方、不揮発性メモリ形成
領域では、図６０に示すように、多結晶シリコン膜をす
べて除去しても良いし、ゲート電極３に合わせてパター
ニングし、新たなゲート電極を形成しても良い。
【０１００】次に、図６１および図６９に示すように、
ｐ型半導体基板１全面に酸化膜１６を形成した後、低不
純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層
１０はイオン注入技術によりゲート電極３をマスクとし
てｎ型不純物を注入し、その後の熱処理によって注入し
た不純物を活性化することで形成する。
ｐ型半導体基板１全面に酸化膜１６を形成した後、低不
純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層
１０はイオン注入技術によりゲート電極３をマスクとし
てｎ型不純物を注入し、その後の熱処理によって注入し
た不純物を活性化することで形成する。
【０１０１】次に、図６２および図７０に示すように、
ゲート電極３の側壁にサイドウォールスペーサ９を形成
した後、高不純物濃度のｎ＋型拡散層１１を形成する。
ｎ＋型拡散層１１はイオン注入技術によりゲート電極３
およびサイドウォールスペーサ９をマスクとしてｎ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
ゲート電極３の側壁にサイドウォールスペーサ９を形成
した後、高不純物濃度のｎ＋型拡散層１１を形成する。
ｎ＋型拡散層１１はイオン注入技術によりゲート電極３
およびサイドウォールスペーサ９をマスクとしてｎ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
【０１０２】次に、ｐ型半導体基板１の全面にＣＶＤ法
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することによりゲート
電極３およびｎ＋型拡散層１１それぞれの表面に高融点
金属シリサイドで構成される導電層１２を形成する。導
電層１２形成後、上記以外の領域に残った未反応の高融
点金属を除去すれば、図５３に示した不揮発性メモリお
よび図５４に示した揮発性メモリのメモリセル構造が完
成する。
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することによりゲート
電極３およびｎ＋型拡散層１１それぞれの表面に高融点
金属シリサイドで構成される導電層１２を形成する。導
電層１２形成後、上記以外の領域に残った未反応の高融
点金属を除去すれば、図５３に示した不揮発性メモリお
よび図５４に示した揮発性メモリのメモリセル構造が完
成する。
【０１０３】図示はしないが、図５３および図５４のメ
モリセル構造完成後、層間絶縁膜形成工程、コンタクト
ホール形成工程、配線形成工程、パッシベイション膜形
成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的
な不揮発性メモリセルおよび揮発性メモリセルが完成す
る。
モリセル構造完成後、層間絶縁膜形成工程、コンタクト
ホール形成工程、配線形成工程、パッシベイション膜形
成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的
な不揮発性メモリセルおよび揮発性メモリセルが完成す
る。
【０１０４】本発明の第７の実施の形態では、第１ゲー
ト絶縁膜１３をシリコン窒化膜、第２ゲート絶縁膜１４
をシリコン酸化膜、第３ゲート絶縁膜１５をシリコン窒
化膜で構成しているが、第１ゲート絶縁膜１３をシリコ
ン酸化膜、第２ゲート絶縁膜１４をシリコン窒化膜、第
３ゲート絶縁膜１５をシリコン酸化膜で構成しても良
い。この場合たとえば、第１ゲート絶縁膜１３はｐ型半
導体基板１を熱酸化した１０ｎｍ程度のシリコン酸化膜
で構成する。第２ゲート絶縁膜１４はＪＶＤ法により堆
積した５〜１０ｎｍ程度の電荷蓄積能力の低いシリコン
窒化膜で構成する。第３ゲート絶縁膜１５はＣＶＤ法に
より堆積した１０ｎｍ程度のシリコン酸化膜で構成すれ
ば良い。また、電荷蓄積層形成のための空間１７の形成
は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５
をシリコン酸化膜で構成し、第２ゲート絶縁膜１４をシ
リコン窒化膜で構成しているので、エッチング液として
はたとえばリン酸系を用いればよい。
ト絶縁膜１３をシリコン窒化膜、第２ゲート絶縁膜１４
をシリコン酸化膜、第３ゲート絶縁膜１５をシリコン窒
化膜で構成しているが、第１ゲート絶縁膜１３をシリコ
ン酸化膜、第２ゲート絶縁膜１４をシリコン窒化膜、第
３ゲート絶縁膜１５をシリコン酸化膜で構成しても良
い。この場合たとえば、第１ゲート絶縁膜１３はｐ型半
導体基板１を熱酸化した１０ｎｍ程度のシリコン酸化膜
で構成する。第２ゲート絶縁膜１４はＪＶＤ法により堆
積した５〜１０ｎｍ程度の電荷蓄積能力の低いシリコン
窒化膜で構成する。第３ゲート絶縁膜１５はＣＶＤ法に
より堆積した１０ｎｍ程度のシリコン酸化膜で構成すれ
ば良い。また、電荷蓄積層形成のための空間１７の形成
は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５
をシリコン酸化膜で構成し、第２ゲート絶縁膜１４をシ
リコン窒化膜で構成しているので、エッチング液として
はたとえばリン酸系を用いればよい。
【０１０５】本発明の第６および第７の実施の形態で
は、不揮発性メモリおよび揮発性メモリのメモリセルは
共にｎ型ＭＯＳトランジスタで構成される例について説
明したが、反対導電型のｐ型ＭＯＳトランジスタのメモ
リセルであっても良いことはもちろんである。この場合
には、上記の説明において、適宜、基板や拡散層の導電
タイプを反対のものに読み替えれば良い。
は、不揮発性メモリおよび揮発性メモリのメモリセルは
共にｎ型ＭＯＳトランジスタで構成される例について説
明したが、反対導電型のｐ型ＭＯＳトランジスタのメモ
リセルであっても良いことはもちろんである。この場合
には、上記の説明において、適宜、基板や拡散層の導電
タイプを反対のものに読み替えれば良い。
【０１０６】（第８の実施の形態）次に、本発明の第８
の実施の形態について説明する。上記の第１乃至第７の
実施の形態では、電荷蓄積層の構造は電子注入効率の向
上に直接には寄与しない。フローティングゲート構造の
不揮発性半導体メモリでは、チャネル部分に段差を設け
て、電子注入効率を向上させる試みが提案されている
（S.Ogura, 1998IEDM,p987, 米国特許番号第５７８０３
４１号）。しかしながら、この提案では、フローティン
グゲート構造を採用するため、酸化膜中の欠陥やリーク
サイトに対しては弱い。また、段差構造形成時に発生し
うる欠陥に対しても、十分な信頼性を得られないおそれ
がある。本発明の第８の実施の形態は、簡単なプロセス
で、電子注入効率を向上させることができるものであ
る。
の実施の形態について説明する。上記の第１乃至第７の
実施の形態では、電荷蓄積層の構造は電子注入効率の向
上に直接には寄与しない。フローティングゲート構造の
不揮発性半導体メモリでは、チャネル部分に段差を設け
て、電子注入効率を向上させる試みが提案されている
（S.Ogura, 1998IEDM,p987, 米国特許番号第５７８０３
４１号）。しかしながら、この提案では、フローティン
グゲート構造を採用するため、酸化膜中の欠陥やリーク
サイトに対しては弱い。また、段差構造形成時に発生し
うる欠陥に対しても、十分な信頼性を得られないおそれ
がある。本発明の第８の実施の形態は、簡単なプロセス
で、電子注入効率を向上させることができるものであ
る。
【０１０７】図７１は、本発明の第８の実施の形態に係
る不揮発性半導体メモリのメモリセル構造を示す断面図
である。この第８の実施の形態は、メモリセルのチャネ
ル領域に段差や傾斜を設けることで、書き込み時におけ
る電子注入効率の向上を図るものである。図７１に示す
ように、このメモリセルはｎ型ＭＯＳトランジスタで構
成される。そして、この第８の実施の形態に係るメモリ
セルの構造では、ｐ型半導体基板１の表面に第１ゲート
絶縁膜１３を介して第２ゲート絶縁膜１４が設けられ
る。第２ゲート絶縁膜１４の両端には電荷蓄積層４ａ、
４ｂが形成される。第２ゲート絶縁膜１４および電荷蓄
積層４ａ、４ｂ上には第３ゲート絶縁膜１５を介してゲ
ート電極３が設けられる。ゲート電極３の側面には酸化
膜１６を介してサイドウォールスペーサ９が設けられ、
このサイドウォールスペーサ９の下部のｐ型半導体基板
１には、チャネル領域に接する低不純物濃度のｎ−型拡
散層１０と、このｎ−型拡散層１０の外側に位置する高
不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電
極３およびｎ＋型拡散層１１それぞれの表面には導電層
１２が設けられる。
る不揮発性半導体メモリのメモリセル構造を示す断面図
である。この第８の実施の形態は、メモリセルのチャネ
ル領域に段差や傾斜を設けることで、書き込み時におけ
る電子注入効率の向上を図るものである。図７１に示す
ように、このメモリセルはｎ型ＭＯＳトランジスタで構
成される。そして、この第８の実施の形態に係るメモリ
セルの構造では、ｐ型半導体基板１の表面に第１ゲート
絶縁膜１３を介して第２ゲート絶縁膜１４が設けられ
る。第２ゲート絶縁膜１４の両端には電荷蓄積層４ａ、
４ｂが形成される。第２ゲート絶縁膜１４および電荷蓄
積層４ａ、４ｂ上には第３ゲート絶縁膜１５を介してゲ
ート電極３が設けられる。ゲート電極３の側面には酸化
膜１６を介してサイドウォールスペーサ９が設けられ、
このサイドウォールスペーサ９の下部のｐ型半導体基板
１には、チャネル領域に接する低不純物濃度のｎ−型拡
散層１０と、このｎ−型拡散層１０の外側に位置する高
不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電
極３およびｎ＋型拡散層１１それぞれの表面には導電層
１２が設けられる。
【０１０８】さらに、本発明の第８の実施の形態に係る
不揮発性半導体メモリのメモリセル構造では、チャネル
領域２５に段差２６が設けられる。この段差２６によ
り、ｐ型半導体基板１内の電子の散乱方向に電荷蓄積層
４が位置することになる。したがって、書き込み時にお
ける電子の注入効率が向上する。
不揮発性半導体メモリのメモリセル構造では、チャネル
領域２５に段差２６が設けられる。この段差２６によ
り、ｐ型半導体基板１内の電子の散乱方向に電荷蓄積層
４が位置することになる。したがって、書き込み時にお
ける電子の注入効率が向上する。
【０１０９】本発明の第８の実施の形態に係る不揮発性
半導体メモリのメモリセルは、ソース領域およびドレイ
ン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃
度のｎ＋型拡散層１１で構成したＬＤＤ構造を有してい
る。そして、ゲート絶縁膜が第１ゲート絶縁膜１３（下
層）、第２ゲート絶縁膜１４（中間層）および第３ゲー
ト絶縁膜１５（上層）からなる３層積層膜で構成され、
第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａおよ
び４ｂが形成される。この２つの電荷蓄積層４ａおよび
４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層
４ａ、４ｂのいずれも電子を蓄積していない状態、
（２）電荷蓄積層４ａのみが電子を蓄積している状態、
（３）電荷蓄積層４ｂのみが電子を蓄積している状態、
（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状
態、の４つの状態をとり得る。この２つの電荷蓄積層４
ａおよび４ｂに保持された電子の有無によって生じるし
きい値電圧の変化分を記憶情報の“００"、“０１"、
“１０"、“１１"に対応させる。また、このメモリセル
構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上
方に位置するので、チャネル領域中央部のしきい値電圧
はチャネル領域の不純物濃度のみで決まり、電荷蓄積層
４ａ、４ｂの電子の蓄積状態に依存しない。したがっ
て、電荷蓄積層４ａ、４ｂの電子の過不足による過消去
（over-erase）は防止され、それにより過消去に起因す
るリーク不良、プログラム不良、読み出し不良等は生じ
得ない。また、ソース領域とドレイン領域間のリーク電
流はゲート電圧のみで抑制でき、高信頼性の不揮発性半
導体メモリを実現できる。電荷蓄積層４ａおよび４ｂは
ＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構
成すればよい。シリコン窒化膜の離散的な電荷捕獲準位
に電子を蓄積することで、下部絶縁膜の膜質に影響を受
け難い電荷保持特性を得ることができるからである。ま
た、シリコン膜、多結晶シリコン膜で構成すれば安価に
製造できる。さらに、第１ゲート絶縁膜１３、第３ゲー
ト絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程
度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で
構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎ
ｍ程度の非常に薄いゲート絶縁膜を安定して実現でき
る。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコ
ン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネ
ル（ＤＴ）注入も誘起されない。したがって、電子の注
入抽出動作時の電圧は低電圧化され、メモリセルの微細
化のみならず周辺高電圧動作素子の微細化も可能とな
る。
半導体メモリのメモリセルは、ソース領域およびドレイ
ン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃
度のｎ＋型拡散層１１で構成したＬＤＤ構造を有してい
る。そして、ゲート絶縁膜が第１ゲート絶縁膜１３（下
層）、第２ゲート絶縁膜１４（中間層）および第３ゲー
ト絶縁膜１５（上層）からなる３層積層膜で構成され、
第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａおよ
び４ｂが形成される。この２つの電荷蓄積層４ａおよび
４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層
４ａ、４ｂのいずれも電子を蓄積していない状態、
（２）電荷蓄積層４ａのみが電子を蓄積している状態、
（３）電荷蓄積層４ｂのみが電子を蓄積している状態、
（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状
態、の４つの状態をとり得る。この２つの電荷蓄積層４
ａおよび４ｂに保持された電子の有無によって生じるし
きい値電圧の変化分を記憶情報の“００"、“０１"、
“１０"、“１１"に対応させる。また、このメモリセル
構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上
方に位置するので、チャネル領域中央部のしきい値電圧
はチャネル領域の不純物濃度のみで決まり、電荷蓄積層
４ａ、４ｂの電子の蓄積状態に依存しない。したがっ
て、電荷蓄積層４ａ、４ｂの電子の過不足による過消去
（over-erase）は防止され、それにより過消去に起因す
るリーク不良、プログラム不良、読み出し不良等は生じ
得ない。また、ソース領域とドレイン領域間のリーク電
流はゲート電圧のみで抑制でき、高信頼性の不揮発性半
導体メモリを実現できる。電荷蓄積層４ａおよび４ｂは
ＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構
成すればよい。シリコン窒化膜の離散的な電荷捕獲準位
に電子を蓄積することで、下部絶縁膜の膜質に影響を受
け難い電荷保持特性を得ることができるからである。ま
た、シリコン膜、多結晶シリコン膜で構成すれば安価に
製造できる。さらに、第１ゲート絶縁膜１３、第３ゲー
ト絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程
度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で
構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎ
ｍ程度の非常に薄いゲート絶縁膜を安定して実現でき
る。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコ
ン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネ
ル（ＤＴ）注入も誘起されない。したがって、電子の注
入抽出動作時の電圧は低電圧化され、メモリセルの微細
化のみならず周辺高電圧動作素子の微細化も可能とな
る。
【０１１０】本発明の第８の実施の形態に係る不揮発性
半導体メモリのメモリセルでは、ソース領域およびドレ
イン領域の耐圧向上の目的でｎ−型拡散層１０を設け、
ＬＤＤ構造を構成しているが、シングルドレイン構造、
ダブルドレイン構造でソース領域およびドレイン領域を
構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４
ａ−４ｂ間のリークを防止するが、たとえばシリコン酸
化膜で構成することができる。また、第２ゲート絶縁膜
１４に高誘電率を有する金属酸化膜を用いれば、チャネ
ル領域中央の電流伝達特性を向上できる。金属酸化膜と
してはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、Ｐ
ＺＴ、ＳＢＴがある。
半導体メモリのメモリセルでは、ソース領域およびドレ
イン領域の耐圧向上の目的でｎ−型拡散層１０を設け、
ＬＤＤ構造を構成しているが、シングルドレイン構造、
ダブルドレイン構造でソース領域およびドレイン領域を
構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４
ａ−４ｂ間のリークを防止するが、たとえばシリコン酸
化膜で構成することができる。また、第２ゲート絶縁膜
１４に高誘電率を有する金属酸化膜を用いれば、チャネ
ル領域中央の電流伝達特性を向上できる。金属酸化膜と
してはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、Ｐ
ＺＴ、ＳＢＴがある。
【０１１１】本発明の第８の実施の形態では、ソース
側、ドレイン側の両方に、段差２６を設けたが、どちら
か一方のみに設けても良い。特に、１ビット分の情報を
記憶するメモリでは、一方のみあれば十分である。
側、ドレイン側の両方に、段差２６を設けたが、どちら
か一方のみに設けても良い。特に、１ビット分の情報を
記憶するメモリでは、一方のみあれば十分である。
【０１１２】次に、本発明の第８の実施の形態に係る不
揮発性メモリの動作について図７２および図７３を用い
て説明する。図７２は、書き込み動作を説明する不揮発
性メモリの断面図である。図７３は、消去動作を説明す
る不揮発性メモリの断面図である。図７２に示すよう
に、メモリセルの書き込み時には、ゲートＧに６〜８Ｖ
程度、ドレインＤに４〜５Ｖ程度をそれぞれ印加し、ソ
ースＳを接地する。このように電圧を印加し、チャネル
熱電子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層
４ｂに注入する。チャネル領域２５に段差２６を設けた
ことで、電子の散乱方向に電荷蓄積層４ｂに位置してい
る。このために、電荷蓄積層４ｂに対する電子の注入効
率が向上し、注入速度の高速化、印加電圧の低減化、を
図ることができる。ソース領域側の電荷蓄積層４ａに電
子を注入する場合には、ドレインＤ、ソースＳそれぞれ
に印加する電圧を上記の場合と入れ換えれば良い。一
方、メモリセルの消去は、図７３に示すように、ゲート
Ｇに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルド
ハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４
ａ、４ｂから電子を引き抜くことで行われる。また、ゲ
ート電極３が複数のメモリセルで共有されている場合に
は、それらのメモリセルから同時に電子を引き抜くこと
ができる。この場合、ソースＳ、ドレインＤはｐ型半導
体基板１と同電位とすればよい。また、ｐ型半導体基板
１の電位とは異なる正電圧をドレインＤに印加し、ソー
スＳを浮遊電位（Floating）とすれば、ドレインＤ側の
電荷蓄積層４ａのみから電子を引き抜くことも可能であ
る。ソースＳ側の電荷蓄積層４ｂのみから電子を引き抜
く場合にはソースＳに正電圧を印加し、ドレインＤを浮
遊電位とすればよい。
揮発性メモリの動作について図７２および図７３を用い
て説明する。図７２は、書き込み動作を説明する不揮発
性メモリの断面図である。図７３は、消去動作を説明す
る不揮発性メモリの断面図である。図７２に示すよう
に、メモリセルの書き込み時には、ゲートＧに６〜８Ｖ
程度、ドレインＤに４〜５Ｖ程度をそれぞれ印加し、ソ
ースＳを接地する。このように電圧を印加し、チャネル
熱電子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層
４ｂに注入する。チャネル領域２５に段差２６を設けた
ことで、電子の散乱方向に電荷蓄積層４ｂに位置してい
る。このために、電荷蓄積層４ｂに対する電子の注入効
率が向上し、注入速度の高速化、印加電圧の低減化、を
図ることができる。ソース領域側の電荷蓄積層４ａに電
子を注入する場合には、ドレインＤ、ソースＳそれぞれ
に印加する電圧を上記の場合と入れ換えれば良い。一
方、メモリセルの消去は、図７３に示すように、ゲート
Ｇに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルド
ハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４
ａ、４ｂから電子を引き抜くことで行われる。また、ゲ
ート電極３が複数のメモリセルで共有されている場合に
は、それらのメモリセルから同時に電子を引き抜くこと
ができる。この場合、ソースＳ、ドレインＤはｐ型半導
体基板１と同電位とすればよい。また、ｐ型半導体基板
１の電位とは異なる正電圧をドレインＤに印加し、ソー
スＳを浮遊電位（Floating）とすれば、ドレインＤ側の
電荷蓄積層４ａのみから電子を引き抜くことも可能であ
る。ソースＳ側の電荷蓄積層４ｂのみから電子を引き抜
く場合にはソースＳに正電圧を印加し、ドレインＤを浮
遊電位とすればよい。
【０１１３】また図示はしないが、メモリセルの読み出
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
【０１１４】次に、本発明の第８の実施の形態に係る不
揮発性メモリのメモリセルの製造方法を図７４乃至図８
２を用いて説明する。まず図７４に示すように、チャネ
ル領域２５が形成される領域を覆うフォトレジストパタ
ーン２７を、ｐ型半導体基板１上に形成する。そして、
図７５に示すように、たとえばＲＩＥ法によって、ｐ型
半導体基板１をエッチングすることで、段差２６を形成
する。
揮発性メモリのメモリセルの製造方法を図７４乃至図８
２を用いて説明する。まず図７４に示すように、チャネ
ル領域２５が形成される領域を覆うフォトレジストパタ
ーン２７を、ｐ型半導体基板１上に形成する。そして、
図７５に示すように、たとえばＲＩＥ法によって、ｐ型
半導体基板１をエッチングすることで、段差２６を形成
する。
【０１１５】次に、図７６に示すように、ｐ型半導体基
板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積
し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。
電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえば
ＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＣＶＤ
法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程度の
第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法によ
り電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０
ｎｍ程度の第３ゲート絶縁膜１５を形成する。
板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積
し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。
電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえば
ＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＣＶＤ
法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程度の
第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法によ
り電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０
ｎｍ程度の第３ゲート絶縁膜１５を形成する。
【０１１６】次に、図７７に示すように、ｐ型半導体基
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積した後、露光技術およびエッチング技術によりパタ
ーニングし、ゲート電極３を形成する。続いて、ゲート
電極３をマスクとしてソース領域およびドレイン領域を
形成する領域のｐ型半導体基板１の表面の第１ゲート絶
縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁
膜１５を自己整合的にドライエッチングする。
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積した後、露光技術およびエッチング技術によりパタ
ーニングし、ゲート電極３を形成する。続いて、ゲート
電極３をマスクとしてソース領域およびドレイン領域を
形成する領域のｐ型半導体基板１の表面の第１ゲート絶
縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁
膜１５を自己整合的にドライエッチングする。
【０１１７】次に、図７８に示すように、電荷蓄積層形
成のための空間１７を形成する。この空間１７は、第１
ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第
２ゲート絶縁膜１４のエッチング速度が大きいエッチン
グ液を用いて第２ゲート絶縁膜１４の端部を選択的にウ
ェットエッチングすることで形成する。本発明の第８の
実施の形態では、第１ゲート酸化膜１３および第３ゲー
ト絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶
縁膜１４をシリコン酸化膜で構成しているので、エッチ
ング液としてはたとえばフッ酸系を用いればよい。ま
た、電荷蓄積層形成のための空間１７は、エッチング液
を用いたウェットエッチング法に替えてＨＦガスを含む
ガスを用いたプラズマドライエッチング法で形成しても
よい。
成のための空間１７を形成する。この空間１７は、第１
ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第
２ゲート絶縁膜１４のエッチング速度が大きいエッチン
グ液を用いて第２ゲート絶縁膜１４の端部を選択的にウ
ェットエッチングすることで形成する。本発明の第８の
実施の形態では、第１ゲート酸化膜１３および第３ゲー
ト絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶
縁膜１４をシリコン酸化膜で構成しているので、エッチ
ング液としてはたとえばフッ酸系を用いればよい。ま
た、電荷蓄積層形成のための空間１７は、エッチング液
を用いたウェットエッチング法に替えてＨＦガスを含む
ガスを用いたプラズマドライエッチング法で形成しても
よい。
【０１１８】次に、図７９に示すように、ｐ型半導体基
板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリ
コン窒化膜１８を電荷蓄積層形成のための空間１７が完
全に埋め込まれるように堆積する。そして、図８０に示
すように、ｐ型半導体基板１全面に対してＲＩＥによる
異方性エッチングを行い、電荷蓄積能力の高いシリコン
窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成す
る。
板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリ
コン窒化膜１８を電荷蓄積層形成のための空間１７が完
全に埋め込まれるように堆積する。そして、図８０に示
すように、ｐ型半導体基板１全面に対してＲＩＥによる
異方性エッチングを行い、電荷蓄積能力の高いシリコン
窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成す
る。
【０１１９】次に、図８１に示すように、ｐ型半導体基
板１全面に酸化膜１６を形成した後、低不純物濃度のｎ
−型拡散層１０を形成する。ｎ−型拡散層１０はイオン
注入技術によりゲート電極３をマスクとしてｎ型不純物
を注入し、その後の熱処理によって注入した不純物を活
性化することで形成する。
板１全面に酸化膜１６を形成した後、低不純物濃度のｎ
−型拡散層１０を形成する。ｎ−型拡散層１０はイオン
注入技術によりゲート電極３をマスクとしてｎ型不純物
を注入し、その後の熱処理によって注入した不純物を活
性化することで形成する。
【０１２０】次に、図８２に示すように、ゲート電極３
の側壁にサイドウォールスペーサ９を形成した後、高不
純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層
１１はイオン注入技術によりゲート電極３およびサイド
ウォールスペーサ９をマスクとしてｎ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
の側壁にサイドウォールスペーサ９を形成した後、高不
純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層
１１はイオン注入技術によりゲート電極３およびサイド
ウォールスペーサ９をマスクとしてｎ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
【０１２１】次に、ｐ型半導体基板１の全面にＣＶＤ法
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することによりゲート
電極３およびｎ＋型拡散層１１それぞれの表面に高融点
金属シリサイドで構成される導電層１２を形成する。導
電層１２形成後、上記以外の領域に残った未反応の高融
点金属を除去すれば、図７１に示したメモリセル構造が
完成する。
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することによりゲート
電極３およびｎ＋型拡散層１１それぞれの表面に高融点
金属シリサイドで構成される導電層１２を形成する。導
電層１２形成後、上記以外の領域に残った未反応の高融
点金属を除去すれば、図７１に示したメモリセル構造が
完成する。
【０１２２】なお、図示はしないが、図７１のメモリセ
ル構造完成後、層間絶縁膜形成工程、コンタクトホール
形成工程、配線形成工程、パッシベイション膜形成工程
等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮
発性メモリセルが完成する。
ル構造完成後、層間絶縁膜形成工程、コンタクトホール
形成工程、配線形成工程、パッシベイション膜形成工程
等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮
発性メモリセルが完成する。
【０１２３】このように、本発明の第８実施の形態で
は、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の
下方に自己整合的に形成することができる。したがっ
て、セルトランジスタのゲート長方向の微細化が可能と
なる。それにより、大容量、高密度の不揮発性半導体メ
モリを提供できる。また、ビット当りのセル面積は従来
と比べてほぼ半減され、大幅に縮小された不揮発性半導
体メモリを実現できる。
は、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の
下方に自己整合的に形成することができる。したがっ
て、セルトランジスタのゲート長方向の微細化が可能と
なる。それにより、大容量、高密度の不揮発性半導体メ
モリを提供できる。また、ビット当りのセル面積は従来
と比べてほぼ半減され、大幅に縮小された不揮発性半導
体メモリを実現できる。
【０１２４】また、電荷蓄積層４ａおよび４ｂのチャネ
ル長方向の幅は第１ゲート絶縁膜１３および第３ゲート
絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差
およびエッチング時間の調節によって容易に制御でき
る。それにより、電荷蓄積層４ａおよび４ｂを対称に配
置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート
絶縁膜１４によって電気的に完全に分離されるので、電
荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さ
らに、電荷蓄積層４ａおよび４ｂはソース領域、ドレイ
ン領域、ゲート電極３およびチャネル領域からは第１の
絶縁膜１３および第３の絶縁膜１５、酸化膜１６によっ
て完全に絶縁されるので、電荷保持特性の優れた不揮発
性半導体メモリを提供できる。電荷蓄積層４ａおよび４
ｂはゲート電極３の端部からチャネル領域方向に延在し
て形成され、電荷蓄積層４ａおよび４ｂのうちのチャネ
ル領域側の部分の電荷蓄積状態によってメモリセルの電
流伝達特性ほぼ決まる。したがって、この部分のゲート
長方向の長さを限界まで縮小すれば、より微細な不揮発
性半導体メモリを提供できる。
ル長方向の幅は第１ゲート絶縁膜１３および第３ゲート
絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差
およびエッチング時間の調節によって容易に制御でき
る。それにより、電荷蓄積層４ａおよび４ｂを対称に配
置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート
絶縁膜１４によって電気的に完全に分離されるので、電
荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さ
らに、電荷蓄積層４ａおよび４ｂはソース領域、ドレイ
ン領域、ゲート電極３およびチャネル領域からは第１の
絶縁膜１３および第３の絶縁膜１５、酸化膜１６によっ
て完全に絶縁されるので、電荷保持特性の優れた不揮発
性半導体メモリを提供できる。電荷蓄積層４ａおよび４
ｂはゲート電極３の端部からチャネル領域方向に延在し
て形成され、電荷蓄積層４ａおよび４ｂのうちのチャネ
ル領域側の部分の電荷蓄積状態によってメモリセルの電
流伝達特性ほぼ決まる。したがって、この部分のゲート
長方向の長さを限界まで縮小すれば、より微細な不揮発
性半導体メモリを提供できる。
【０１２５】さらに、セル構造は通常のＣＭＯＳ工程で
容易に実現可能であるので、既存の製造ラインを使用し
低コストで不揮発性半導体メモリを製造できる。
容易に実現可能であるので、既存の製造ラインを使用し
低コストで不揮発性半導体メモリを製造できる。
【０１２６】そして、本発明の第８の実施の形態では、
書き込み時の電子注入効率を向上させることができる。
このため、書き込み速度の高速化、書き込み時の印加電
圧の低減化を図ることができる。
書き込み時の電子注入効率を向上させることができる。
このため、書き込み速度の高速化、書き込み時の印加電
圧の低減化を図ることができる。
【０１２７】（第９の実施の形態）次に、本発明の第９
の実施の形態について説明する。本発明の第９の実施の
形態は、上記の第８の実施の形態において、図７１の電
荷蓄積層４ａと電荷蓄積層４ｂ間に配置された第２の絶
縁膜１４を不要とし、２つの電荷蓄積層４ａおよび４ｂ
を一体化させた構成を採っている。図８３は、本発明の
第９の実施の形態に係る不揮発性半導体メモリのメモリ
セル構造を示す断面図である。図８３に示すように、こ
のメモリセル構造は、上記の第８の実施の形態の電荷蓄
積層４ａ、４ｂ、および第２の絶縁膜１４に換えて、電
荷蓄積層４ｆを、配置したものである。
の実施の形態について説明する。本発明の第９の実施の
形態は、上記の第８の実施の形態において、図７１の電
荷蓄積層４ａと電荷蓄積層４ｂ間に配置された第２の絶
縁膜１４を不要とし、２つの電荷蓄積層４ａおよび４ｂ
を一体化させた構成を採っている。図８３は、本発明の
第９の実施の形態に係る不揮発性半導体メモリのメモリ
セル構造を示す断面図である。図８３に示すように、こ
のメモリセル構造は、上記の第８の実施の形態の電荷蓄
積層４ａ、４ｂ、および第２の絶縁膜１４に換えて、電
荷蓄積層４ｆを、配置したものである。
【０１２８】次に、本発明の第９の実施の形態に係る不
揮発性メモリのメモリセルの製造方法を図８４乃至図８
９を用いて説明する。上記の第８の実施の形態と同様、
まず図８４に示すように、チャネル領域２５が形成され
る領域を覆うフォトレジストパターン２７を、ｐ型半導
体基板１上に形成する。そして、図８５に示すように、
たとえばＲＩＥ法によって、ｐ型半導体基板１をエッチ
ングすることで、段差２６を形成する。
揮発性メモリのメモリセルの製造方法を図８４乃至図８
９を用いて説明する。上記の第８の実施の形態と同様、
まず図８４に示すように、チャネル領域２５が形成され
る領域を覆うフォトレジストパターン２７を、ｐ型半導
体基板１上に形成する。そして、図８５に示すように、
たとえばＲＩＥ法によって、ｐ型半導体基板１をエッチ
ングすることで、段差２６を形成する。
【０１２９】次に、図８６に示すように、ｐ型半導体基
板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積
し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。
電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえば
ＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＬＰＣ
ＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を
５〜１０ｎｍ程度形成する。続いてＪＶＤ法により電荷
蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程
度の第３ゲート絶縁膜１５を形成する。
板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積
し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。
電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえば
ＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＬＰＣ
ＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を
５〜１０ｎｍ程度形成する。続いてＪＶＤ法により電荷
蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程
度の第３ゲート絶縁膜１５を形成する。
【０１３０】次に、図８７に示すように、ｐ型半導体基
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積した後、露光技術およびエッチング技術によりパタ
ーニングし、ゲート電極３を形成する。続いて、ゲート
電極３をマスクとしてソース領域およびドレイン領域を
形成する領域のｐ型半導体基板１の表面の第１ゲート絶
縁膜１３、シリコン窒化膜１８および第３ゲート絶縁膜
１５を自己整合的にドライエッチングする。ここで、電
荷蓄積層４ｆが形成される。
板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物を
ドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を
堆積した後、露光技術およびエッチング技術によりパタ
ーニングし、ゲート電極３を形成する。続いて、ゲート
電極３をマスクとしてソース領域およびドレイン領域を
形成する領域のｐ型半導体基板１の表面の第１ゲート絶
縁膜１３、シリコン窒化膜１８および第３ゲート絶縁膜
１５を自己整合的にドライエッチングする。ここで、電
荷蓄積層４ｆが形成される。
【０１３１】次に、図８８に示すように、ｐ型半導体基
板１全面に酸化膜１６を形成した後、低不純物濃度のｎ
−型拡散層１０を形成する。ｎ−型拡散層１０はイオン
注入技術によりゲート電極３をマスクとしてｎ型不純物
を注入し、その後の熱処理によって注入した不純物を活
性化することで形成する。
板１全面に酸化膜１６を形成した後、低不純物濃度のｎ
−型拡散層１０を形成する。ｎ−型拡散層１０はイオン
注入技術によりゲート電極３をマスクとしてｎ型不純物
を注入し、その後の熱処理によって注入した不純物を活
性化することで形成する。
【０１３２】次に、図８９に示すように、ゲート電極３
の側壁にサイドウォールスペーサ９を形成した後、高不
純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層
１１はイオン注入技術によりゲート電極３およびサイド
ウォールスペーサ９をマスクとしてｎ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
の側壁にサイドウォールスペーサ９を形成した後、高不
純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層
１１はイオン注入技術によりゲート電極３およびサイド
ウォールスペーサ９をマスクとしてｎ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
【０１３３】次に、ｐ型半導体基板１の全面にＣＶＤ法
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することによりゲート
電極３およびｎ＋型拡散層１１それぞれの表面に高融点
金属シリサイドで構成される導電層１２を形成する。導
電層１２形成後、上記以外の領域に残った未反応の高融
点金属を除去すれば、図８３に示したメモリセル構造が
完成する。
またはスパッタ法によってタングステン、チタン、コバ
ルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体
基板１を不活性雰囲気中で熱処理することによりゲート
電極３およびｎ＋型拡散層１１それぞれの表面に高融点
金属シリサイドで構成される導電層１２を形成する。導
電層１２形成後、上記以外の領域に残った未反応の高融
点金属を除去すれば、図８３に示したメモリセル構造が
完成する。
【０１３４】なお、図示はしないが、図８３のメモリセ
ル構造完成後、層間絶縁膜形成工程、コンタクトホール
形成工程、配線形成工程、パッシベイション膜形成工程
等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮
発性メモリセルが完成する。
ル構造完成後、層間絶縁膜形成工程、コンタクトホール
形成工程、配線形成工程、パッシベイション膜形成工程
等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮
発性メモリセルが完成する。
【０１３５】（第１０の実施の形態）次に、本発明の第
１０の実施の形態について説明する。図９０は、本発明
の第１０の実施の形態に係る不揮発性半導体メモリのメ
モリセル構造を示す断面図である。上記の第８および第
９の実施の形態では、チャネル領域を半導体基板に対し
て凸状態とすることで、チャネル領域の両端に段差を設
けたが、この第１０の実施の形態では、チャネル領域を
半導体基板に対して凹状態とすることで、チャネル領域
に段差を設けるものである。そして、この第１０の実施
の形態も、メモリセルのチャネル領域に段差や傾斜を設
けることで、書き込み時における電子注入効率の向上を
図るものである。
１０の実施の形態について説明する。図９０は、本発明
の第１０の実施の形態に係る不揮発性半導体メモリのメ
モリセル構造を示す断面図である。上記の第８および第
９の実施の形態では、チャネル領域を半導体基板に対し
て凸状態とすることで、チャネル領域の両端に段差を設
けたが、この第１０の実施の形態では、チャネル領域を
半導体基板に対して凹状態とすることで、チャネル領域
に段差を設けるものである。そして、この第１０の実施
の形態も、メモリセルのチャネル領域に段差や傾斜を設
けることで、書き込み時における電子注入効率の向上を
図るものである。
【０１３６】図９０に示すように、このメモリセルはｐ
型ＭＯＳトランジスタで構成される。そして、この第１
０の実施の形態に係るメモリセルの構造では、ｎ型半導
体基板１９の表面に第１ゲート絶縁膜１３を介して第２
ゲート絶縁膜１４が設けられる。第２ゲート絶縁膜１４
の両端には電荷蓄積層４ａ、４ｂが形成される。第２ゲ
ート絶縁膜１４および電荷蓄積層４ａ、４ｂ上には第３
ゲート絶縁膜１５を介してゲート電極３が設けられる。
ゲート電極３の側面には酸化膜１６を介してサイドウォ
ールスペーサ９が設けられ、このサイドウォールスペー
サ９の下部のｎ型半導体基板１９には、チャネル領域に
接する低不純物濃度のｐ−型拡散層２０と、このｐ−型
拡散層２０の外側に位置する高不純物濃度のｐ＋型拡散
層２１が設けられる。ゲート電極３およびｐ＋型拡散層
２１それぞれの表面には導電層１２が設けられる。
型ＭＯＳトランジスタで構成される。そして、この第１
０の実施の形態に係るメモリセルの構造では、ｎ型半導
体基板１９の表面に第１ゲート絶縁膜１３を介して第２
ゲート絶縁膜１４が設けられる。第２ゲート絶縁膜１４
の両端には電荷蓄積層４ａ、４ｂが形成される。第２ゲ
ート絶縁膜１４および電荷蓄積層４ａ、４ｂ上には第３
ゲート絶縁膜１５を介してゲート電極３が設けられる。
ゲート電極３の側面には酸化膜１６を介してサイドウォ
ールスペーサ９が設けられ、このサイドウォールスペー
サ９の下部のｎ型半導体基板１９には、チャネル領域に
接する低不純物濃度のｐ−型拡散層２０と、このｐ−型
拡散層２０の外側に位置する高不純物濃度のｐ＋型拡散
層２１が設けられる。ゲート電極３およびｐ＋型拡散層
２１それぞれの表面には導電層１２が設けられる。
【０１３７】さらに、本発明の第１０の実施の形態に係
る不揮発性半導体メモリのメモリセル構造では、チャネ
ル領域２５に段差２６が設けられる。この段差２６によ
り、ｐ型半導体基板１内の電子の散乱方向に電荷蓄積層
４が位置することになる。したがって、書き込み時にお
ける電子の注入効率が向上する。
る不揮発性半導体メモリのメモリセル構造では、チャネ
ル領域２５に段差２６が設けられる。この段差２６によ
り、ｐ型半導体基板１内の電子の散乱方向に電荷蓄積層
４が位置することになる。したがって、書き込み時にお
ける電子の注入効率が向上する。
【０１３８】本発明の第１０の実施の形態に係る不揮発
性半導体メモリのメモリセルは、ソース領域およびドレ
イン領域を低不純物濃度のｐ−型拡散層２０と高不純物
濃度のｐ＋型拡散層２１で構成したＬＤＤ構造を有して
いる。そして、ゲート絶縁膜が第１ゲート絶縁膜１３
（下層）、第２ゲート絶縁膜１４（中間層）および第３
ゲート絶縁膜１５（上層）からなる３層積層膜で構成さ
れ、第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａ
および４ｂが形成される。この２つの電荷蓄積層４ａお
よび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄
積層４ａ、４ｂのいずれも電子を蓄積していない状態、
（２）電荷蓄積層４ａのみが電子を蓄積している状態、
（３）電荷蓄積層４ｂのみが電子を蓄積している状態、
（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状
態、の４つの状態をとり得る。この２つの電荷蓄積層４
ａおよび４ｂに保持された電子の有無によって生じるし
きい値電圧の変化分を記憶情報の“００"、“０１"、
“１０"、“１１"に対応させる。また、このメモリセル
構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上
方に位置するので、チャネル領域中央部のしきい値電圧
はチャネル領域の不純物濃度のみで決まり、電荷蓄積層
４ａ、４ｂの電子の蓄積状態に依存しない。したがっ
て、電荷蓄積層４ａ、４ｂの電子の過不足による過消去
（over-erase）は防止され、それにより過消去に起因す
るリーク不良、プログラム不良、読み出し不良等は生じ
得ない。また、ソース領域とドレイン領域間のリーク電
流はゲート電圧のみで抑制でき、高信頼性の不揮発性半
導体メモリを実現できる。電荷蓄積層４ａおよび４ｂは
ＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構
成すればよい。シリコン窒化膜の離散的な電荷捕獲準位
に電子を蓄積することで、下部絶縁膜の膜質に影響を受
け難い電荷保持特性を得ることができるからである。ま
た、シリコン膜、多結晶シリコン膜で構成すれば安価に
製造できる。さらに、第１ゲート絶縁膜１３、第３ゲー
ト絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程
度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で
構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎ
ｍ程度の非常に薄いゲート絶縁膜を安定して実現でき
る。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコ
ン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネ
ル（ＤＴ）注入も誘起されない。したがって、電子の注
入抽出動作時の電圧は低電圧化され、メモリセルの微細
化のみならず周辺高電圧動作素子の微細化も可能とな
る。
性半導体メモリのメモリセルは、ソース領域およびドレ
イン領域を低不純物濃度のｐ−型拡散層２０と高不純物
濃度のｐ＋型拡散層２１で構成したＬＤＤ構造を有して
いる。そして、ゲート絶縁膜が第１ゲート絶縁膜１３
（下層）、第２ゲート絶縁膜１４（中間層）および第３
ゲート絶縁膜１５（上層）からなる３層積層膜で構成さ
れ、第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａ
および４ｂが形成される。この２つの電荷蓄積層４ａお
よび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄
積層４ａ、４ｂのいずれも電子を蓄積していない状態、
（２）電荷蓄積層４ａのみが電子を蓄積している状態、
（３）電荷蓄積層４ｂのみが電子を蓄積している状態、
（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状
態、の４つの状態をとり得る。この２つの電荷蓄積層４
ａおよび４ｂに保持された電子の有無によって生じるし
きい値電圧の変化分を記憶情報の“００"、“０１"、
“１０"、“１１"に対応させる。また、このメモリセル
構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上
方に位置するので、チャネル領域中央部のしきい値電圧
はチャネル領域の不純物濃度のみで決まり、電荷蓄積層
４ａ、４ｂの電子の蓄積状態に依存しない。したがっ
て、電荷蓄積層４ａ、４ｂの電子の過不足による過消去
（over-erase）は防止され、それにより過消去に起因す
るリーク不良、プログラム不良、読み出し不良等は生じ
得ない。また、ソース領域とドレイン領域間のリーク電
流はゲート電圧のみで抑制でき、高信頼性の不揮発性半
導体メモリを実現できる。電荷蓄積層４ａおよび４ｂは
ＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構
成すればよい。シリコン窒化膜の離散的な電荷捕獲準位
に電子を蓄積することで、下部絶縁膜の膜質に影響を受
け難い電荷保持特性を得ることができるからである。ま
た、シリコン膜、多結晶シリコン膜で構成すれば安価に
製造できる。さらに、第１ゲート絶縁膜１３、第３ゲー
ト絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程
度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で
構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎ
ｍ程度の非常に薄いゲート絶縁膜を安定して実現でき
る。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコ
ン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネ
ル（ＤＴ）注入も誘起されない。したがって、電子の注
入抽出動作時の電圧は低電圧化され、メモリセルの微細
化のみならず周辺高電圧動作素子の微細化も可能とな
る。
【０１３９】本発明の第１０の実施の形態に係る不揮発
性半導体メモリのメモリセルでは、ソース領域およびド
レイン領域の耐圧向上の目的でｐ−型拡散層２０を設
け、ＬＤＤ構造を構成しているが、シングルドレイン構
造、ダブルドレイン構造でソース領域およびドレイン領
域を構成してもよい。第２ゲート絶縁膜１４は電荷蓄積
層４ａ−４ｂ間のリークを防止するが、たとえばシリコ
ン酸化膜で構成することができる。また、第２ゲート絶
縁膜１４に高誘電率を有する金属酸化膜を用いれば、チ
ャネル領域中央の電流伝達特性を向上できる。金属酸化
膜としてはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ
２Ｏ５、ＰＺＴ、ＳＢＴがある。
性半導体メモリのメモリセルでは、ソース領域およびド
レイン領域の耐圧向上の目的でｐ−型拡散層２０を設
け、ＬＤＤ構造を構成しているが、シングルドレイン構
造、ダブルドレイン構造でソース領域およびドレイン領
域を構成してもよい。第２ゲート絶縁膜１４は電荷蓄積
層４ａ−４ｂ間のリークを防止するが、たとえばシリコ
ン酸化膜で構成することができる。また、第２ゲート絶
縁膜１４に高誘電率を有する金属酸化膜を用いれば、チ
ャネル領域中央の電流伝達特性を向上できる。金属酸化
膜としてはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ
２Ｏ５、ＰＺＴ、ＳＢＴがある。
【０１４０】本発明の第１０の実施の形態では、ソース
側、ドレイン側の両方に、段差２６を設けたが、どちら
か一方のみに設けても良い。特に、１ビット分の情報を
記憶するメモリでは、一方のみあれば十分である。
側、ドレイン側の両方に、段差２６を設けたが、どちら
か一方のみに設けても良い。特に、１ビット分の情報を
記憶するメモリでは、一方のみあれば十分である。
【０１４１】次に、本発明の第１０の実施の形態に係る
不揮発性メモリの動作について図９１および図９２を用
いて説明する。図９１は、書き込み動作を説明する不揮
発性メモリの断面図である。図９２は、消去動作を説明
する不揮発性メモリの断面図である。図９１に示すよう
に、メモリセルの書き込み時には、ゲートＧに５Ｖ程
度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソース
Ｓを浮遊電位とする。このように電圧を印加し、バンド
−バンド間トンネル現象起因の電子にドレイン近傍の電
界でエネルギーを与え、ドレイン領域側の電荷蓄積層４
ｂに注入する。チャネル領域２５に段差２６を設けたこ
とで、電子の注入方向に電荷蓄積層４ｂが位置してい
る。このために、電荷蓄積層４ｂに対する電子の注入効
率が向上し、注入速度の高速化、印加電圧の低減化、を
図ることができる。ソース領域側の電荷蓄積層４ａに電
子を注入する場合には、ドレインＤ、ソースＳそれぞれ
に印加する電圧を上記の場合と入れ換えれば良い。一
方、メモリセルの消去は、図９２に示すように、ゲート
Ｇに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルド
ハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４
ａ、４ｂから電子を引き抜くことで行われる。また、ゲ
ート電極３が複数のメモリセルで共有されている場合に
は、それらのメモリセルから同時に電子を引き抜くこと
ができる。この場合、ソースＳ、ドレインＤはｎ型半導
体基板１９と同電位とすればよい。また、ｐ型半導体基
板１の電位とは異なる正電圧をドレインＤに印加し、ソ
ースＳを浮遊電位（Floating）とすれば、ドレインＤ側
の電荷蓄積層４ａのみから電子を引き抜くことも可能で
ある。ソースＳ側の電荷蓄積層４ｂのみから電子を引き
抜く場合にはソースＳに正電圧を印加し、ドレインＤを
浮遊電位とすればよい。
不揮発性メモリの動作について図９１および図９２を用
いて説明する。図９１は、書き込み動作を説明する不揮
発性メモリの断面図である。図９２は、消去動作を説明
する不揮発性メモリの断面図である。図９１に示すよう
に、メモリセルの書き込み時には、ゲートＧに５Ｖ程
度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソース
Ｓを浮遊電位とする。このように電圧を印加し、バンド
−バンド間トンネル現象起因の電子にドレイン近傍の電
界でエネルギーを与え、ドレイン領域側の電荷蓄積層４
ｂに注入する。チャネル領域２５に段差２６を設けたこ
とで、電子の注入方向に電荷蓄積層４ｂが位置してい
る。このために、電荷蓄積層４ｂに対する電子の注入効
率が向上し、注入速度の高速化、印加電圧の低減化、を
図ることができる。ソース領域側の電荷蓄積層４ａに電
子を注入する場合には、ドレインＤ、ソースＳそれぞれ
に印加する電圧を上記の場合と入れ換えれば良い。一
方、メモリセルの消去は、図９２に示すように、ゲート
Ｇに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルド
ハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４
ａ、４ｂから電子を引き抜くことで行われる。また、ゲ
ート電極３が複数のメモリセルで共有されている場合に
は、それらのメモリセルから同時に電子を引き抜くこと
ができる。この場合、ソースＳ、ドレインＤはｎ型半導
体基板１９と同電位とすればよい。また、ｐ型半導体基
板１の電位とは異なる正電圧をドレインＤに印加し、ソ
ースＳを浮遊電位（Floating）とすれば、ドレインＤ側
の電荷蓄積層４ａのみから電子を引き抜くことも可能で
ある。ソースＳ側の電荷蓄積層４ｂのみから電子を引き
抜く場合にはソースＳに正電圧を印加し、ドレインＤを
浮遊電位とすればよい。
【０１４２】また図示はしないが、メモリセルの読み出
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
【０１４３】次に、本発明の第１０の実施の形態に係る
不揮発性メモリのメモリセルの製造方法を図９３乃至図
１０１を用いて説明する。まず図９３に示すように、チ
ャネル領域２５が形成される領域以外を覆うフォトレジ
ストパターン２７を、ｎ型半導体基板１９上に形成す
る。そして、図９４に示すように、たとえばＲＩＥ法に
よって、ｎ型半導体基板１９をエッチングすることで、
段差２６を形成する。
不揮発性メモリのメモリセルの製造方法を図９３乃至図
１０１を用いて説明する。まず図９３に示すように、チ
ャネル領域２５が形成される領域以外を覆うフォトレジ
ストパターン２７を、ｎ型半導体基板１９上に形成す
る。そして、図９４に示すように、たとえばＲＩＥ法に
よって、ｎ型半導体基板１９をエッチングすることで、
段差２６を形成する。
【０１４４】次に、図９５に示すように、ｎ型半導体基
板１９全面に電荷蓄積能力の小さいシリコン窒化膜を堆
積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成す
る。電荷蓄積能力の小さいシリコン窒化膜の堆積はたと
えばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、Ｃ
ＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程
度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法
により電荷蓄積能力の小さいシリコン窒化膜を堆積し、
１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。
板１９全面に電荷蓄積能力の小さいシリコン窒化膜を堆
積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成す
る。電荷蓄積能力の小さいシリコン窒化膜の堆積はたと
えばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、Ｃ
ＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程
度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法
により電荷蓄積能力の小さいシリコン窒化膜を堆積し、
１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。
【０１４５】次に、図９６に示すように、ｎ型半導体基
板１９全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物
をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜
を堆積した後、露光技術およびエッチング技術によりパ
ターニングし、ゲート電極３を形成する。続いて、ゲー
ト電極３をマスクとしてソース領域およびドレイン領域
を形成する領域のｎ型半導体基板１９の表面の第１ゲー
ト絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート
絶縁膜１５を自己整合的にドライエッチングする。
板１９全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物
をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜
を堆積した後、露光技術およびエッチング技術によりパ
ターニングし、ゲート電極３を形成する。続いて、ゲー
ト電極３をマスクとしてソース領域およびドレイン領域
を形成する領域のｎ型半導体基板１９の表面の第１ゲー
ト絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート
絶縁膜１５を自己整合的にドライエッチングする。
【０１４６】次に、図９７に示すように、電荷蓄積層形
成のための空間１７を形成する。この空間１７は、第１
ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第
２ゲート絶縁膜１４のエッチング速度が大きいエッチン
グ液を用いて第２ゲート絶縁膜１４の端部を選択的にウ
ェットエッチングすることで形成する。本発明の第１０
の実施の形態では、第１ゲート酸化膜１３および第３ゲ
ート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート
絶縁膜１４をシリコン酸化膜で構成しているので、エッ
チング液としてはたとえばフッ酸系を用いればよい。ま
た、電荷蓄積層形成のための空間１７は、エッチング液
を用いたウェットエッチング法に替えてＨＦガスを含む
ガスを用いたプラズマドライエッチング法で形成しても
よい。
成のための空間１７を形成する。この空間１７は、第１
ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第
２ゲート絶縁膜１４のエッチング速度が大きいエッチン
グ液を用いて第２ゲート絶縁膜１４の端部を選択的にウ
ェットエッチングすることで形成する。本発明の第１０
の実施の形態では、第１ゲート酸化膜１３および第３ゲ
ート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート
絶縁膜１４をシリコン酸化膜で構成しているので、エッ
チング液としてはたとえばフッ酸系を用いればよい。ま
た、電荷蓄積層形成のための空間１７は、エッチング液
を用いたウェットエッチング法に替えてＨＦガスを含む
ガスを用いたプラズマドライエッチング法で形成しても
よい。
【０１４７】次に、図９８に示すように、ｎ型半導体基
板１９全面にＬＰＣＶＤ法により電荷蓄積能力の高いシ
リコン窒化膜１８を電荷蓄積層形成のための空間１７が
完全に埋め込まれるように堆積する。そして、図９９に
示すように、ｎ型半導体基板１９全面に対してＲＩＥに
よる異方性エッチングを行い、電荷蓄積能力の高いシリ
コン窒化膜で構成された電荷蓄積層４ａおよび４ｂを形
成する。
板１９全面にＬＰＣＶＤ法により電荷蓄積能力の高いシ
リコン窒化膜１８を電荷蓄積層形成のための空間１７が
完全に埋め込まれるように堆積する。そして、図９９に
示すように、ｎ型半導体基板１９全面に対してＲＩＥに
よる異方性エッチングを行い、電荷蓄積能力の高いシリ
コン窒化膜で構成された電荷蓄積層４ａおよび４ｂを形
成する。
【０１４８】次に、図１００に示すように、ｎ型半導体
基板１９全面に酸化膜１６を形成した後、低不純物濃度
のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイ
オン注入技術によりゲート電極３をマスクとしてｐ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
基板１９全面に酸化膜１６を形成した後、低不純物濃度
のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイ
オン注入技術によりゲート電極３をマスクとしてｐ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
【０１４９】次に、図１０１に示すように、ゲート電極
３の側壁にサイドウォールスペーサ９を形成した後、高
不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散
層２１はイオン注入技術によりゲート電極３およびサイ
ドウォールスペーサ９をマスクとしてｐ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
３の側壁にサイドウォールスペーサ９を形成した後、高
不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散
層２１はイオン注入技術によりゲート電極３およびサイ
ドウォールスペーサ９をマスクとしてｐ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
【０１５０】次に、ｎ型半導体基板１９の全面にＣＶＤ
法またはスパッタ法によってタングステン、チタン、コ
バルトなどの高融点金属膜を堆積し、続いて、ｎ型半導
体基板１９を不活性雰囲気中で熱処理することによりゲ
ート電極３およびｐ＋型拡散層２１それぞれの表面に高
融点金属シリサイドで構成される導電層１２を形成す
る。導電層１２形成後、上記以外の領域に残った未反応
の高融点金属を除去すれば、図９０に示したメモリセル
構造が完成する。
法またはスパッタ法によってタングステン、チタン、コ
バルトなどの高融点金属膜を堆積し、続いて、ｎ型半導
体基板１９を不活性雰囲気中で熱処理することによりゲ
ート電極３およびｐ＋型拡散層２１それぞれの表面に高
融点金属シリサイドで構成される導電層１２を形成す
る。導電層１２形成後、上記以外の領域に残った未反応
の高融点金属を除去すれば、図９０に示したメモリセル
構造が完成する。
【０１５１】なお、図示はしないが、図９０のメモリセ
ル構造完成後、層間絶縁膜形成工程、コンタクトホール
形成工程、配線形成工程、パッシベイション膜形成工程
等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮
発性メモリセルが完成する。
ル構造完成後、層間絶縁膜形成工程、コンタクトホール
形成工程、配線形成工程、パッシベイション膜形成工程
等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮
発性メモリセルが完成する。
【０１５２】このように、本発明の第１０実施の形態で
は、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の
下方に自己整合的に形成することができる。したがっ
て、セルトランジスタのゲート長方向の微細化が可能と
なる。それにより、大容量、高密度の不揮発性半導体メ
モリを提供できる。また、ビット当りのセル面積は従来
と比べてほぼ半減され、大幅に縮小された不揮発性半導
体メモリを実現できる。
は、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の
下方に自己整合的に形成することができる。したがっ
て、セルトランジスタのゲート長方向の微細化が可能と
なる。それにより、大容量、高密度の不揮発性半導体メ
モリを提供できる。また、ビット当りのセル面積は従来
と比べてほぼ半減され、大幅に縮小された不揮発性半導
体メモリを実現できる。
【０１５３】また、電荷蓄積層４ａおよび４ｂのチャネ
ル長方向の幅は第１ゲート絶縁膜１３および第３ゲート
絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差
およびエッチング時間の調節によって容易に制御でき
る。それにより、電荷蓄積層４ａおよび４ｂを対称に配
置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート
絶縁膜１４によって電気的に完全に分離されるので、電
荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さ
らに、電荷蓄積層４ａおよび４ｂはソース領域、ドレイ
ン領域、ゲート電極３およびチャネル領域からは第１の
絶縁膜１３および第３の絶縁膜１５、酸化膜１６によっ
て完全に絶縁されるので、電荷保持特性の優れた不揮発
性半導体メモリを提供できる。電荷蓄積層４ａおよび４
ｂはゲート電極３の端部からチャネル領域方向に延在し
て形成され、電荷蓄積層４ａおよび４ｂのうちのチャネ
ル領域側の部分の電荷蓄積状態によってメモリセルの電
流伝達特性ほぼ決まる。したがって、この部分のゲート
長方向の長さを限界まで縮小すれば、より微細な不揮発
性半導体メモリを提供できる。
ル長方向の幅は第１ゲート絶縁膜１３および第３ゲート
絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差
およびエッチング時間の調節によって容易に制御でき
る。それにより、電荷蓄積層４ａおよび４ｂを対称に配
置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート
絶縁膜１４によって電気的に完全に分離されるので、電
荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さ
らに、電荷蓄積層４ａおよび４ｂはソース領域、ドレイ
ン領域、ゲート電極３およびチャネル領域からは第１の
絶縁膜１３および第３の絶縁膜１５、酸化膜１６によっ
て完全に絶縁されるので、電荷保持特性の優れた不揮発
性半導体メモリを提供できる。電荷蓄積層４ａおよび４
ｂはゲート電極３の端部からチャネル領域方向に延在し
て形成され、電荷蓄積層４ａおよび４ｂのうちのチャネ
ル領域側の部分の電荷蓄積状態によってメモリセルの電
流伝達特性ほぼ決まる。したがって、この部分のゲート
長方向の長さを限界まで縮小すれば、より微細な不揮発
性半導体メモリを提供できる。
【０１５４】さらに、セル構造は通常のＣＭＯＳ工程で
容易に実現可能であるので、既存の製造ラインを使用し
低コストで不揮発性半導体メモリを製造できる。
容易に実現可能であるので、既存の製造ラインを使用し
低コストで不揮発性半導体メモリを製造できる。
【０１５５】そして、本発明の第１０の実施の形態で
は、書き込み時の電子注入効率を向上させることができ
る。このため、書き込み速度の高速化、書き込み時の印
加電圧の低減化を図ることができる。
は、書き込み時の電子注入効率を向上させることができ
る。このため、書き込み速度の高速化、書き込み時の印
加電圧の低減化を図ることができる。
【０１５６】（第１１の実施の形態）次に、本発明の第
１１の実施の形態について説明する。本発明の第１１の
実施の形態は、上記の第１０の実施の形態において、図
９０の電荷蓄積層４ａと電荷蓄積層４ｂ間に配置された
第２の絶縁膜１４を不要とし、２つの電荷蓄積層４ａお
よび４ｂを一体化させた構成を採っている。図１０２
は、本発明の第１１の実施の形態に係る不揮発性半導体
メモリのメモリセル構造を示す断面図である。図１０２
に示すように、このメモリセル構造は、上記の第１０の
実施の形態の電荷蓄積層４ａ、４ｂ、および第２の絶縁
膜１４に換えて、電荷蓄積層４ｆを、配置したものであ
る。
１１の実施の形態について説明する。本発明の第１１の
実施の形態は、上記の第１０の実施の形態において、図
９０の電荷蓄積層４ａと電荷蓄積層４ｂ間に配置された
第２の絶縁膜１４を不要とし、２つの電荷蓄積層４ａお
よび４ｂを一体化させた構成を採っている。図１０２
は、本発明の第１１の実施の形態に係る不揮発性半導体
メモリのメモリセル構造を示す断面図である。図１０２
に示すように、このメモリセル構造は、上記の第１０の
実施の形態の電荷蓄積層４ａ、４ｂ、および第２の絶縁
膜１４に換えて、電荷蓄積層４ｆを、配置したものであ
る。
【０１５７】次に、本発明の第１１の実施の形態に係る
不揮発性メモリのメモリセルの製造方法を図１０３乃至
図１０８を用いて説明する。上記の第１０の実施の形態
と同様、まず図１０３に示すように、チャネル領域２５
が形成される領域以外を覆うフォトレジストパターン２
７を、ｎ型半導体基板１９上に形成する。そして、図１
０４に示すように、たとえばＲＩＥ法によって、ｎ型半
導体基板１９をエッチングすることで、段差２６を形成
する。
不揮発性メモリのメモリセルの製造方法を図１０３乃至
図１０８を用いて説明する。上記の第１０の実施の形態
と同様、まず図１０３に示すように、チャネル領域２５
が形成される領域以外を覆うフォトレジストパターン２
７を、ｎ型半導体基板１９上に形成する。そして、図１
０４に示すように、たとえばＲＩＥ法によって、ｎ型半
導体基板１９をエッチングすることで、段差２６を形成
する。
【０１５８】次に、図１０５に示すように、ｎ型半導体
基板１９全面に電荷蓄積能力の小さいシリコン窒化膜を
堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成す
る。電荷蓄積能力の小さいシリコン窒化膜の堆積はたと
えばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、Ｌ
ＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１
８を５〜１０ｎｍ程度形成する。続いてＪＶＤ法により
電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎ
ｍ程度の第３ゲート絶縁膜１５を形成する。
基板１９全面に電荷蓄積能力の小さいシリコン窒化膜を
堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成す
る。電荷蓄積能力の小さいシリコン窒化膜の堆積はたと
えばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、Ｌ
ＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１
８を５〜１０ｎｍ程度形成する。続いてＪＶＤ法により
電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎ
ｍ程度の第３ゲート絶縁膜１５を形成する。
【０１５９】次に、図１０６に示すように、ｎ型半導体
基板１９全面にＬＰＣＶＤ法によりｎ型またはｐ型不純
物をドープした５０〜２５０ｎｍ程度の多結晶シリコン
膜を堆積した後、露光技術およびエッチング技術により
パターニングし、ゲート電極３を形成する。続いて、ゲ
ート電極３をマスクとしてソース領域およびドレイン領
域を形成する領域のｎ型半導体基板１９の表面の第１ゲ
ート絶縁膜１３、シリコン窒化膜１８および第３ゲート
絶縁膜１５を自己整合的にドライエッチングする。ここ
で、電荷蓄積層４ｆが形成される。
基板１９全面にＬＰＣＶＤ法によりｎ型またはｐ型不純
物をドープした５０〜２５０ｎｍ程度の多結晶シリコン
膜を堆積した後、露光技術およびエッチング技術により
パターニングし、ゲート電極３を形成する。続いて、ゲ
ート電極３をマスクとしてソース領域およびドレイン領
域を形成する領域のｎ型半導体基板１９の表面の第１ゲ
ート絶縁膜１３、シリコン窒化膜１８および第３ゲート
絶縁膜１５を自己整合的にドライエッチングする。ここ
で、電荷蓄積層４ｆが形成される。
【０１６０】次に、図１０７に示すように、ｎ型半導体
基板１９全面に酸化膜１６を形成した後、低不純物濃度
のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイ
オン注入技術によりゲート電極３をマスクとしてｐ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
基板１９全面に酸化膜１６を形成した後、低不純物濃度
のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイ
オン注入技術によりゲート電極３をマスクとしてｐ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
【０１６１】次に、図１０８に示すように、ゲート電極
３の側壁にサイドウォールスペーサ９を形成した後、高
不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散
層２１はイオン注入技術によりゲート電極３およびサイ
ドウォールスペーサ９をマスクとしてｐ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
３の側壁にサイドウォールスペーサ９を形成した後、高
不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散
層２１はイオン注入技術によりゲート電極３およびサイ
ドウォールスペーサ９をマスクとしてｐ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
【０１６２】次に、ｎ型半導体基板１９の全面にＣＶＤ
法またはスパッタ法によってタングステン、チタン、コ
バルトなどの高融点金属膜を堆積し、続いて、ｎ型半導
体基板１９を不活性雰囲気中で熱処理することによりゲ
ート電極３およびｐ＋型拡散層２１それぞれの表面に高
融点金属シリサイドで構成される導電層１２を形成す
る。導電層１２形成後、上記以外の領域に残った未反応
の高融点金属を除去すれば、図１０２に示したメモリセ
ル構造が完成する。
法またはスパッタ法によってタングステン、チタン、コ
バルトなどの高融点金属膜を堆積し、続いて、ｎ型半導
体基板１９を不活性雰囲気中で熱処理することによりゲ
ート電極３およびｐ＋型拡散層２１それぞれの表面に高
融点金属シリサイドで構成される導電層１２を形成す
る。導電層１２形成後、上記以外の領域に残った未反応
の高融点金属を除去すれば、図１０２に示したメモリセ
ル構造が完成する。
【０１６３】なお、図示はしないが、図１０２のメモリ
セル構造完成後、層間絶縁膜形成工程、コンタクトホー
ル形成工程、配線形成工程、パッシベイション膜形成工
程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不
揮発性メモリセルが完成する。
セル構造完成後、層間絶縁膜形成工程、コンタクトホー
ル形成工程、配線形成工程、パッシベイション膜形成工
程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不
揮発性メモリセルが完成する。
【０１６４】（第１２の実施の形態）次に、本発明の第
１２の実施の形態について説明する。図１０９は、本発
明の第１２の実施の形態に係る不揮発性半導体メモリの
メモリセルの構造を示す断面図である。上記の第１０の
実施の形態では、ゲート電極３のパターニングに露光技
術およびエッチング技術を用いたが、この第１２の実施
の形態では、ゲート電極３のパターニングに化学的機械
的研磨法を用いる例である。
１２の実施の形態について説明する。図１０９は、本発
明の第１２の実施の形態に係る不揮発性半導体メモリの
メモリセルの構造を示す断面図である。上記の第１０の
実施の形態では、ゲート電極３のパターニングに露光技
術およびエッチング技術を用いたが、この第１２の実施
の形態では、ゲート電極３のパターニングに化学的機械
的研磨法を用いる例である。
【０１６５】次に、本発明の第１２の実施の形態に係る
不揮発性メモリのメモリセルの製造方法を図１１０乃至
図１１８を用いて説明する。まず図１１０に示すよう
に、チャネル領域２５が形成される領域以外を覆うフォ
トレジストパターン２７を、ｎ型半導体基板１９上に形
成する。そして、図１１１に示すように、たとえばＲＩ
Ｅ法によって、ｎ型半導体基板１９をエッチングするこ
とで、段差２６を形成する。
不揮発性メモリのメモリセルの製造方法を図１１０乃至
図１１８を用いて説明する。まず図１１０に示すよう
に、チャネル領域２５が形成される領域以外を覆うフォ
トレジストパターン２７を、ｎ型半導体基板１９上に形
成する。そして、図１１１に示すように、たとえばＲＩ
Ｅ法によって、ｎ型半導体基板１９をエッチングするこ
とで、段差２６を形成する。
【０１６６】次に、図１１２に示すように、ｎ型半導体
基板１９全面に電荷蓄積能力の小さいシリコン窒化膜を
堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成す
る。電荷蓄積能力の小さいシリコン窒化膜の堆積はたと
えばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、Ｃ
ＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程
度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法
により電荷蓄積能力の小さいシリコン窒化膜を堆積し、
１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。さら
に、ｎ型半導体基板１９全面にＬＰＣＶＤ法によりｎ型
またはｐ型不純物をドープした５０〜５００ｎｍ程度の
多結晶シリコン膜２８を堆積する。
基板１９全面に電荷蓄積能力の小さいシリコン窒化膜を
堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成す
る。電荷蓄積能力の小さいシリコン窒化膜の堆積はたと
えばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、Ｃ
ＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程
度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法
により電荷蓄積能力の小さいシリコン窒化膜を堆積し、
１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。さら
に、ｎ型半導体基板１９全面にＬＰＣＶＤ法によりｎ型
またはｐ型不純物をドープした５０〜５００ｎｍ程度の
多結晶シリコン膜２８を堆積する。
【０１６７】次に、図１１３に示すように、化学的機械
的研磨方法によって、多結晶シリコン膜１９の埋め込み
を行なうことで、ゲート電極３を形成する。なお、通
常、ｎ型半導体基板１９上に残存する第１のゲート絶縁
膜１３、第２のゲート絶縁膜１４および第３のゲート絶
縁膜１５を、たとえばウェットエッチングにより除去さ
れる。
的研磨方法によって、多結晶シリコン膜１９の埋め込み
を行なうことで、ゲート電極３を形成する。なお、通
常、ｎ型半導体基板１９上に残存する第１のゲート絶縁
膜１３、第２のゲート絶縁膜１４および第３のゲート絶
縁膜１５を、たとえばウェットエッチングにより除去さ
れる。
【０１６８】次に、図１１４に示すように、電荷蓄積層
形成のための空間１７を形成する。この空間１７は、第
１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも
第２ゲート絶縁膜１４のエッチング速度が大きいエッチ
ング液を用いて第２ゲート絶縁膜１４の端部を選択的に
ウェットエッチングすることで形成する。本発明の第１
２の実施の形態では、第１ゲート酸化膜１３および第３
ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲー
ト絶縁膜１４をシリコン酸化膜で構成しているので、エ
ッチング液としてはたとえばフッ酸系を用いればよい。
また、電荷蓄積層形成のための空間１７は、エッチング
液を用いたウェットエッチング法に替えてＨＦガスを含
むガスを用いたプラズマドライエッチング法で形成して
もよい。
形成のための空間１７を形成する。この空間１７は、第
１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも
第２ゲート絶縁膜１４のエッチング速度が大きいエッチ
ング液を用いて第２ゲート絶縁膜１４の端部を選択的に
ウェットエッチングすることで形成する。本発明の第１
２の実施の形態では、第１ゲート酸化膜１３および第３
ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲー
ト絶縁膜１４をシリコン酸化膜で構成しているので、エ
ッチング液としてはたとえばフッ酸系を用いればよい。
また、電荷蓄積層形成のための空間１７は、エッチング
液を用いたウェットエッチング法に替えてＨＦガスを含
むガスを用いたプラズマドライエッチング法で形成して
もよい。
【０１６９】次に、図１１５に示すように、ｎ型半導体
基板１９全面にＬＰＣＶＤ法により電荷蓄積能力の高い
シリコン窒化膜１８を電荷蓄積層形成のための空間１７
が完全に埋め込まれるように堆積する。そして、図１１
６に示すように、ｎ型半導体基板１９全面に対してＲＩ
Ｅによる異方性エッチングを行い、電荷蓄積能力の高い
シリコン窒化膜で構成された電荷蓄積層４ａおよび４ｂ
を形成する。
基板１９全面にＬＰＣＶＤ法により電荷蓄積能力の高い
シリコン窒化膜１８を電荷蓄積層形成のための空間１７
が完全に埋め込まれるように堆積する。そして、図１１
６に示すように、ｎ型半導体基板１９全面に対してＲＩ
Ｅによる異方性エッチングを行い、電荷蓄積能力の高い
シリコン窒化膜で構成された電荷蓄積層４ａおよび４ｂ
を形成する。
【０１７０】次に、図１１７に示すように、ｎ型半導体
基板１９全面に酸化膜１６を形成した後、低不純物濃度
のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイ
オン注入技術によりゲート電極３をマスクとしてｐ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
基板１９全面に酸化膜１６を形成した後、低不純物濃度
のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイ
オン注入技術によりゲート電極３をマスクとしてｐ型不
純物を注入し、その後の熱処理によって注入した不純物
を活性化することで形成する。
【０１７１】次に、図１１８に示すように、ゲート電極
３の側壁にサイドウォールスペーサ９を形成した後、高
不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散
層２１はイオン注入技術によりゲート電極３およびサイ
ドウォールスペーサ９をマスクとしてｐ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
３の側壁にサイドウォールスペーサ９を形成した後、高
不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散
層２１はイオン注入技術によりゲート電極３およびサイ
ドウォールスペーサ９をマスクとしてｐ型不純物を注入
し、その後の熱処理によって注入した不純物を活性化す
ることで形成する。
【０１７２】次に、ｎ型半導体基板１９の全面にＣＶＤ
法またはスパッタ法によってタングステン、チタン、コ
バルトなどの高融点金属膜を堆積し、続いて、ｎ型半導
体基板１９を不活性雰囲気中で熱処理することによりゲ
ート電極３およびｐ＋型拡散層２１それぞれの表面に高
融点金属シリサイドで構成される導電層１２を形成す
る。導電層１２形成後、上記以外の領域に残った未反応
の高融点金属を除去すれば、図１０９に示したメモリセ
ル構造が完成する。
法またはスパッタ法によってタングステン、チタン、コ
バルトなどの高融点金属膜を堆積し、続いて、ｎ型半導
体基板１９を不活性雰囲気中で熱処理することによりゲ
ート電極３およびｐ＋型拡散層２１それぞれの表面に高
融点金属シリサイドで構成される導電層１２を形成す
る。導電層１２形成後、上記以外の領域に残った未反応
の高融点金属を除去すれば、図１０９に示したメモリセ
ル構造が完成する。
【０１７３】なお、図示はしないが、図１０９のメモリ
セル構造完成後、層間絶縁膜形成工程、コンタクトホー
ル形成工程、配線形成工程、パッシベイション膜形成工
程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不
揮発性メモリセルが完成する。
セル構造完成後、層間絶縁膜形成工程、コンタクトホー
ル形成工程、配線形成工程、パッシベイション膜形成工
程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不
揮発性メモリセルが完成する。
【０１７４】（第１３の実施の形態）次に、本発明の第
１３の実施の形態について説明する。上記の第１乃至第
１２の実施の形態では、メモリセル以外のトランジスタ
の高速化に対する十分な検討はなされていなかった。一
方、高速ＣＭＯＳトランジスタの構造として、ゲート電
極とソース・ドレイン拡散層間に凹上のノッチを形成す
ることで、ゲート電極と拡散層間の容量を低減し、ロジ
ックゲートを高速化する試みがなされている（T. Ghani
et al., IEDM99, p415）。この第１３の実施の形態
は、この構造を不揮発性半導体メモリに利用すること
で、メモリ機能を有しない通常のトランジスタと不揮発
性半導体メモリとを混載する半導体装置の大幅な高速化
を可能とするものである。
１３の実施の形態について説明する。上記の第１乃至第
１２の実施の形態では、メモリセル以外のトランジスタ
の高速化に対する十分な検討はなされていなかった。一
方、高速ＣＭＯＳトランジスタの構造として、ゲート電
極とソース・ドレイン拡散層間に凹上のノッチを形成す
ることで、ゲート電極と拡散層間の容量を低減し、ロジ
ックゲートを高速化する試みがなされている（T. Ghani
et al., IEDM99, p415）。この第１３の実施の形態
は、この構造を不揮発性半導体メモリに利用すること
で、メモリ機能を有しない通常のトランジスタと不揮発
性半導体メモリとを混載する半導体装置の大幅な高速化
を可能とするものである。
【０１７５】図１１９は、本発明の第１３の実施の形態
に係る不揮発性半導体メモリのメモリセル構造を示す断
面図である。このメモリセルはｎ型ＭＯＳトランジスタ
で構成される。本発明の第１３の実施の形態に係る不揮
発性半導体メモリのメモリセル構造では、ｐ型半導体基
板１の表面に第１ゲート絶縁膜１３を介してゲート電極
３が設けられる。ゲート電極３の両端には凹部が設けら
れ、各凹部内には、電荷蓄積層４（４ａ、４ｂ）が形成
される。電荷蓄積層４とゲート電極３との間には、酸化
膜３０が形成されている。ゲート電極３の側面には酸化
膜１６を介してサイドウォールスペーサ９が設けられ、
このサイドウォールスペーサ９の下部のｐ型半導体基板
１の主面には、チャネル領域に接する低不純物濃度のｎ
−型拡散層１０と、このｎ−型拡散層１０の外側に位置
する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲ
ート電極３およびｎ＋型拡散層１１それぞれの表面には
導電層１２が設けられる。
に係る不揮発性半導体メモリのメモリセル構造を示す断
面図である。このメモリセルはｎ型ＭＯＳトランジスタ
で構成される。本発明の第１３の実施の形態に係る不揮
発性半導体メモリのメモリセル構造では、ｐ型半導体基
板１の表面に第１ゲート絶縁膜１３を介してゲート電極
３が設けられる。ゲート電極３の両端には凹部が設けら
れ、各凹部内には、電荷蓄積層４（４ａ、４ｂ）が形成
される。電荷蓄積層４とゲート電極３との間には、酸化
膜３０が形成されている。ゲート電極３の側面には酸化
膜１６を介してサイドウォールスペーサ９が設けられ、
このサイドウォールスペーサ９の下部のｐ型半導体基板
１の主面には、チャネル領域に接する低不純物濃度のｎ
−型拡散層１０と、このｎ−型拡散層１０の外側に位置
する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲ
ート電極３およびｎ＋型拡散層１１それぞれの表面には
導電層１２が設けられる。
【０１７６】本発明の第１３の実施の形態に係る不揮発
性メモリのメモリセルは、ソース領域およびドレイン領
域を低不純物濃度のｎ−型拡散層１０と高不純物濃度の
ｎ＋型拡散層１１で構成したＬＤＤ構造を有している。
そして、ゲート電極３の両端部には電荷蓄積層４（４
ａ，４ｂ）が形成される。この２つの電荷蓄積層４ａお
よび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄
積層４ａ、４ｂのいずれも電子を蓄積していない状態、
（２）電荷蓄積層４ａのみが電子を蓄積している状態、
（３）電荷蓄積層４ｂのみが電子を蓄積している状態、
（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状
態、の４つの状態をとり得る。この２つの電荷蓄積層４
ａおよび４ｂに保持された電子の有無によって生じるし
きい値電圧の変化分を記憶情報の“００"、“０１"、
“１０"、“１１"に対応させる。また、このメモリセル
構造では電荷蓄積層４はチャネル領域端部の上方に位置
するので、チャネル領域中央部のしきい値電圧はチャネ
ル領域の不純物濃度のみで決まり、電荷蓄積層４の電子
の蓄積状態に依存しない。したがって、電荷蓄積層４の
電子の過不足による過消去（over-erase）は防止され、
それにより過消去に起因するリーク不良、プログラム不
良、読み出し不良等は生じ得ない。また、ソース領域と
ドレイン領域間のリーク電流はゲート電圧のみで抑制で
き、高信頼性の不揮発性メモリを実現できる。電荷蓄積
層４はＣＶＤ法による電荷蓄積能力の高いシリコン窒化
膜で構成すればよい。シリコン窒化膜の離散的な電荷捕
獲準位に電子を蓄積することで、下部絶縁膜の膜質に影
響を受け難い電荷保持特性を得ることができるからであ
る。また、シリコン膜、多結晶シリコン膜で構成すれば
安価に製造できる。さらに、第１ゲート絶縁膜１３をシ
リコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有す
るシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリ
コン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄
いゲート絶縁膜を安定して実現できる。たとえばシリコ
ン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚
は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘
起されない。したがって、電子の注入抽出動作時の電圧
は低電圧化され、メモリセルの微細化のみならず周辺高
電圧動作素子の微細化も可能となる。
性メモリのメモリセルは、ソース領域およびドレイン領
域を低不純物濃度のｎ−型拡散層１０と高不純物濃度の
ｎ＋型拡散層１１で構成したＬＤＤ構造を有している。
そして、ゲート電極３の両端部には電荷蓄積層４（４
ａ，４ｂ）が形成される。この２つの電荷蓄積層４ａお
よび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄
積層４ａ、４ｂのいずれも電子を蓄積していない状態、
（２）電荷蓄積層４ａのみが電子を蓄積している状態、
（３）電荷蓄積層４ｂのみが電子を蓄積している状態、
（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状
態、の４つの状態をとり得る。この２つの電荷蓄積層４
ａおよび４ｂに保持された電子の有無によって生じるし
きい値電圧の変化分を記憶情報の“００"、“０１"、
“１０"、“１１"に対応させる。また、このメモリセル
構造では電荷蓄積層４はチャネル領域端部の上方に位置
するので、チャネル領域中央部のしきい値電圧はチャネ
ル領域の不純物濃度のみで決まり、電荷蓄積層４の電子
の蓄積状態に依存しない。したがって、電荷蓄積層４の
電子の過不足による過消去（over-erase）は防止され、
それにより過消去に起因するリーク不良、プログラム不
良、読み出し不良等は生じ得ない。また、ソース領域と
ドレイン領域間のリーク電流はゲート電圧のみで抑制で
き、高信頼性の不揮発性メモリを実現できる。電荷蓄積
層４はＣＶＤ法による電荷蓄積能力の高いシリコン窒化
膜で構成すればよい。シリコン窒化膜の離散的な電荷捕
獲準位に電子を蓄積することで、下部絶縁膜の膜質に影
響を受け難い電荷保持特性を得ることができるからであ
る。また、シリコン膜、多結晶シリコン膜で構成すれば
安価に製造できる。さらに、第１ゲート絶縁膜１３をシ
リコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有す
るシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリ
コン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄
いゲート絶縁膜を安定して実現できる。たとえばシリコ
ン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚
は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘
起されない。したがって、電子の注入抽出動作時の電圧
は低電圧化され、メモリセルの微細化のみならず周辺高
電圧動作素子の微細化も可能となる。
【０１７７】本発明の第１３の実施の形態に係る不揮発
性メモリのメモリセルでは、ソース領域およびドレイン
領域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤ
Ｄ構造を構成しているが、シングルドレイン構造、ダブ
ルドレイン構造でソース領域およびドレイン領域を構成
してもよい。
性メモリのメモリセルでは、ソース領域およびドレイン
領域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤ
Ｄ構造を構成しているが、シングルドレイン構造、ダブ
ルドレイン構造でソース領域およびドレイン領域を構成
してもよい。
【０１７８】次に、本発明の第１３の実施の形態に係る
不揮発性メモリの動作について図１２０および図１２１
を用いて説明する。図１２０は、書き込み動作を説明す
る不揮発性メモリの断面図である。図１２１は、消去動
作を説明する不揮発性メモリの断面図である。図１２０
および図１２１のメモリセルはｎ型ＭＯＳトランジスタ
で構成される。図１２０に示すように、メモリセルの書
き込み時には、ゲートＧに６〜８Ｖ程度、ドレインＤに
４〜５Ｖ程度をそれぞれ印加し、ソースＳを接地する。
このように電圧を印加し、チャネル熱電子（ＣＨＥ）で
電子をドレイン領域側の電荷蓄積層４ｂに注入する。ソ
ース領域側の電荷蓄積層４ｂに電子を注入する場合に
は、ドレインＤ、ソースＳそれぞれに印加する電圧を上
記と入れ替えればよい。一方、メモリセルの消去は、図
１２１に示すように、ゲートＧに負電圧（〜−５Ｖ）を
印加し、ファウラー・ノルドハイム（ＦＮ）型トンネル
電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜
くことで行われる。また、ゲートＧが複数のメモリセル
で共有されている場合には、それらのメモリセルから同
時に電子を引き抜くことができる。この場合、ソース
Ｓ、ドレインＤはｐ型半導体基板１と同電位とすればよ
い。また、ｐ型半導体基板１の電位とは異なる正電圧を
ドレイン電極に印加し、ソース電極を浮遊電位（Floati
ng）とすれば、ドレイン電極側の電荷蓄積層４ｂのみか
ら電子を引き抜くことも可能である。ソース電極側の電
荷蓄積層４ａのみから電子を引き抜く場合にはソース電
極に正電圧を印加し、ドレイン電極を浮遊電位とすれば
よい。
不揮発性メモリの動作について図１２０および図１２１
を用いて説明する。図１２０は、書き込み動作を説明す
る不揮発性メモリの断面図である。図１２１は、消去動
作を説明する不揮発性メモリの断面図である。図１２０
および図１２１のメモリセルはｎ型ＭＯＳトランジスタ
で構成される。図１２０に示すように、メモリセルの書
き込み時には、ゲートＧに６〜８Ｖ程度、ドレインＤに
４〜５Ｖ程度をそれぞれ印加し、ソースＳを接地する。
このように電圧を印加し、チャネル熱電子（ＣＨＥ）で
電子をドレイン領域側の電荷蓄積層４ｂに注入する。ソ
ース領域側の電荷蓄積層４ｂに電子を注入する場合に
は、ドレインＤ、ソースＳそれぞれに印加する電圧を上
記と入れ替えればよい。一方、メモリセルの消去は、図
１２１に示すように、ゲートＧに負電圧（〜−５Ｖ）を
印加し、ファウラー・ノルドハイム（ＦＮ）型トンネル
電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜
くことで行われる。また、ゲートＧが複数のメモリセル
で共有されている場合には、それらのメモリセルから同
時に電子を引き抜くことができる。この場合、ソース
Ｓ、ドレインＤはｐ型半導体基板１と同電位とすればよ
い。また、ｐ型半導体基板１の電位とは異なる正電圧を
ドレイン電極に印加し、ソース電極を浮遊電位（Floati
ng）とすれば、ドレイン電極側の電荷蓄積層４ｂのみか
ら電子を引き抜くことも可能である。ソース電極側の電
荷蓄積層４ａのみから電子を引き抜く場合にはソース電
極に正電圧を印加し、ドレイン電極を浮遊電位とすれば
よい。
【０１７９】また図示はしないが、メモリセルの読み出
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
【０１８０】次に、ｐ型ＭＯＳトランジスタで構成され
る、本発明の第１３の実施の形態に係る不揮発性メモリ
の動作について図１２２および図１２３を用いて説明す
る。図１２２は、書き込み動作を説明する不揮発性メモ
リの断面図である。図１２３は、消去動作を説明する不
揮発性メモリの断面図である。図１２２および図１２３
のメモリセルはｐ型ＭＯＳトランジスタで構成される。
図１２２に示すように、メモリセルの書き込み時には、
ゲートＧに５Ｖ程度、ドレインＤに−５Ｖ程度をそれぞ
れ印加し、ソースＳを浮遊電位とする。このように電圧
を印加し、バンド−バンド間トンネル現象起因の電子に
ドレイン領域近傍の電界でエネルギーを与え，ドレイン
領域側の電荷蓄積層４ｂに電子を注入する。ソース領域
側の電荷蓄積層４ａに電子を注入する場合には、ドレイ
ンＤ、ソースＳそれぞれに印加する電圧を上記と入れ替
えればよい。一方、メモリセルの消去は、図１２３に示
すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、Ｆ
Ｎ電流を利用して電荷蓄積層４ａ、４ｂから電子を引き
抜くことで行われる。また、ゲートＧが複数のメモリセ
ルで共有されている場合には、それらのメモリセルから
同時に電子を引き抜くことができる。この場合、ソース
ＳおよびドレインＤはｎ型半導体基板１９と同電位ある
いは浮遊電位とする。
る、本発明の第１３の実施の形態に係る不揮発性メモリ
の動作について図１２２および図１２３を用いて説明す
る。図１２２は、書き込み動作を説明する不揮発性メモ
リの断面図である。図１２３は、消去動作を説明する不
揮発性メモリの断面図である。図１２２および図１２３
のメモリセルはｐ型ＭＯＳトランジスタで構成される。
図１２２に示すように、メモリセルの書き込み時には、
ゲートＧに５Ｖ程度、ドレインＤに−５Ｖ程度をそれぞ
れ印加し、ソースＳを浮遊電位とする。このように電圧
を印加し、バンド−バンド間トンネル現象起因の電子に
ドレイン領域近傍の電界でエネルギーを与え，ドレイン
領域側の電荷蓄積層４ｂに電子を注入する。ソース領域
側の電荷蓄積層４ａに電子を注入する場合には、ドレイ
ンＤ、ソースＳそれぞれに印加する電圧を上記と入れ替
えればよい。一方、メモリセルの消去は、図１２３に示
すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、Ｆ
Ｎ電流を利用して電荷蓄積層４ａ、４ｂから電子を引き
抜くことで行われる。また、ゲートＧが複数のメモリセ
ルで共有されている場合には、それらのメモリセルから
同時に電子を引き抜くことができる。この場合、ソース
ＳおよびドレインＤはｎ型半導体基板１９と同電位ある
いは浮遊電位とする。
【０１８１】また図示はしないが、メモリセルの読み出
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
しは、ソースＳとドレインＤの間を流れる読み出し電流
を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄
積状態によってソース領域、ドレイン領域近傍の電流伝
達特性（チャネルコンダクタンス）が変調することを利
用するものである。ソースＳ、ドレインＤのどちらにバ
イアスするかは電流伝達特性の変調が顕著に現れる方を
選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄
積状態によって４つの異なる電流伝達特性が得られ、そ
れにより１つのセルで２ビット分の情報を記憶できる。
【０１８２】本発明の第１３の実施の形態では、図１２
４に示すように、メモリ機能を有しない通常のＭＯＳト
ランジスタも実現可能である。なぜならば、このＭＯＳ
トランジスタでは、電荷蓄積層４は、ソース・ドレイン
領域１０，１１上のみに配置され、チャネル領域上には
配置されていない。このため、このＭＯＳトランジスタ
の伝導特性は、電荷蓄積層４の電荷の保持状態に、何ら
影響を受けることはないからである。さらに、ゲート電
極３の凹部の存在によって、ゲート−ソース・ドレイン
間の寄生容量が低減され、ＭＯＳトランジスタの高速動
作が可能となるという有利な点も有している。
４に示すように、メモリ機能を有しない通常のＭＯＳト
ランジスタも実現可能である。なぜならば、このＭＯＳ
トランジスタでは、電荷蓄積層４は、ソース・ドレイン
領域１０，１１上のみに配置され、チャネル領域上には
配置されていない。このため、このＭＯＳトランジスタ
の伝導特性は、電荷蓄積層４の電荷の保持状態に、何ら
影響を受けることはないからである。さらに、ゲート電
極３の凹部の存在によって、ゲート−ソース・ドレイン
間の寄生容量が低減され、ＭＯＳトランジスタの高速動
作が可能となるという有利な点も有している。
【０１８３】（第１４の実施の形態）次に、本発明の第
１４の実施の形態について説明する。この第１４の実施
の形態は、上記の第１３の実施の形態において、電荷蓄
積層４とサイドウォールスペーサ９を一体化させた構成
となっている。図１２５は、本発明の第１４の実施の形
態に係る不揮発性半導体メモリのメモリセル構造を示す
断面図である。このメモリセルはｎ型ＭＯＳトランジス
タで構成される。本発明の第１４の実施の形態に係る不
揮発性半導体メモリのメモリセル構造では、ｐ型半導体
基板１の表面に第１ゲート絶縁膜１３を介してゲート電
極３が設けられる。ゲート電極３の両端には凹部が設け
られ、各凹部内には、電荷蓄積層４（４ａ、４ｂ）が形
成される。電荷蓄積層４とゲート電極３との間には、酸
化膜３０が形成されている。ゲート電極３の側面には酸
化膜１６を介してサイドウォールスペーサ９が設けら
れ、このサイドウォールスペーサ９の一部が電荷蓄積層
４を構成する。サイドウォールスペーサ９の下部のｐ型
半導体基板１の主面には、チャネル領域に接する低不純
物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の
外側に位置する高不純物濃度のｎ＋型拡散層１１が設け
られる。ゲート電極３およびｎ＋型拡散層１１それぞれ
の表面には導電層１２が設けられる。
１４の実施の形態について説明する。この第１４の実施
の形態は、上記の第１３の実施の形態において、電荷蓄
積層４とサイドウォールスペーサ９を一体化させた構成
となっている。図１２５は、本発明の第１４の実施の形
態に係る不揮発性半導体メモリのメモリセル構造を示す
断面図である。このメモリセルはｎ型ＭＯＳトランジス
タで構成される。本発明の第１４の実施の形態に係る不
揮発性半導体メモリのメモリセル構造では、ｐ型半導体
基板１の表面に第１ゲート絶縁膜１３を介してゲート電
極３が設けられる。ゲート電極３の両端には凹部が設け
られ、各凹部内には、電荷蓄積層４（４ａ、４ｂ）が形
成される。電荷蓄積層４とゲート電極３との間には、酸
化膜３０が形成されている。ゲート電極３の側面には酸
化膜１６を介してサイドウォールスペーサ９が設けら
れ、このサイドウォールスペーサ９の一部が電荷蓄積層
４を構成する。サイドウォールスペーサ９の下部のｐ型
半導体基板１の主面には、チャネル領域に接する低不純
物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の
外側に位置する高不純物濃度のｎ＋型拡散層１１が設け
られる。ゲート電極３およびｎ＋型拡散層１１それぞれ
の表面には導電層１２が設けられる。
【０１８４】本発明の第１４の実施の形態では、サイド
ウォールスペーサ９および電荷蓄積層４は、ＣＶＤ法に
よる電荷蓄積能力の高いシリコン窒化膜で構成すればよ
い。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄
積することで、下部絶縁膜の膜質に影響を受け難い電荷
保持特性を得ることができるからである。また、シリコ
ン膜、多結晶シリコン膜で構成すれば安価に製造でき
る。
ウォールスペーサ９および電荷蓄積層４は、ＣＶＤ法に
よる電荷蓄積能力の高いシリコン窒化膜で構成すればよ
い。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄
積することで、下部絶縁膜の膜質に影響を受け難い電荷
保持特性を得ることができるからである。また、シリコ
ン膜、多結晶シリコン膜で構成すれば安価に製造でき
る。
【０１８５】本発明の第１４の実施の形態では、上記の
第１３の実施の形態と同様、図１２６に示すような、通
常のＭＯＳトランジスタも実現できる。
第１３の実施の形態と同様、図１２６に示すような、通
常のＭＯＳトランジスタも実現できる。
【０１８６】
【発明の効果】本発明によれば、簡単なセル構造で複数
ビット分の情報を記憶することができる不揮発性半導体
記憶装置の構造を実現できる。
ビット分の情報を記憶することができる不揮発性半導体
記憶装置の構造を実現できる。
【０１８７】本発明によれば、簡単な製造プロセスで複
数ビット分の情報を記憶する不揮発性半導体記憶装置を
製造する不揮発性半導体記憶装置の製造方法を実現でき
る。
数ビット分の情報を記憶する不揮発性半導体記憶装置を
製造する不揮発性半導体記憶装置の製造方法を実現でき
る。
【０１８８】本発明によれば、簡単なセル構造で電気的
に書き込み消去可能な不揮発性メモリと高速書き込み読
み出し可能な揮発性メモリを混載した半導体記憶装置の
構造を実現できる。
に書き込み消去可能な不揮発性メモリと高速書き込み読
み出し可能な揮発性メモリを混載した半導体記憶装置の
構造を実現できる。
【０１８９】本発明によれば、簡単な製造プロセスで電
気的に書き込み消去可能な不揮発性メモリと高速書き込
み読み出し可能な揮発性メモリを混載した半導体記憶装
置の製造方法を実現できる。
気的に書き込み消去可能な不揮発性メモリと高速書き込
み読み出し可能な揮発性メモリを混載した半導体記憶装
置の製造方法を実現できる。
【図１】本発明の第１の実施の形態に係る不揮発性半導
体メモリのメモリセル構造を示す断面図である。
体メモリのメモリセル構造を示す断面図である。
【図２】本発明の第１の実施の形態に係る不揮発性半導
体メモリの動作を説明する断面図である。
体メモリの動作を説明する断面図である。
【図３】本発明の第１の実施の形態に係る不揮発性半導
体メモリの動作を説明する断面図である。
体メモリの動作を説明する断面図である。
【図４】本発明の第１の実施の形態に係る不揮発性半導
体メモリの動作を説明する断面図である。
体メモリの動作を説明する断面図である。
【図５】本発明の第１の実施の形態に係る不揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図６】本発明の第１の実施の形態に係る不揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図７】本発明の第１の実施の形態に係る不揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図８】本発明の第１の実施の形態に係る不揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図９】本発明の第１の実施の形態に係る不揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図１０】本発明の第２の実施の形態に係る不揮発性半
導体メモリのメモリセル構造を示す断面図である。
導体メモリのメモリセル構造を示す断面図である。
【図１１】本発明の第２の実施の形態に係る不揮発性半
導体メモリの動作を説明する断面図である。
導体メモリの動作を説明する断面図である。
【図１２】本発明の第２の実施の形態に係る不揮発性半
導体メモリの動作を説明する断面図である。
導体メモリの動作を説明する断面図である。
【図１３】本発明の第２の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図１４】本発明の第２の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図１５】本発明の第２の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図１６】本発明の第２の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図１７】本発明の第２の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図１８】本発明の第２の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図１９】本発明の第２の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図２０】本発明の第４の実施の形態に係る不揮発性半
導体メモリのメモリセル構造を示す断面図である。
導体メモリのメモリセル構造を示す断面図である。
【図２１】本発明の第４の実施の形態に係る不揮発性半
導体メモリの動作を説明する断面図である。
導体メモリの動作を説明する断面図である。
【図２２】本発明の第４の実施の形態に係る不揮発性半
導体メモリの動作を説明する断面図である。
導体メモリの動作を説明する断面図である。
【図２３】本発明の第５の実施の形態に係る不揮発性メ
モリの周辺回路を構成するＭＯＳトランジスタの構造を
示す断面図である。
モリの周辺回路を構成するＭＯＳトランジスタの構造を
示す断面図である。
【図２４】図２３のＭＯＳトランジスタの製造工程を示
す断面図である。
す断面図である。
【図２５】図２３のＭＯＳトランジスタの製造工程を示
す断面図である。
す断面図である。
【図２６】図２３のＭＯＳトランジスタの製造工程を示
す断面図である。
す断面図である。
【図２７】図２３のＭＯＳトランジスタの製造工程を示
す断面図である。
す断面図である。
【図２８】図２３のＭＯＳトランジスタの製造工程を示
す断面図である。
す断面図である。
【図２９】図２３のＭＯＳトランジスタの製造工程を示
す断面図である。
す断面図である。
【図３０】図２３のＭＯＳトランジスタの製造工程を示
す断面図である。
す断面図である。
【図３１】本発明の第６の実施の形態に係る半導体記憶
装置に搭載された不揮発性半導体メモリのメモリセル構
造を示す断面図である。
装置に搭載された不揮発性半導体メモリのメモリセル構
造を示す断面図である。
【図３２】本発明の第６の実施の形態に係る半導体記憶
装置に搭載された揮発性半導体メモリのメモリセル構造
を示す断面図である。
装置に搭載された揮発性半導体メモリのメモリセル構造
を示す断面図である。
【図３３】本発明の第６の実施の形態に係る不揮発性半
導体メモリの動作を説明する断面図である。
導体メモリの動作を説明する断面図である。
【図３４】本発明の第６の実施の形態に係る不揮発性半
導体メモリの動作を説明する断面図である。
導体メモリの動作を説明する断面図である。
【図３５】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図３６】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図３７】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図３８】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図３９】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図４０】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図４１】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図４２】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図４３】本発明の第６の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図４４】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図４５】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図４６】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図４７】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図４８】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図４９】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図５０】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図５１】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図５２】本発明の第６の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図５３】本発明の第７の実施の形態に係る半導体記憶
装置に搭載された不揮発性半導体メモリのメモリセル構
造を示す断面図である。
装置に搭載された不揮発性半導体メモリのメモリセル構
造を示す断面図である。
【図５４】本発明の第７の実施の形態に係る半導体記憶
装置に搭載された揮発性半導体メモリのメモリセル構造
を示す断面図である。
装置に搭載された揮発性半導体メモリのメモリセル構造
を示す断面図である。
【図５５】本発明の第７の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図５６】本発明の第７の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図５７】本発明の第７の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図５８】本発明の第７の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図５９】本発明の第７の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図６０】本発明の第７の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図６１】本発明の第７の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図６２】本発明の第７の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図６３】本発明の第７の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図６４】本発明の第７の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図６５】本発明の第７の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図６６】本発明の第７の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図６７】本発明の第７の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図６８】本発明の第７の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図６９】本発明の第７の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図７０】本発明の第７の実施の形態に係る揮発性半導
体メモリのメモリセルの製造工程を示す断面図である。
体メモリのメモリセルの製造工程を示す断面図である。
【図７１】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセル構造を示す断面図である。
導体メモリのメモリセル構造を示す断面図である。
【図７２】本発明の第８の実施の形態に係る不揮発性半
導体メモリの動作を説明する断面図である。
導体メモリの動作を説明する断面図である。
【図７３】本発明の第８の実施の形態に係る不揮発性半
導体メモリの動作を説明する断面図である。
導体メモリの動作を説明する断面図である。
【図７４】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図７５】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図７６】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図７７】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図７８】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図７９】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８０】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８１】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８２】本発明の第８の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８３】本発明の第９の実施の形態に係る不揮発性半
導体メモリのメモリセル構造を示す断面図である。
導体メモリのメモリセル構造を示す断面図である。
【図８４】本発明の第９の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８５】本発明の第９の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８６】本発明の第９の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８７】本発明の第９の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８８】本発明の第９の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図８９】本発明の第９の実施の形態に係る不揮発性半
導体メモリのメモリセルの製造工程を示す断面図であ
る。
導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図９０】本発明の第１０の実施の形態に係る不揮発性
半導体メモリのメモリセル構造を示す断面図である。
半導体メモリのメモリセル構造を示す断面図である。
【図９１】本発明の第１０の実施の形態に係る不揮発性
半導体メモリの動作を説明する断面図である。
半導体メモリの動作を説明する断面図である。
【図９２】本発明の第１０の実施の形態に係る不揮発性
半導体メモリの動作を説明する断面図である。
半導体メモリの動作を説明する断面図である。
【図９３】本発明の第１０の実施の形態に係る不揮発性
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図９４】本発明の第１０の実施の形態に係る不揮発性
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図９５】本発明の第１０の実施の形態に係る不揮発性
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図９６】本発明の第１０の実施の形態に係る不揮発性
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図９７】本発明の第１０の実施の形態に係る不揮発性
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図９８】本発明の第１０の実施の形態に係る不揮発性
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図９９】本発明の第１０の実施の形態に係る不揮発性
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
半導体メモリのメモリセルの製造工程を示す断面図であ
る。
【図１００】本発明の第１０の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１０１】本発明の第１０の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１０２】本発明の第１１の実施の形態に係る不揮発
性半導体メモリのメモリセル構造を示す断面図である。
性半導体メモリのメモリセル構造を示す断面図である。
【図１０３】本発明の第１１の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１０４】本発明の第１１の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１０５】本発明の第１１の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１０６】本発明の第１１の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１０７】本発明の第１１の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１０８】本発明の第１１の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１０９】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセル構造を示す断面図である。
性半導体メモリのメモリセル構造を示す断面図である。
【図１１０】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１１】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１２】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１３】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１４】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１５】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１６】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１７】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１８】本発明の第１２の実施の形態に係る不揮発
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
性半導体メモリのメモリセルの製造工程を示す断面図で
ある。
【図１１９】本発明の第１３の実施の形態に係る不揮発
性半導体メモリのメモリセル構造を示す断面図である。
性半導体メモリのメモリセル構造を示す断面図である。
【図１２０】ｎ型ＭＯＳトランジスタで構成された、本
発明の第１３の実施の形態に係る不揮発性半導体メモリ
の動作を説明する断面図である。
発明の第１３の実施の形態に係る不揮発性半導体メモリ
の動作を説明する断面図である。
【図１２１】ｎ型ＭＯＳトランジスタで構成された、本
発明の第１３の実施の形態に係る不揮発性半導体メモリ
の動作を説明する断面図である。
発明の第１３の実施の形態に係る不揮発性半導体メモリ
の動作を説明する断面図である。
【図１２２】ｐ型ＭＯＳトランジスタで構成された、本
発明の第１３の実施の形態に係る不揮発性半導体メモリ
の動作を説明する断面図である。
発明の第１３の実施の形態に係る不揮発性半導体メモリ
の動作を説明する断面図である。
【図１２３】ｐ型ＭＯＳトランジスタで構成された、本
発明の第１３の実施の形態に係る不揮発性半導体メモリ
の動作を説明する断面図である。
発明の第１３の実施の形態に係る不揮発性半導体メモリ
の動作を説明する断面図である。
【図１２４】本発明の第１３の実施の形態に係る不揮発
性半導体メモリのメモリセルと同一のゲート構造を有す
るＭＯＳトランジスタの構造を示す断面図である。
性半導体メモリのメモリセルと同一のゲート構造を有す
るＭＯＳトランジスタの構造を示す断面図である。
【図１２５】本発明の第１４の実施の形態に係る不揮発
性半導体メモリのメモリセル構造を示す断面図である。
性半導体メモリのメモリセル構造を示す断面図である。
【図１２６】本発明の第１４の実施の形態に係る不揮発
性半導体メモリのメモリセルと同一のゲート構造を有す
るＭＯＳトランジスタの構造を示す断面図である。
性半導体メモリのメモリセルと同一のゲート構造を有す
るＭＯＳトランジスタの構造を示す断面図である。
１ ｐ型半導体基板 ２ ゲート絶縁膜 ３ ゲート電極（第１ゲート電極） ４ 電荷蓄積層 ５ 第１酸化膜 ６ 窒化膜 ７ 第２酸化膜 ８ 第２ゲート電極 ９ サイドウォールスペーサ １０ ｎ−型拡散層 １１ ｎ＋型拡散層 １２ 導電層 １３ 第１ゲート絶縁膜 １４ 第２ゲート絶縁膜 １５ 第３ゲート絶縁膜 １６ 酸化膜 １７ 電荷蓄積層形成のための空間 １８ シリコン窒化膜 １９ ｎ型半導体基板 ２０ Ｐ−型拡散層 ２１ ｐ＋型拡散層 ２２，２７ フォトレジスト（フォトレジストパター
ン） ２３ トンネル絶縁膜 ２４ 第４ゲート絶縁膜 ２５ チャネル領域 ２６ 段差 ２８ 多結晶シリコン膜
ン） ２３ トンネル絶縁膜 ２４ 第４ゲート絶縁膜 ２５ チャネル領域 ２６ 段差 ２８ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 27/10 ４８１ ４９１ Ｆターム(参考） 5F001 AA12 AA13 AB20 AC02 AC06 AC62 AD17 AE02 AE08 AF20 AG03 AG07 AG10 AG29 AG40 5F083 AD01 EP17 EP18 EP23 EP28 EP48 EP49 EP50 EP63 EP68 ER02 ER05 ER06 ER15 ER16 ER19 ER30 GA16 JA04 JA06 JA14 JA15 JA35 JA39 JA53 PR03 PR05 PR09 PR29 PR43 PR45 PR53 PR55 ZA07 ZA14 ZA21 5F101 BA42 BA45 BB03 BC02 BC11 BC13 BD07 BE05 BE07 BF05 BH05 BH14 BH15 BH19 BH21
Claims (21)
- 【請求項１】 半導体基板の主面上に、ゲート絶縁膜を
介して、配置された第１のゲート電極と、 該第１のゲート電極の側面上に配置された電荷蓄積層
と、 前記第１のゲート電極の側面上に、前記電荷蓄積層を介
して、配置された第２のゲート電極と、 前記第１のゲート電極と前記第２のゲート電極とを、電
気的に接続する導電層とを有することを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 半導体基板の主面上に、ゲート絶縁膜を
介して、第１のゲート電極を形成する工程と、 前記第１のゲート電極の側面上に電荷蓄積層および第２
のゲート電極を、順次形成する工程と、 前記第１のゲート電極と前記第２のゲート電極とを、電
気的に接続する導電層を形成する工程とを少なくとも含
むことを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項３】 半導体基板の主面上に配置された、第
１、第２および第３の絶縁膜から成る、ゲート絶縁膜
と、 前記第２の絶縁膜の端部に配置された電荷蓄積層と、 前記ゲート絶縁膜上に配置されたゲート電極とを有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 半導体基板の主面上に、第１、第２およ
び第３の絶縁膜を順次形成し、該第１、第２および第３
の絶縁膜から成るゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上部にゲート電極構成材料を堆積した
後、該ゲート電極構成材料およびゲート絶縁膜をパター
ニングすることで、ゲート電極を形成する工程と、 前記第２の絶縁膜の端部を選択的に除去し、空間を形成
する工程と、 該空間に電荷蓄積層を形成する工程とを少なくとも含む
ことを特徴とする不揮発性半導体記憶装置の製造方法 - 【請求項５】 半導体基板の主面上に配置された第１の
下部絶縁膜、該第１の下部絶縁膜の中央の上部に配置さ
れた第１の中間絶縁膜、前記第１の下部絶縁膜の端部の
上部に配置された第１の電荷蓄積層、前記第１の中間絶
縁膜および第１の電荷蓄積層の上部に配置された第１の
上部絶縁膜、および、該第１の上部絶縁膜の上部に配置
された第１のゲート電極、とを有する不揮発性半導体記
憶装置と、 前記半導体基板の主面上に配置された、前記第１の中間
絶縁膜と同一材料から成る第２の下部絶縁膜、前記半導
体基板の主面上に、かつ該第２の下部絶縁膜の両端に配
置された極薄絶縁膜、該極薄絶縁膜の上部に配置され
た、前記第１の電荷蓄積層と同一材料から成る第２の電
荷蓄積層、前記第２の下部絶縁膜および第２の電荷蓄積
層の上部に配置された、前記第１の上部絶縁膜と同一材
料から成る第２の上部絶縁膜、および、該第２の上部絶
縁膜の上部に配置された第２のゲート電極、とを有する
揮発性半導体記憶装置とを具備することを特徴とする半
導体記憶装置。 - 【請求項６】 半導体基板の主面上に配置された第１の
下部絶縁膜、該第１の下部絶縁膜の中央の上部に配置さ
れた第１の中間絶縁膜、前記第１の下部絶縁膜の端部の
上部に配置された第１の電荷蓄積層、前記第１の中間絶
縁膜および第１の電荷蓄積層の上部に配置された第１の
上部絶縁膜、該第１の上部絶縁膜の上部に配置された第
１のゲート電極、とを有する不揮発性半導体記憶装置
と、 前記半導体基板の主面上に配置された極薄絶縁膜、該極
薄絶縁膜上に配置された、前記第１の電荷蓄積層と同一
材料から成る第２の電荷蓄積層、該第２の電荷蓄積層上
に配置された第２の上部絶縁膜、該第２の上部絶縁膜上
に配置された第２のゲート電極、とを有する揮発性半導
体記憶装置とを具備することを特徴とする半導体記憶装
置。 - 【請求項７】 半導体基板の主面上に配置された下部絶
縁膜と、 前記半導体基板の主面上に、かつ該下部絶縁膜の両端に
配置された極薄絶縁膜と、 該極薄絶縁膜の上部に配置された電荷蓄積層と、 前記下部絶縁膜および電荷蓄積層の上部に配置された上
部絶縁膜と、 該上部絶縁膜の上部に配置されたゲート電極とを有する
ことを特徴とする揮発性半導体記憶装置。 - 【請求項８】 半導体基板の主面上に配置された極薄絶
縁膜と、 該極薄絶縁膜上に配置された電荷蓄積層と、 該電荷蓄積層上に配置された絶縁膜と、 該絶縁膜上に配置されたゲート電極とを有することを特
徴とする揮発性半導体記憶装置。 - 【請求項９】 半導体基板の主面上の一部に、第１の絶
縁膜を形成する工程と、 該第１の絶縁膜の上部および前記半導体基板の主面の一
部以外に、第２および第３の絶縁膜を順次形成する工程
と、 該第３の絶縁膜の上部にゲート電極構成材料を堆積する
工程と、 該ゲート電極構成材料、前記第３の絶縁膜、前記第２の
絶縁膜および第１の絶縁膜をパターニングすることで、
第１のゲート電極を形成する工程と、 前記ゲート電極構成材料、前記第３の絶縁膜および第２
の絶縁膜をパターニングすることで、第２のゲート電極
を形成する工程と、 該第１および第２のゲート電極の両方の第２の絶縁膜の
端部を選択的に除去し、空間を形成する工程と、 該空間に電荷蓄積層を形成する工程とを少なくとも含む
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項１０】 半導体基板の主面上に、第１、第２お
よび第３の絶縁膜を順次形成する工程と、 該第３の絶縁膜の上部に第１のゲート電極構成材料を堆
積した後、該ゲート電極構成材料、前記第３の絶縁膜、
前記第２の絶縁膜および第１の絶縁膜をパターニングす
ることで、第１のゲート電極を形成する工程と、 該第１のゲート電極形成工程と同時に行われる工程であ
って、前記半導体基板の主面の一部に、前記ゲート電極
構成材料、前記第３の絶縁膜、前記第２の絶縁膜および
第１の絶縁膜を除去することで、第２のゲート電極形成
領域を形成する工程と、 前記第１のゲート電極の第２の絶縁膜の端部を選択的に
除去し、空間を形成する工程と、 前記半導体基板の主面上に、極薄絶縁膜を形成する工程
と、 前記半導体基板の主面上に、電荷蓄積層を構成する材料
を堆積した後、該電荷蓄積層構成材料を異方性エッチン
グすることで、前記第１のゲート電極の空間に電荷蓄積
層を形成する工程と、 前記半導体基板の主面上に、第４の絶縁膜および第２の
ゲート電極構成材料を堆積した後、該第２のゲート電極
構成材料、前記第４の絶縁膜、前記電荷蓄積層構成材料
および極薄絶縁膜をパターニングすることで、第２のゲ
ート電極を形成する工程とを少なくとも含むことを特徴
とする半導体記憶装置の製造方法。 - 【請求項１１】 半導体基板の主面上に配置された凸部
と、 該凸部を含む前記半導体基板の主面上に配置された、第
１、第２および第３の絶縁膜から成る、ゲート絶縁膜
と、 前記第２の絶縁膜の端部に配置された電荷蓄積層と、 前記ゲート絶縁膜上に配置されたゲート電極とを有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項１２】 半導体基板の主面上に、凸部を形成す
る工程と、 該凸部を含む前記半導体基板の主面上に、第１、第２お
よび第３の絶縁膜を順次形成し、該第１、第２および第
３の絶縁膜から成るゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上部にゲート電極構成材料を堆積した
後、該ゲート電極構成材料およびゲート絶縁膜をパター
ニングすることで、ゲート電極を形成する工程と、 前記第２の絶縁膜の端部を選択的に除去し、空間を形成
する工程と、 該空間に電荷蓄積層を形成する工程とを少なくとも含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１３】 半導体基板の主面上に配置された凸部
と、 該凸部を含む前記半導体基板の主面上に配置された、第
１および第２の絶縁膜から成る、ゲート絶縁膜と、 該第１および第２の絶縁膜の間に配置された電荷蓄積層
と、 前記ゲート絶縁膜上に配置されたゲート電極とを有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項１４】 半導体基板の主面上に、凸部を形成す
る工程と、 該凸部を含む前記半導体基板の主面上に、第１の絶縁
膜、電荷蓄積層構成材料、および第３の絶縁膜を順次形
成する工程と、 該第１の絶縁膜、電荷蓄積層構成材料および第３の絶縁
膜をパターニングすることで、ゲート電極を形成する工
程とを少なくとも含むことを特徴とする不揮発性半導体
記憶装置の製造方法。 - 【請求項１５】 半導体基板の主面上に配置された凹部
と、 該凹部を含む前記半導体基板の主面上に配置された、第
１、第２および第３の絶縁膜から成る、ゲート絶縁膜
と、 前記第２の絶縁膜の端部に配置された電荷蓄積層と、 前記ゲート絶縁膜上に配置されたゲート電極とを有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項１６】 半導体基板の主面上に、凹部を形成す
る工程と、 該凹部を含む前記半導体基板の主面上に、第１、第２お
よび第３の絶縁膜を順次形成し、該第１、第２および第
３の絶縁膜から成るゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上部にゲート電極構成材料を堆積した
後、該ゲート電極構成材料およびゲート絶縁膜をパター
ニングすることで、ゲート電極を形成する工程と、 前記第２の絶縁膜の端部を選択的に除去し、空間を形成
する工程と、 該空間に電荷蓄積層を形成する工程とを少なくとも含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１７】 半導体基板の主面上に配置された凹部
と、 該凹部を含む前記半導体基板の主面上に配置された、第
１および第２の絶縁膜から成る、ゲート絶縁膜と、 該第１および第２の絶縁膜の間に配置された電荷蓄積層
と、 前記ゲート絶縁膜上に配置されたゲート電極とを有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項１８】 半導体基板の主面上に、凹部を形成す
る工程と、 該凸部を含む前記半導体基板の主面上に、第１の絶縁
膜、電荷蓄積層構成材料、および第３の絶縁膜を順次形
成する工程と、 該第１の絶縁膜、電荷蓄積層構成材料および第３の絶縁
膜をパターニングすることで、ゲート電極を形成する工
程とを少なくとも含むことを特徴とする不揮発性半導体
記憶装置の製造方法。 - 【請求項１９】 半導体基板の主面上に、凹部を形成す
る工程と、 該凹部を含む前記半導体基板の主面上に、第１、第２お
よび第３の絶縁膜を順次形成し、該第１、第２および第
３の絶縁膜から成るゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上部にゲート電極構成材料を堆積した
後、該ゲート電極構成材料を化学的機械的研磨方法で除
去することで、前記凹部に埋め込まれたゲート電極を形
成する工程と、 前記第２の絶縁膜の端部を選択的に除去し、空間を形成
する工程と、 該空間に電荷蓄積層を形成する工程とを少なくとも含む
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２０】 半導体基板の主面上に、凹部を形成す
る工程と、 該凹部を含む前記半導体基板の主面上に、第１の絶縁
膜、電荷蓄積層構成材料、および第３の絶縁膜を順次形
成する工程と、 該第３の絶縁膜の上部にゲート電極構成材料を堆積した
後、該ゲート電極構成材料を化学的機械的研磨方法で除
去することで、前記凹部に埋め込まれたゲート電極を形
成する工程とを少なくとも含むことを特徴とする不揮発
性半導体記憶装置の製造方法。 - 【請求項２１】 半導体基板の主面上に、ゲート絶縁膜
を介して、配置されたゲート電極と、 該ゲート電極の端部に配置された凹部と、 該凹部に、絶縁膜を介して、かつ、チャネル領域および
ソースドレイン領域の両方の上部に配置された電荷蓄積
層とを有することを特徴とする不揮発性半導体記憶装
置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057642A JP3973819B2 (ja) | 1999-03-08 | 2000-03-02 | 半導体記憶装置およびその製造方法 |
| US09/521,101 US6335554B1 (en) | 1999-03-08 | 2000-03-07 | Semiconductor Memory |
| US09/858,459 US6632714B2 (en) | 1999-03-08 | 2001-05-17 | Method for manufacturing semiconductor memory |
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