JPH05267679A

JPH05267679A - 半導体装置及びその製造方法

Info

Publication number: JPH05267679A
Application number: JP5871792A
Authority: JP
Inventors: Hiroshi Goto; 広志後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-17
Filing date: 1992-03-17
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】本発明は、半導体装置及びその製造方法に関
し、記憶データの消去時におけるバンド−バンド間トン
ネル現象によるリーク電流の発生を極力抑えて、低消費
電力化することにより、大容量のフラッシュメモリを実
現することを目的とする。【構成】シリコン基板１１中にゲート絶縁膜１３を介
してフローティングゲート電極が埋め込まれ、そのフロ
ーティングゲート電極１４の少なくとも側面方向に隣接
するシリコン基板１１中の所定領域にソース拡散領域１
７が形成され、そのソース拡散領域１７中の不純物濃度
がフローティングゲート電極１４方向に向かって暫減す
るような濃度勾配を有するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にフローティングゲートを有するトラ
ンジスタを例えば不揮発性のメモリセルなどに応用して
電気的にき換え可能とした半導体装置及びその製造方法
に関する。近年、不揮発性のメモリとしては、例えば紫
外線（ＵＶ）照射により記憶内容が消去できるＥＰＲＯ
Ｍ（ Erasable Programmable ROM )などがあるが、Ｕ
Ｖ照射の手間や、書き換えコストがかかるという問題が
あった。このため、電気的な書き換えが可能であって、
書き換えコストがかからず、容易に消去できる不揮発性
メモリとして、ＥＥＰＲＯＭ（Electrically Erasable
Programmable ROM）が注目されている。その中でもワ
ード単位やセル単位で一括消去が可能な、いわゆるフラ
ッシュメモリは、特にフロッピーディスクなどの磁気メ
モリに代わる不揮発性メモリとして注目を集めている。

【０００２】しかし、このフラッシュメモリを使って電
気的に記憶内容を一括消去する場合は、例えばソース側
に高電圧を印加し、フローティングゲートに保持された
電荷（ｅ^-）をトンネル効果を利用してソース側に抜く
ことにより行われる。ところが、その消去時には、基板
とソース拡散層とのジャンクション部分でリーク電流が
発生し、消去時の消費電力が増大するという問題があっ
た。特に、フロッピーディスクなどの磁気メモリに代わ
るべく大容量化されるフラッシュメモリの場合は、消去
時のリーク電流による消費電力の増大は無視できなくな
っている。

【０００３】そこで、フラッシュメモリの一括消去時に
おけるリーク電流を極力抑えて、メモリが大容量化され
ても、電力消費を少なくすることができる半導体装置及
びその製造方法が要請されている。

【０００４】

【従来の技術】図５は従来のフローティングゲートを有
するフラッシュメモリの構成断面図である。図５におい
て、１は例えばｐ型のシリコンからなるシリコン基板、
２は素子分離を行う例えばＳｉＯ₂などからなるフィー
ルド酸化膜、３はシリコン基板１中に形成されたｎ⁺型
のドレイン拡散層、４はシリコン基板１中に形成された
ｎ⁺型のソース拡散層、５はＳｉＯ₂などからなるゲー
ト絶縁膜、６はソース／ドレイン拡散層３、４間のゲー
ト絶縁膜５上に形成された例えばポリシリコンからなる
フローティングゲート電極、７はＳｉＯ₂などからなる
ゲート間絶縁膜、８はフローティングゲート電極６上に
ゲート間絶縁膜７を介して形成されたコントロールゲー
ト電極である。

【０００５】次に、このフラッシュメモリセルを使って
データを書き込む場合、書き込まれたデータを消去する
場合、及びデータを読み出す場合の各動作原理について
説明する。まず、データ書き込み時は、コントロールゲ
ート電極７に高電圧（例えば１２Ｖ程度）を加え、同時
にドレイン拡散領域３に高電圧（例えば６Ｖ程度）を印
加することによって、チャネルのドレイン拡散領域３近
傍で発生するホットエレクトロンをフローティングゲー
ト電極６中に注入し、フローティングゲート電極６を負
に帯電させる。これにより、コントロールゲート電極８
から見たしきい値電圧が高くなり、データが書き込まれ
た状態（すなわち“０”状態）となる。

【０００６】次に、データ消去時は、ソース拡散領域４
に逆バイアスの高電圧（例えば１２Ｖ程度）を印加し、
ドレイン拡散領域３側を開放することにより、フローテ
ィングゲート電極６との間に生じた電界によるファウラ
ー・ノーダイムトンネル電流を利用して、フローティン
グゲート電極６に蓄積された電荷（ｅ^-）がソース拡散
領域４側へ抜かれると、コントロールゲート電極８から
見たしきい値電圧が低くなり、データが消去された状態
（すなわち“１”状態）となる。

【０００７】次に、データ読み出し時は、コントロール
ゲート電極８に電位を加えて所定のメモリセルを選択
し、ドレイン拡散領域３にはホットエレクトロンを発生
させないように充分低い電圧（例えば１Ｖ程度）を印加
して、フラッシュメモリセルトランジスタのしきい値電
圧の差に応じて“１”の状態にあるか“０”状態にある
かを読み取ることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のフラッシュメモリにあっては、データ消去時
に、ソース拡散領域４の高濃度部分とフローティングゲ
ート電極６とがオーバーラップする部分（図中９で示す
部分）で強い電界が生じ、ゲート絶縁膜（トンネル酸化
膜５ａともいう）５の近傍でバンドの曲がりが急峻とな
る。

【０００９】図６は、従来のフラッシュメモリセルの消
去時におけるゲート絶縁膜近傍のバンド図である。図６
に示されるように、消去時にはソース側に高電圧が印加
されているため、ゲート絶縁膜５の近傍では、バンドの
曲がりが急峻となり、価電子帯であるバレンス・バンド
（Ｖ．Ｂ）の電子が伝導帯であるコンダクション・バン
ド（Ｃ．Ｂ）へトンネルすることにより、電子・ホール
対が発生する。これは、いわゆるバンド−バンド間トン
ネル現象とも称され、消去時にソース拡散領域４から基
板１側へホール（ｈ⁺）が移動すると共に、ソース４側
へ電子（ｅ^-）が移動することにより、リーク電流が発
生するという問題があった。

【００１０】これを具体的に説明すると、上記リーク電
流は、消去時に必要な１２Ｖ程度の高電圧の下では、１
セルあたりナノアンペア（ｎＡ）レベルの値となる。そ
こで、例えば１メガビットのフラッシュメモリを考えた
場合は、リーク電流だけでミリアンペア（ｍＡ）単位の
電流が流れることとなり、消去時に余分な電力を消費し
てしまうという問題があった。

【００１１】そこで、ゲート絶縁膜５近傍のソース拡散
領域４の不純物濃度を低濃度化（ここではｎ^-）すれ
ば、高電圧印加時に発生する空乏層が拡がるため、バン
ドの曲がりを緩やかにすることができる。しかし、図５
に見られるように、ソース４とドレイン３のチャネル間
にｎ^-の低濃度層が介在すると、チャネル間の抵抗が高
くなってしまい、読み出し動作等に影響を与えるという
問題があった。

【００１２】このように、従来のフラッシュメモリは上
記課題を有しており、フラッシュメモリの大容量化を図
るには、データ消去時の消去特性を維持しつつ、バンド
間トンネル電流を少なくしてリーク電流を削減する必要
がある。仮に、このリーク電流の削減ができないとなる
と、フラッシュメモリは実用的な消費電力での動作が不
可能に近くなってしまうという状況になっている。

【００１３】そこで、本発明は、このような従来の課題
に鑑みてなされたものであり、記憶データの消去時にお
けるバンド−バンド間トンネル現象によるリーク電流の
発生を極力抑えて、低消費電力化することにより、大容
量のフラッシュメモリを実現することが可能な半導体装
置及びその製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】請求項１記載の発明によ
る半導体装置は、上記目的を達成するため、一導電型の
半導体基板中に絶縁膜を介して埋め込まれたフローティ
ングゲート電極と、該フローティングゲート電極の少な
くとも側面方向に隣接する半導体基板中の所定領域に該
絶縁膜に接するように形成された逆導電型の不純物拡散
領域と、を備え、前記不純物拡散領域中の不純物濃度が
フローティングゲート電極方向に向かって暫減するよう
な濃度勾配を有するものである。

【００１５】請求項２記載の発明による半導体装置は、
上記目的を達成するため、前記半導体基板中の不純物拡
散領域の深さが前記フローティングゲート電極と同等
か、それよりも浅く形成されてなり、前記フローティン
グゲート電極に蓄積された電荷を側面から不純物拡散領
域側へ抜いて消去動作を行うと共に、前記フローティン
グゲート電極の下側から電荷を注入して書き込み動作を
行うものである。

【００１６】請求項３記載の発明による半導体装置の製
造方法は、上記目的を達成するため、一導電型の半導体
基板中に電極埋め込み溝を形成する工程と、該電極埋め
込み溝の表面に絶縁膜を形成する工程と、該絶縁膜上の
電極埋め込み溝内に電極材料を埋め込んでフローティン
グゲート電極を形成する工程と、該形成されたフローテ
ィングゲート電極の少なくとも側面方向に隣接する前記
半導体基板中の所定領域に、不純物濃度がフローティン
グゲート電極方向に向かって暫減するような濃度勾配と
なるように不純物を導入して逆導電型の不純物拡散領域
を形成する工程と、を含むものである。

【００１７】

【作用】本発明によれば、図１に示されるように、シリ
コン基板１１中には、ゲート絶縁膜１３を介してフロー
ティングゲート電極１４が埋め込まれており、そのフロ
ーティングゲート電極１４の側面にソース拡散領域１７
が形成されている。従って、フローティングゲート電極
１４は、その側面のゲート絶縁膜１３（トンネル酸化膜
１３ａ）を介してソース拡散領域１７と接しており、ソ
ース１７側に電界をかけるとフローティングゲート電極
１４から矢印方向のソース拡散領域１７へ電荷が抜け
る領域が確保されている。

【００１８】そこで、本発明に係る半導体装置の原理を
図５に示す従来例の構造と対比しながら図１および図２
を使って説明する。まず、図５に示されるように、従来
の構造は、電界の広がり具合によって書き込み時（図中
矢印）と消去時（図中矢印）との動作地点が近接し
ており、例えばＬＤＤ構造のようにゲート電極近傍のソ
ース拡散領域４を低濃度化した場合（破線部分）は、ホ
ットキャリアの発生が緩和され、消去時の場合だけを見
るとリーク電流の発生を抑制することができる。しか
し、逆に書き込み時には、ホットキャリアを多量に発生
させてフローティングゲート電極に電荷を注入する必要
があるにもかかわらず、その低濃度領域のためにホット
キャリアの発生が緩和されてしまい、効率の良い書き込
みができなかった。

【００１９】そこで、本発明の半導体装置は、図１に示
されるように、フローティングゲート電極１４が、基板
１１内にゲート絶縁膜１３を介して埋め込まれており、
そのフローティングゲート電極１４の側面に隣接する半
導体基板中にソース拡散領域１７が形成された構造とな
っている。そして、ここではソース拡散領域１７は、フ
ローティングゲート電極１４とほぼ同じ深さで形成され
ている。

【００２０】このように、本発明では、フローティング
ゲート電極１４とソース拡散領域１７との底面がフラッ
トになっているため、書き込み時の電界の広がり具合が
従来例と異なり、で示す地点に電界集中が起こってホ
ットキャリアが発生し、ここからフローティングゲート
電極１４へ矢印方向に電荷が注入されて書き込みが行わ
れる。

【００２１】一方、消去時の場合は、ソース拡散領域１
７にソース電極１９から１２Ｖの電圧が印加されるが、
フローティングゲート電極１４に近づくにつれて、高濃
度領域１７ａから低濃度領域１７ｂへ濃度勾配が形成さ
れているため、トンネル酸化膜１３ａ近傍におけるバン
ドの曲がりが緩やかとなり、バンド間トンネル電流の発
生を抑えつつ、フローティングゲート電極１４に蓄積さ
れた電荷を矢印方向に抜いて消去動作を行うことがで
きる。従って、消去特性を損なうことなく消去時のリー
ク電流を少なくすることができる。

【００２２】図２は本発明のフラッシュメモリセルの消
去時におけるトンネル酸化膜近傍のバンド図である。図
２に示されるように、消去時にソース側に高電圧が印加
されていても、図１の低濃度領域１７ｂが形成されてい
るため、電界集中が起こらず、バンドの曲がりが緩やか
になっていることがわかる。このように、本発明の半導
体装置では、書き込み時と消去時の動作地点が異なるよ
うに構成したため、効率の良い書き込み動作が行えると
共に、消去特性を損なうことなく消去時のリーク電流を
少なくすることができる。従って、本発明の構造からな
るフラッシュメモリであれば、大容量化しても消費電力
が従来に比べて大幅に低減することができる。

【００２３】さらに、上記低濃度拡散層１７ｂは、図１
に見られるように、トンネル酸化膜１３ａの側面にのみ
形成されており、ゲート絶縁膜１３下のチャネル領域に
介在してないため、チャネル間の抵抗の増加を抑えるこ
とができる。

【００２４】

【実施例】以下、本発明を図面に基づいて説明する。第１実施例図１は本発明の一実施例に係る半導体装置の構成を説明
する断面図である。これらの図において、１１は例えば
ｐ型の単結晶シリコンからなる基板、１２は例えばＳｉ
Ｏ₂などからなる素子分離を行うフィールド酸化膜、１
３は例えばＳｉＯ₂からなるゲート絶縁膜、１３ａは消
去時にフローティングゲート電極から電荷を抜くための
トンネル酸化膜、１４は例えば導電性を有するドープト
ポリシリコンなどからなるフローティングゲート電極で
あって、ここに電荷（ｅ^-）を蓄えたり、放出すること
によってトランジスタのしきい値電圧を変化させるもの
である。１５は例えばＳｉＯ₂膜やＯＮＯ（酸化／窒化
／酸化）膜などからなるゲート間絶縁膜、１６はドープ
トポリシリコンなどからなる導電性を有するコントロー
ルゲート電極であって、フローティングゲート電極１４
に対する電荷の制御などを行うものである。１７はソー
ス拡散領域であり、１７ａはその中の高濃度領域、１７
ｂは低濃度領域である。１８はドレイン拡散領域であ
り、１８ａはその中の高濃度領域、１８ｂは低濃度領域
である。１９はソース拡散領域１７の基板表面に接続さ
れたソース電極である。

【００２５】そこで、本実施例の半導体装置は、図１に
示されるように、フローティングゲート電極１４が、基
板１１内にゲート絶縁膜１３を介して埋め込まれてお
り、そのフローティングゲート電極１４の側面に隣接す
る半導体基板中にソース拡散領域１７が形成されてい
る。そして、このソース拡散領域１７は、フローティン
グゲート電極１４とほぼ同じ深さで形成されており、ソ
ース拡散領域１７内の不純物濃度分布は、フローティン
グゲート電極へ近づくに従って暫減し、低濃度となるよ
うに構成されている。

【００２６】このように、本実施例の半導体装置では、
フローティングゲート電極１４とソース拡散領域１７と
の底面がフラットになっていることから、データ書き込
み時の電界集中が図１中ので示す地点で起こり、ここ
でホットキャリアが発生して、フローティングゲート電
極１４へ矢印方向に電荷が注入され、書き込みが行われ
る。

【００２７】一方、消去時の場合は、ソース拡散領域１
７にソース電極１９から１２Ｖの電圧が印加されるが、
フローティングゲート電極１４の側面に低濃度拡散層１
７ｂが形成されているので、図２に示すように、ゲート
絶縁膜１３付近のバンドの曲がりが緩やかとなり、バン
ド間トンネルによる電子・ホール対の発生が緩和され、
消去特性を損なうことなく消去時のリーク電流を減少さ
せることができる。

【００２８】具体的には、従来の場合、消去時に必要な
１２Ｖ程度の高電圧の下でリーク電流が１セルあたりナ
ノアンペア（ｎＡ）レベルであって、１メガビットのフ
ラッシュメモリでは、ミリアンペア（ｍＡ）単位のリー
ク電流が流れていたが、本実施例の場合は、１セルあた
りピコアンペア（ｐＡ）レベルとなり、１メガビットの
フラッシュメモリでは、マイクロアンペア（μＡ）程度
のリーク電流で済むため、３桁程度の消費電力の改善を
行うことができるようになった。

【００２９】次に、その製造方法について説明する。図
３及び図４は図１の半導体装置の製造工程を説明する工
程断面図である。まず、図３（ａ）に示すように、例え
ばｐ型のシリコン基板１０の素子分離領域にＬＯＣＯＳ
法やＳｉＯ₂の埋め込みによりフィールド酸化膜１２を
形成する。そして、シリコン基板１０の表面にレジスト
を塗布した後、レジストを露光、現像によりパターニン
グしてシリコン基板１０が露出した、幅１μｍ程度のマ
スク開口部３１を有するレジストマスク３１を形成す
る。そして、このレジストマスク１６を使ってＲＩＥ等
でシリコン基板１０を３０００Å程度エッチングして電
極埋め込み溝３２を形成し、レジストマスク３１を除去
する。

【００３０】次に、図３（ｂ）に示すように、シリコン
基板１１の表面を熱酸化して１００〜１５０Å程度のＳ
ｉＯ₂からなるゲート絶縁膜１３を形成する。次に、図
３（ｃ）に示すように、フローティングゲート電極を形
成するためのｎ型にドーピングされたポリシリコン層３
３をＣＶＤ等により３０００Å程度堆積させて、電極埋
め込み溝３２内に埋め込み形成する。そして、そのポリ
シリコン層３３上面には、ポリシリコン層３３とエッチ
ングレートが同じレジスト３４を例えばスピンコートで
塗布して表面を平坦化する。

【００３１】次に、図３（ｄ）に示すように、上記レジ
スト３４とポリシリコン層３３とを等方性エッチングに
より平坦化エッチバックを行って、電極埋め込み溝内に
のみフローティングゲート電極１４となるポリシリコン
層３３を残す。次に、図４（ｅ）に示すように、シリコ
ン基板１１及びその中に埋め込んだフローティングゲー
ト電極１４上を熱酸化して、膜厚１００〜１５０Å程度
のＳｉＯ₂からなるゲート間絶縁膜３４を形成する。な
お、このゲート間絶縁膜３４は、ＯＨＯ（酸化／窒化／
酸化）膜により形成することも可能である。また、ゲー
ト間絶縁膜３４の上には、コントロールゲート電極とな
る３０００Å程度のｎ型にドーピングされたポリシリコ
ン層３５をＣＶＤ等により堆積させる。さらに、その上
にはＣＶＤ等によりシリコン酸化膜３６を３０００Å程
度堆積させる。そして、前記ポリシリコン層３５とシリ
コン酸化膜３６とを図示しないレジストマスクを使い、
ＲＩＥ等で異方性エッチングを行ってパターニングす
る。

【００３２】次に、図４（ｆ）に示すように、全面にＣ
ＶＤ等によりシリコン酸化膜を３０００Å程度堆積させ
た後、異方性エッチングを行ってサイドウォール３７を
形成する。この、サイドウォール３７の幅（ｗ）は、こ
こでは３０００Å程度としたが、堆積するシリコン酸化
膜の膜厚によって適宜制御することができる。次に、図
４（ｇ）に示すように、イオン注入法により、例えばＰ
（リン）を４０ｋｅｖ、１×１０¹⁵ｃｍ^-2の条件で導入
した後、ラピッド・サマール・アニール（ＲＴＡ）（１
０００〜１１００℃、３０秒）を行って、ソース拡散領
域１７及びドレイン拡散領域１８をシリコン基板１１中
に形成する。このイオン注入時には、サイドウォール３
７がマスクとなって高濃度領域１７ａ、１８ａと低濃度
領域１７ｂ、１８ｂとが形成できると共に、フローティ
ングゲート電極１４方向に向かって不純物濃度が暫減す
るような濃度勾配を形成することができる。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
基板中に絶縁膜を介してフローティングゲート電極が埋
め込まれ、そのフローティングゲート電極の少なくとも
側面方向の基板中に不純物拡散領域が形成されており、
その不純物拡散領域内の不純物濃度分布がフローティン
グゲート電極へ近づくに従って暫減して低濃度となって
いる。このため、消去時には、低濃度層が形成されたト
ンネル酸化膜を介してフローティングゲート電極中の電
荷が抜けるので、良好な消去特性が得られると共に、バ
ンド間トンネル電流によるリーク電流が少なくなり、消
費電力が減少するので、記憶セルとして用いる場合には
大容量化が可能となる。

【００３４】また、書き込み時には、低濃度層のないフ
ローティングゲート電極の下側でホットエレクトロンを
発生させて電荷が注入できるので、効率の良い書き込み
特性が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の構成を説
明する断面図である。

【図２】本発明のフラッシュメモリセルの消去時におけ
るトンネル酸化膜近傍のバンド図である。

【図３】図１の半導体装置の製造工程を説明する工程断
面図である。

【図４】図１の半導体装置の製造工程を説明する工程断
面図である。

【図５】従来のフローティングゲートを有するフラッシ
ュメモリの構成断面図である。

【図６】従来のフラッシュメモリセルの消去時における
ゲート絶縁膜近傍のバンド図である。

【符号の説明】

１１シリコン基板１２フィールド酸化膜１３ゲート絶縁膜１３ａトンネル酸化膜１４フローティングゲート電極１５ゲート間絶縁膜１６コントロールゲート電極１７ソース拡散領域１７ａ高濃度領域１７ｂ低濃度領域１８ドレイン拡散領域１９ソース電極

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板（１１）中に絶縁膜
（１３）を介して埋め込まれたフローティングゲート電
極（１４）と、該フローティングゲート電極（１４）の少なくとも側面
方向に隣接する半導体基板（１１）中の所定領域に該絶
縁膜（１３）に接するように形成された逆導電型の不純
物拡散領域（１７）と、を備え、前記不純物拡散領域（１７）中の不純物濃度がフローテ
ィングゲート電極（１４）方向に向かって暫減するよう
な濃度勾配を有することを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記半導体基板（１１）中の不純物拡散領域（１７）の
深さが前記フローティングゲート電極（１４）と同等
か、それよりも浅く形成されてなり、前記フローティングゲート電極（１４）に蓄積された電
荷を側面から不純物拡散領域（１７）側へ抜いて消去動
作を行うと共に、前記フローティングゲート電極（１
４）の下側から電荷を注入して書き込み動作を行うよう
に構成されてなることを特徴とする半導体装置。
【請求項３】一導電型の半導体基板（１１）中に電極埋
め込み溝（３２）を形成する工程と、該電極埋め込み溝（３２）の表面に絶縁膜（１３）を形
成する工程と、該絶縁膜（１３）上の電極埋め込み溝（３２）内に電極
材料を埋め込んでフローティングゲート電極（１４）を
形成する工程と、該形成されたフローティングゲート電極（１４）の少な
くとも側面方向に隣接する前記半導体基板（１１）中の
所定領域に、不純物濃度がフローティングゲート電極
（１４）方向に向かって暫減するような濃度勾配となる
ように不純物を導入して逆導電型の不純物拡散領域（１
７）を形成する工程と、を含むことを特徴とする半導体装置の製造方法。