KR960013510B1 - 플레쉬 메모리 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims 1
- 238000010187 selection method Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
내용 없음.
Description
제1도는 종래 기술에 따른 플레쉬 메모리의 일실시예의 단면도.
제2도는 종래 기술에 따른 플레쉬 메모리의 다른 실시예의 단면도.
제3도는 본 발명에 따른 플레쉬 메모리의 레이아웃도.
제4도는 본 발명에 의해 플레쉬 메모리를 제조하되 제3도에서의 선 Ⅳ-Ⅳ에 따라 도시한 단면도.
제5도(a)~(g)는 본 발명에 따른 플레쉬 메모리의 제조공정도.
제6도(a) 및 (b)는 본 발명에 따른 기록 및 소거 동작을 설명하기 위한 개략도.
제7도는 본 발명에 따른 플레쉬 메모리의 다른 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,21,31 : 반도체 기판 12,22,32 : 소오스
13,23,33 : 드레인 14,24,34 : 게이트 산화막
15,25,35 : 플루팅 게이트 16,26,36 : 층간 산화막
17,27,37 : 조절 게이트 18 : N-영역
28,38 : 선택채널 39 : 산화막
40 : 질화막 41,42 : 감광막 패턴
43 ; 폴리실리콘층 44 : P+영역
본 발명은 플레쉬(Fsash) 메모리 및 그 제조방법에 관한 것으로서, 특히 반도체 기판상에 일정 간격으로 사각 틀체 스페이서 형상의 플루팅 게이트를 형성하고 그 하부의 반도체 기판에 소오스와 드레인 및 선택채널을 반복 형성하여 데이터의 기록 및 소거 등의 신뢰성이 높고 고집적화할 수 있는 플레쉬 메모리 및 그 제조방법에 관한 것이다.
일반적으로 데이터의 기록 및 소거가 전기적으로 가능한 메모리소자를 플레쉬 메모리 또는 플레쉬 이.이.피.롬(Electrically Erasable Programmable ROM : 이하 E2PROM이라 칭함)이라 한다. 이러한 플레쉬E2PROM은 게이트와 게이트 산화막이 사이에 전하가 축적되는플루팅 게이트가 개재되어 있어, 게이트 전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 고에너지를 갖는 전자들이 발생되며, 상기의고에너지를 갖는 핫 케리어 인잭션(hot carrier injection) 효과에 의해 두께가 얇은 게이트 산화막의 포텐셜장벽을 넘어 플루팅 게이트에 주입된다. 상기 플루팅 게이트에 주입된다. 상기 플루팅 게이트에 주입된 전하량에 따라 트랜지스터의 문턱(threshold)전압이 변화되어 데이터가 기록된다. 또한 게이트 전극과 드레인에 역방향 전압을 인가하면 상기 플루팅 게이트에 주입된 전자들이 반도체 기판이나 소오스 부분을 F-N 터널링(Fowler-Nordheim tunneling)되어 기억된 데이터가 소거된다.
이러한 플레쉬 메모리는 기록 및 소거가 진행되는 플루팅 채널상의 게이트 산화막이 전하의 터널링이 가능하도록 충분히 얇게 형성되어야 하며, 트랜지스터의 편치스루나 문턱전압 등의 특성도 고려되어야 한다.
제1도는 종래 기술에 따른 플레쉬 메모리의 일실시예의 단면도로서, 스택(stacked) 게이트형 플레쉬 메모리의 예이다.
P형 반도체 기판(11)의 양측 표면에 N+형의 소오스(12) 및 드레인(13)이 형성되어 있으며, 상기 반도체 기판(11)의 표면에 터널 산화막이 되는 게이트 산화막(14)이 성장되어 있다. 이때 상기 소오스(12)의 하부에는 디.디.디(Double doped drain : DDD) 구조의 N-영역(18)이 형성되어 있다. 또한 상기 소오스(12) 및 드레인(13) 사이의 게이트 산화막(14) 상부에 플리실리콘으로 된 플루팅 게이트(15)와, 조절 게이트(17)가 형성되어 있으며, 상기 프루팅 게이트(15)와 조절 게이트(17)의 사이에 산화막으로 된 층간 절연막(16)이 개재되어 있다.
상기와 같은 스택 게이트형 플레쉬 메모리는 전하가 축적되는 플루팅 게이트(15)와 전압이 인가되는 조절게이트(17)가 서로 중첩되어 있어 소자의 크기가 작고 고집적화에 유리한 장점이 있다.
그러나 게이트 절연막(14)을 통하여 데이터의 기록 및 소거가 진행되므로 그 두께가 충분히 얇아야 하는데, 이로 인하여 데이터 소거시 과잉 소거가 발생되어 소자 동작의 신뢰성 떨어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 제2도에 도시되어 있는 바와 같은, 스프릿(split) 게이트형 플레쉬 메모리가 제안되어 있다.
N+형의 소오스(22) 및 드레인(23)이 형성되어 있는 P형 반도체 기판(21)상에 좌우측 두께가 다른 게이트 산화막(24)이 형성되어 있고, 그 상부에 드레인(23)측으로 치우쳐 있는 플루팅 게이트(25)와, 층간 산화막(26) 및 조절 게이트(27)가 순차적으로 형성되어 있다. 이때 상기 소오스(22)측 반도체 기판(21)에 문턱 전압 조절을 위하여 P-형 선택채널(28)이 형성되어 있다.
상기와 같은 스프릿 게이트형 플레쉬 메모리는 플루팅 게이트(25)와 조절 게이트(27)가 드레인(23)측이 상부에서 중첩되어 있는 구조로서, 데이터의 기록 및 소거시에는 플루팅 게이트(25) 하부의 얇은 게이트 산화막(24)이 사용되며, 소자 동작시에는 선택채널(28) 상부의 두꺼운 게이트 산화막(24)이 사용되고, 선택채널(28)이 문턱전압을 조절한다. 따라서 과잉 소거를 방지할 수 있는 장점이 있으나, 스택 게이트형 플레쉬 메모리에 비해 소자의 크기가 증가되어 고집적화가 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 트랜치 내외측의 반도체 기판에 드레인 및 소오스를 형성하며, 상기 반도체 기판상에 사각 틀체 형상의 플루팅 게이트를 형성하고, 그 상부에 조절 게이트를 형성하여 과잉 소거를 방지함과 동시에 소자의 크기를 감소시켜 고집적화를 실현할 수 있는 플레쉬 메모리를 제공함에 있다.
본 발명의 다른 목적은 과잉 소거방지 및 고집적화할 수 있는 플레쉬 메모리의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리의 특징은, 제1도전형의 반도체 기판상에 형성된 게이트 산화막과, 상기 게이트 산화막의 상부에 형성된 사각 틀체 형상의 플루팅 게이트와, 상기 플루팅 게이트 내측 반도체 기판에 문턱전압 조절을 위하여 제1도전형의 불순물로 형성된 선택 채널과, 상기 사각 틀체 형상의 플루팅 게이트와는 중첩되고 제2도전형의 불순물로 반도체 기판에 형성된 소오스와, 상기 소오스와는 이격된 반도체 기판에 제2도전형의 불순물로 형성된 드레인과, 상기 사각 틀체 형상의 플루팅 게이트를 표면에 형성된 층간 절연막과, 상기 층간 절연막 및 게이트 산호막상에 형성된 조절 게이트를 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 플레시 메모리의 제조방법의 특징은, 제1도전형의 반도체 기판상에 산화막을 형성하는 단계와, 상기 산화막상에 4각 형상의 질화막 패턴을 형성하는 단계와, 마스크를 이용하여 예정된 소오스 영역의 반도체 기판에 제2도전형의 불순물을 주입하여 소오스를 형성하는 단계와, 노출되어진 산화막을 제거하고 노출되어진 반도체 기판과 질화막 패턴 표면에 산화막을 형성하는 단계와, 상기 게이트 산화막상에 폴리실리콘층을 형성한 후 전면 식가하여 상기 질화막 패턴의 측벽에 사각 틀체 스페이서 형상의 플루팅 게이트를 형성하는 단계와, 제2도전형의 불순물을 반도체 기판에 주입하여 예정된 드레인영역에 드레인을 형성하는 단계와, 상기 질화막 패턴을 제거하고, 질화막 패턴이 제거된 반도체 기판에 제1도전형의 불순물을 주입하여 문턱전압 조절을 위한 선택채널을 형성하는 단계와, 상기 플루팅 게이트의 표면에 층간 절연막을 형성하는 단계와, 상기 게이트 산화막 및 층간 절연막상에 폴리실리콘으로 조절 게이트를 형성하는 단계를 포함에 있다.
이하, 본 발명에 따른 플레쉬 메모리 및 그 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 플레쉬 메모리의 레이아웃도이다.
제1도전형, 예를 들어 P형 반도체 기판상에 사각 틀체 형상의 플루팅 게이트(35)들이 일정간격으로 배치되어 있으며, 상기 플루팅 게이트(35)사이의 반도체 기판상에 소오서(32) 및 드레인 (33) 이 제2도전형, 예를 들어 N형으로 번갈아 형성되어 있다. 또한 상기 플루팅 게이트(35), 소오스(32) 및 드레인(33)과 중첩되도록 가로방향으로 연결된 조절 게이트(37)가 형성되어 있다.
상기의플레쉬 메모리의 구조를 설명하기 위해 제3도의 선 Ⅳ-Ⅳ에 따른 단면을 도시한 제4도를 참조하여 살펴보면 다음과 같다.
먼저, P형 반도체 기판(31)의 전표면에 게이트 산화막(34)이 형성되어 있으며, 상기 게이트 산화막(34)의 상층에 사각 틀체 형상의플루팅 게이트(35)들이 폴리실리콘으로 형성되어 있다. 상기 프루팅 게이트(35)들 은사분원의 형상 즉 스페이서 형상을 이루며, 상기 플루팅 게이트(35)들의 내측 반도체 기판(31)에는 문턱 전압 조절을 위해 P형 불순물이 주입된 선택채널(38)들이 형성되어 있다. 또한 상기 반도체 기판(31)의 일측에는 상기 인접한 플루팅 게이트(35)들과 완전히 중첩된 N형의 소오스(32)들이 형성되어 있으며, 상기 소오스(32)들은 양측이 선택채널(38)들과 접하여 있다. 또한 상기 반도체 기판(31)의 타측에는 N형의 드레인(33)들이 상기 플루팅 게이트(35)와 일정부분이 중첩되도록 형성되고, 상기 플루팅 게이트(35)의 상측 표면에는 산화막 또는 질화막으로 된 층간 절연막(36)이 도포되어 있으며, 상기 게이트 절연막(34) 및 층간 절연막(36)의 상부에 폴리실리콘으로 된 조절 게이트(37)가 형성되어 있다.
상기와 같은 구조의 플레쉬 메모리의 제조방법을 제5도(A)~(H)를 참조하여 살펴보면 다음과 같다.
먼저, 제1도전형, 예를 들어 P형의 반도체 기판(31)상에 열산화 또는 화학기상증착(chemical vapor deposition : 이하 CVD 라 칭함) 등의 방법으로 산화막(39)을 형성한 후, 상기 산화막(39)상에 CVD 방법으로 질화막(40)을 형성한다(제5도(A) 참조).
그 다음 상기 질화막(40)의 소정부분을 노출시키는 창영역들이 형성되어 있는 감광막 패턴(41)을 형성한 후, 상기 감광막 패턴(41)에 의해 노출되어 있는 질화막(40)을 통상의 이방성 식각 방법으로 제거하여 상기 산화막(39)을 노출시킨다.(제5도(B) 참조).
그후, 상기 감광막 패턴(41)을 제거하고, 질화막 패턴(40) 사이의 산화막(39)이 노출되도록 다시 한 번 감광막 패턴 (42)을 형성한 후, 상기 감광막 패턴(42)에 의해 노출되어 있는 산화막(39) 하부의 반도체 기판(31)에 N형 부룬물 이온을 이온 주입하여 소오스(42)를 형성한다(제5도(c)참조).
그 다음 상기 감광막 패턴(42)을 제거하고 노출된 산화막(39)을 제거한 다음, 상기 구조의 전표면에 게이트 산화막(34)과 폴리실리콘층(33)을 순차적으로 CVD 방법으로 적층한다(제5도(d)참조).
그후, 상기 폴리실리콘층(43)을 이방성 에치백(etch back) 식각 방법으로 제거하여 상기 사각형 구조의 질화막 패턴(40)의 측벽에 사각 틀체 스페이서 형상의 플루팅 게이트(35)들을 형성하고, N형 불순물 이온을 P형 반도체 기판(31)으로 이온 주입하여 드레인(33)들을 형성한다(제5도(e)참조). 이때 상기 소오스(32)들에도 N형 불순물 이온이 주입되나, 선행 공정에서 이미 고농도의 N형 불순물이 주입되어 있으므로 별다른 영향을 미치지 않는다.
그 다음 상기 질화막 패턴(40)을 제거한 후, (제5도(f)참조) 상기 플루팅 게이트(35) 내측의 반도체 기판(31)으로 적당량의 P형 불순물 이온을 주입하여 문턱전압 조절을 위한 선택채널(38)들을 형성한다(제5도(c)참조).
그후, 상기 플루팅 게이트(35)의 상측 표면을 덮도록 층간 절연막(36), 예를 들어 산화막을 열산화 또는 CVD 방법으로 형성한 후, 상기 게이트 산화막(34)과 층간 절연막(36)상에 폴리실리콘으로 조절 게이트(37)를 형성한다(제5도(h)참조).
이와 같이 사각 틀체 스페이서 형상의 플루팅 게이트를 반도체 기판상에 형성하고, 그 하부의 반도체 기판에 소오스, 드레인 및 선택채널을 형성한 플레쉬 메모리의 데이터 기록 및 소거 과정을 제6도(A) 및 (B)를 참조하여 살펴보자. 상기 제6도(A) 및 (B)는 제4도와 동일한 부분은 동일한 참조부호를 부여하였다.
먼저, 데이터 기록과정은 소오스(32)를 접지하고, 상기 드레인(33)에 5~6V , 조절 게이트(37)에 12V 이상의 고전압을 인가하면, 상기 반도체 기판(31)에서 발생된 고에너지를 갖는 전자들이 게이트 산화막(34)을 거쳐 플루팅 게이트(35)의 일측으로 주입되며, 주입된 전하량에 따라 적층 셀의 문턱전압이 변화되어 데이터가 기록된다(제6도(A) 참조).
또한 상기 조절 게이트(37)를 접지시키고, 상기 드레인(32)을 플루트(float)시키고, 상기 소오스(32)에 12V의 고전압을 인가하면, 상기 플루팅 게이트(35)의 타측에서 전하들이 게이트 산화막(34)을 터널링하여 소오스(32)로 방출되어 데이타가 소거된다(제6도(B) 참조).
본 발명에 의해 제조되는 플레쉬 메모리의 다른 실시예가 제7도에 도시되어있으며, 제4도와 동일한 부분은 동일한 참조부호를 부여하였다.
P형 반도체 기판(31)상에 형성되어 있는 N형 드레인(33)의 하부에 P+영역(44)을 형성하였다. 이는 데이터 기록시 드레인(33) 부근에서 고에너지 전자의 발생을 용이하게 하여 기록효율을 증가시킨 것이다.
또한 N형 소오스(34)의 하부에 N-영역(18)을 형성하여 데이터소거시 소오스(34)부분에서의 고전압에 에 대한 접합리키지를 방지하는 방법이 있다.
이상에서 설명한 바와 같이 본 발명에 따른 플레쉬 메모리 및 그 제조방법은 반도체 기판상에 사각형상의 질화막 패턴을 형성하고, 그 측벽에 폴리실리콘으로 스페이서 형상의 플루팅 게이트를 형성한다. 그 다음 상기 질화막 패턴을 제거하고, 상기 플루팅 게이트의 양측에 소오스 및 드레인을 형성하며, 사각 틀체 형상의 플루팅 게이트 내측에는 선택채널을 형성하고, 상부에 소오스에서 드레인이 중첩되는 조절 게이트를 형성하였으므로, 종래 스프릿 게이트형 플레쉬 메모리에 비하여 소자의 크기를 작게 형성하여 고집적화를 시현할 수 있는 효과가 있다. 또한 데이터의 기록은 드레인과 접한 플루팅 게이트 하부의 게이트 산화막을 통하여 진행되며, 소거는 소오스와 중첩되어 있는 플루팅 게이트와 접한 게이트 절연막을 통하여 진행되고, 소자의 작동은 플루팅 게이트 내측의 선택채널 부분에서 진행되므로 과잉 소거를 방지할 수 있으며, 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 플레쉬메모리에 있어서, 제1도전형의 반도체 기판상에 형성된 게이트 산화막과, 상기 게이트 산화막의 상부에 형성된 사각 틀체 형상의 플루팅 게이트와, 상기 플루팅 게이트 내측 반도체 기판에 문턱전압 조절을 위하여 제1도전형의 불순물로 형성된 선택채널과, 상기 사각 틀체 형상의 플루팅 게이트와는 중첩되고 제2도전형의 불순물로 반도체 기판에 형성된 소오스와, 상기 소오스와는 이격된 반도체 기판에 제2도 전형의불순물로 형성된 드레인과, 상기 사각 틀체 형상의 플루팅 게이트들 표면에 형성된 층간 절연막과, 상기 층간 절연막 및 게이트 산화막상에 형성된 조절 게이트를 구비하는 플레쉬 메모리.
- 제1항에 있어서, 상기 제1 및 제2도전형이 성로 반대도전형이며, 제1도전형이 P형이며, 제2도전형이 N형인 플레쉬 메모리.
- 제1항에 있어서, 상기 드레인 가장자리의 반도체 기판에 제 1도전형의 고농도 불순물 영역을 형성하여 고에너지 전자(hot carrier)의 생성을 용이하게 하는 플레쉬 메모리.
- 플레시 메모리의 제조방법에 있어서, 제1도전형의 반도체 기판상에 산화막을 형성하는 단계와, 상기 산화막상에 4각 형상의 질화막 패턴을 형성하는 단계와, 마스크를 이용하여 예정된 소오스 영역의 반도체기판에 제2도전형의 불순물을 주입하여 소오스를 형성하는 단계와, 노출되어진 산화막을 제거하고 노출되어진 반도체 기판과 질화막 패턴펴면에 산화막을 형성하는 단계와, 상기 게이트 산화막상에 폴리실리콘층을 형성한 후 전면 식각하여 상기 질화막 패턴의 측벽에 사각 틀체 스페이서 형상의 플루팅 게이트를 형성 단계와, 제2도전형의 불순물을 반도체 기판에 주입하여 예정된 드레인 영역에 드레인을 형성하는 단계와, 상기 질화막 패턴을 제거하고, 질화막 패턴이 제거된 반도체 기판에 제1도전형의 불순물을 주입하여 문턱전압 조절을 위한 선택채널을 형성하는 단계와, 상기 플루팅 게이트의 표면에 층간 절연막을 형성하는 단계와, 상기 게이트 산화막 및 층간 절연막상에 폴리실리콘으로 조절 게이트를 형성하는 단계를 포함하는 플레쉬 메모리의 제조방법.
- 제4항에 있어서, 상기 산화막, 게이트 산화막 및 층간 절연막을 각각 열산화 및 화학기상 증착중 어느 하나의 방법으로 형성하는 플레쉬 메모리의 제조방법.
- 제4항에 잇어서, 상기 질화막 패턴의 질화막과 조절 게이트의 폴리실리콘층을 각각 화학기상 증착방법으로 형성하는 플레쉬 메모리 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014716A KR960013510B1 (ko) | 1993-07-30 | 1993-07-30 | 플레쉬 메모리 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014716A KR960013510B1 (ko) | 1993-07-30 | 1993-07-30 | 플레쉬 메모리 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004535A KR950004535A (ko) | 1995-02-18 |
| KR960013510B1 true KR960013510B1 (ko) | 1996-10-05 |
Family
ID=19360461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930014716A KR960013510B1 (ko) | 1993-07-30 | 1993-07-30 | 플레쉬 메모리 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960013510B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359859B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 메모리소자의 셀트랜지스터 |
-
1993
- 1993-07-30 KR KR1019930014716A patent/KR960013510B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004535A (ko) | 1995-02-18 |
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