KR100424189B1 - 플래쉬 메모리 셀 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 13
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical group O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
본 발명은 플래쉬 메모리 셀에 관한 것으로서 제 1 도전형의 반도체기판 상에 형성된 트렌치와, 상기 트렌치의 일측면을 포함하여 상기 반도체기판 및 트렌치의 바닥면의 소정 부분에 형성된 제 1 게이트산화막과, 상기 트렌치 바닥면의 소정 부분을 제외한 부분에 상기 제 1 게이트산화막 보다 두꺼우며 연결되게 형성된 제 2 게이트산화막과, 상기 반도체기판과 트렌치의 바닥면에 형성된 제 2 도전형의 소오스 및 드레인영역과, 상기 제 1 게이트산화막 상에 형성된 제 1 및 제 2 다결정실리콘층과 상기 제 2 게이트산화막 상에 형성된 제 3 다결정실리콘으로 이루어진 플로팅게이트와, 상기 플로팅게이트 상에 형성된 층간유전막과, 상기 층간유전막 상에 스트라이프 형상으로 형성된 콘트롤게이트를 포함한다. 따라서, 프로그램시 인접하며 원하지 않는 셀이 프로그램되는 드레인 디스터브 현상을 방지할 수 있으며, 또한, 소거시 효율을 증가시키면서 전계 집중으로 인한 항복 전압이 낮아지는 것을 방지할 수 있다.
Description
본 발명은 플래쉬 메모리 셀에 관한 것으로서, 특히, 소오스영역에서 높은 항복전압(breakdown voltage)을 가지며 프로그램시 드레인 디스터브(disturb) 특성을 향상시킬 수 있는 플래쉬 메모리 셀에 관한 것이다.
플래쉬 메모리 셀은 메모리 어레이 셀들을 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리 소자이다.
플래쉬 메모리 셀은 반도체기판 및 소오스를 접지시킨 상태에서 드레인에 5V 정도의 전압을 인가하여 드레인영역 근방에서 발생되는 열전자(hot electron)을 콘트롤게이트에 약 12V 정도의 고전압을 인가하여 플로팅게이트에 주입시키므로써 데이터를 프로그램(program)한다. 그리고, 반도체기판 및 콘트롤게이트를 접지시키고 드레인을 플로팅시킨 상태에서 소오스에 12V 정도의 고전압을 인가하여 플로팅게이트에서 소오스로 전자를 Fowler-Nordheim 터널링시키므로써 프로그램된 데이터를 소거(erase)한다.
ETOX 구조를 갖는 플래쉬 메모리는 셀은 터널링산화막으로도 불리는 게이트산화막 상에 부유게이트(floating gate)가 형성되고, 이 부유게이트 상에 실리콘산화물 또는 실리콘산화물/실리콘질화물/실리콘산화물(이하, ONO라 칭함)로 이루어진 층간유전막이 형성되며, 이 층간유전막 상에 제어게이트(control gate)가 중첩되게 형성된 구조를 갖는다.
도 1은 종래 기술에 따른 플래쉬 메모리 셀의 단면도이다.
종래 기술에 따른 플래쉬 메모리 셀은 P형의 반도체기판(11)에 터널링산화막으로도 불리우는 얇은 두께의 게이트산화막(13)이 형성되며, 이 게이트산화막(13) 상에
플로팅게이트(15)가 형성된다. 플로팅게이트(15) 상에 ONO 구조를 이루는 층간유전막(17)을 개재시켜 콘트롤게이트(19)가 형성된다. 상기에서 플로팅게이트(15)와 콘트롤게이트(19)는 불순물이 도핑된 다결정실리콘으로 형성되는 데, 플로팅게이트(15)는 게이트산화막(13) 상에만 형성되고, 콘트롤게이트(19)는 플로팅게이트(15)를 덮으며 일측 방향으로 스트라이프(stripe) 형상(도시되지 않음)으로 길게 형성된다.
도면에 도시되지는 않았지만 반도체기판(11) 상에 필드산화막이 일측 방향과 수직하는 타측 방향으로 스트라이프(stripe) 형상으로 길게 형성된다. 그러므로, 플로팅게이트(15)는 필드산화막 사이에 형성되고, 콘트롤게이트(19)는 플로팅게이트(15)와 필드산화막을 덮도록 형성된다.
반도체기판(11)의 플로팅게이트(15) 및 콘트롤게이트(19)의 양측에 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(21)(23)이 형성된다. 그리고, 반도체기판(11)에 소오스영역(21)을 에워싸는 저농도영역(25)이 형성된다. 상기에서
소오스 및 드레인영역(21)(23)과 저농도영역(25)은 플로팅게이트(15) 및 콘트롤게이트(19)를 마스크로 사용하여 형성되는 것으로 저농도영역(25)은 소오스 및 드레인영역(21)(23) 보다 확산 속도가 빠른 불순물이 이온 주입되어 형성되므로써 플로팅게이트(15)와 중첩되게 형성된다.
상술한 구조의 플래쉬 메모리 셀은 프로그램시 반도체기판(11)과 소오스영역(21)을 접지시킨 상태에서 콘트롤게이트(19)에 약 12V 정도의 고전압을, 드레인영역(23)에 5V 정도의 전압을 각각 인가한다. 이에 의해, 소오스영역(21)에서 드레인영역(23)으로 흐르는 전류가 드레인영역(23) 근방의 높은 전계에 의해 가속되어 열전자(hot electron)를 발생시키는 데, 이 열전자는 콘트롤게이트(19)에 인가되는 약 12V 정도의 고전압에 의해 발생되는 전계에 의해 플로팅게이트(15)로 주입되어 충전되므로써 프로그램(program)된다.
그리고, 플로팅게이트(15)에 프로그램된 데이터를 소거할 때 반도체기판(11) 및 콘트롤게이트(19)를 접지시키고 드레인영역(23)을 플로팅시킨 상태에서 소오스영역(21)에 12V 정도의 고전압을 인가한다. 이에 의해, 소오스영역(21)에서 플로팅게이트(15)로 높은 전계가 형성되어 플로팅게이트(15)에 충전되어 있는 전자가 소오스영역(21)으로 Fowler-Nordheim 터널링되므로써 프로그램된 데이터가 소거(erase)된다. 이 때, 소오스영역(21)을 에워싸도록 형성된 저농도영역(25)은 소오스영역(21)가 인가되는 고전압에 의해 접합이 파괴되는 것을 억제한다.
그러나, 상술한 구조의 플레쉬 메모리 셀은 소오스영역과 반도체기판의 접합면 중 원형을 이루는 부분에서 소거시 전계가 집중되어 항복전압이 낮아지는 문제점이 있었다. 또한, 게이트산화막이 얇게 형성되므로 프로그램시 인가되는 드레인 전압에 의해 원하지 않는 셀이 프로그램되는 드레인 디스터브 현상이 발생되어 소자의 신뢰성을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 소거시 소오스영역과 반도체기판의 접합면에 전계가 집중되지 않고 균일하게 분포시키는 플래쉬 메모리 셀을 제공함에 있다.
본 발명의 다른 목적은 프로그램시 드레인 디스터브 현상의 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀은 제 1 도전형의 반도체기판 상에 형성된 트렌치와, 상기 트렌치의 일측면을 포함하여 상기 반도체기판 및 트렌치의 바닥면의 소정 부분에 형성된 제 1 게이트산화막과, 상기 트렌치 바닥면의 소정 부분을 제외한 부분에 상기 제 1 게이트산화막 보다 두꺼우며 연결되게 형성된 제 2 게이트산화막과, 상기 반도체기판과 트렌치의 바닥면에 형성된 제 2 도전형의 소오스 및 드레인영역과, 상기 제 1 게이트산화막 상에 형성된 제 1 및 제 2 다결정실리콘층과 상기 제 2 게이트산화막 상에 형성된 제 3 다결정실리콘으로 이루어진 플로팅게이트와, 상기 플로팅게이트 상에 형성된 층간유전막과, 상기 층간유전막 상에 스트라이프 형상으로 형성된 콘트롤게이트를 포함한다.
도 1은 종래 기술에 따른 플래쉬 메모리 셀의 단면도
도 2는 본 발명에 따른 플래쉬 메모리 셀의 단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2은 본 발명에 따른 플래쉬 메모리 셀의 단면도이다.
본 발명에 따른 플래쉬 메모리 셀은 P형의 반도체기판(31)에 소정 깊이의 트렌치(33)가 형성된다. 그리고, 트렌치(33)의 일측면을 포함하여 반도체기판(31)과 트렌치(33)의 바닥면의 소정 부분에 터널링산화막으로 사용되는 제 1 게이트산화막(35)이 형성된다. 또한, 트렌치(33)의 타측면을 포함하여 반도체기판(31)과 트렌치(33)의 바닥면의 소정 부분에도 대응되는 구조를 가져 인접하는 소자의 터널링산화막으로 사용되는 얇은, 예를 들면, 50∼100Å 정도의 두께를 갖는 제 1 게이트산화막(35)이 형성된다.
트렌치(33) 바닥면의 중앙 부분을 제외한 부분에 제 1 게이트산화막(35) 보다 두꺼운, 예를 들면, 100∼150Å 정도의 두께를 갖는 제 2 게이트산화막(41)이 제 1 게이트산화막(35)과 연결되게 형성된다.
반도체기판(31) 및 트렌치(33)의 노출된 바닥면에 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(51)(53)이 형성된다. 상기에서 드레인영역(53)은 인접하는 소자와 공통 드레인으로 사용된다. 상기에서 소오스영역(51)은 반도체기판(31)과 접합을 이루는 면이 원형을 이루지 않으므로 전계가 집중되지 않고 균일하게 발생된다.
그리고, 반도체기판(31)에 소오스영역(51)을 에워싸도록 N형의 불순물이 저농도로 도핑된 저농도영역(55)이 형성된다. 상기에서 저농도영역(55)은 소오스영역(21)가 인가되는 고전압에 의해 접합이 파괴되는 것을 억제하는 것으로 펀치스루우(punch through)를 방지하기 위해 반도체기판(31)과의 접합면이 트렌치(33)의 바닥면 보다 높게 형성된다.
제 1 및 제 2 게이트산화막(35)(41) 상에 불순물이 도핑된 제 1, 제 2 및 제 3 다결정실리콘층(37)(39)(43)으로 이루어진 플로팅게이트(45)가 형성된다. 상기에서 제 1 다결정실리콘층(37)은 제 1 게이트산화막(35) 상에 소오스영역(51)과 소정 부분이 중첩되게 형성된다. 그리고, 제 2 다결정실리콘층(39)은 제 1 다결정실리콘층(37)의 트렌치(33)의 측면과 대응하는 부분에 측벽 형상으로 형성되며 제 1 및 제 2 게이트산화막(35)(41)을 자기 정렬되게 한정하여 소자 특성을 균일하도록 한다. 제 3 다결정실리콘층(43)은 제 1 및 제 2 다결정실리콘층(37)(39)과 제 2 게이트산화막(41) 상에 형성된다.
상기에서 플로팅게이트(45)는 소오스영역(51)과 중첩되는 부분이 크고 인접하는 부분의 하부에 50∼100Å 정도의 얇은 두께를 갖는 제 1 게이트산화막(35)이 형성되므로 소거시 Fowler-Nordheim 터널링의 발생이 용이하여 효율이 증가된다. 그리고, 플로팅게이트(45)는 드레인영역(53)과 인접하는 부분에 제 1 게이트산화막(35) 보다 두꺼운 100∼150Å 정도의 두께를 갖는 제 2 게이트산화막(41)이 형성되므로 인접하는 셀을 프로그램할 때 드레인 디스터브를 방지할 수 있다.
플로팅게이트(45), 즉, 제 다결정실리콘층(43) 상에 ONO 구조를 이루는 층간유전막(47)을 개재시켜 콘트롤게이트(49)가 형성된다. 상기에서 콘트롤게이트(49)는 플로팅게이트(45)를 덮으며 일측 방향으로 스트라이프(stripe) 형상(도시되지 않음)으로 길게 형성된다.
도면에 도시되지는 않았지만 반도체기판(31) 상에 필드산화막이 일측 방향과 수직하는 타측 방향으로 스트라이프(stripe) 형상으로 길게 형성된다. 그러므로, 플로팅게이트(35)는 필드산화막 사이에 형성되고, 콘트롤게이트(49)는 플로팅게이트(45)와 필드산화막을 덮도록 형성된다.
상술한 구조의 플래쉬 메모리 셀은 프로그램시 반도체기판(31)과 소오스영역(51)을 접지시킨 상태에서 콘트롤게이트(49)에 약 12V 정도의 고전압을, 드레인영역(53)에 5V 정도의 전압을 각각 인가한다. 이에 의해, 소오스영역(51)에서 드레인영역(53)으로 흐르는 전류가 드레인영역(53) 근방의 높은 전계에 의해 가속되어 열전자(hot electron)를 발생시키는 데, 이 열전자는 콘트롤게이트(49)에 인가되는 약 12V 정도의 고전압에 의해 발생되는 전계에 의해 플로팅게이트(45)로 주입되어 충전되므로써 프로그램(program)된다. 이 때, 드레인영역(53)과 인접하는 부분에 두꺼운 100∼150Å 정도의 두께를 갖는 제 2 게이트산화막(41)이 형성되므로 인접하며 원하지 않는 셀이 프로그램되는 드레인 디스터브를 방지한다.
그리고, 플로팅게이트(45)에 프로그램된 데이터를 소거할 때 반도체기판(31) 및 콘트롤게이트(49)를 접지시키고 드레인영역(53)을 플로팅시킨 상태에서 소오스영역(51)에 12V 정도의 고전압을 인가한다. 이에 의해, 소오스영역(51)에서 플로팅게이트(45)로 높은 전계가 형성되어 플로팅게이트(45)에 충전되어 있는 전자가 소오스영역(51)으로 Fowler-Nordheim 터널링되므로써 프로그램된 데이터가 소거(erase)된다. 이 때, 플로팅게이트(45)과 소오스영역(51)의 중첩 면적이 크고 사이에 50∼100Å 정도의 얇은 두께를 갖는 제 1 게이트산화막(35)에 의해 소거 효율이 증가된다. 또한, 소오스영역(51)과 반도체기판(31)의 접합면이 원형을 이루지 않으므로 전계가 집중되지 않고 균일하게 발생되어 항복 전압이 낮아지는 것을 방지한다.
따라서, 본 발명은 프로그램시 인접하며 원하지 않는 셀이 프로그램되는 드레인 디스터브 현상을 방지할 수 있으며, 또한, 소거시 효율을 증가시키면서 전계 집중으로 인한 항복 전압이 낮아지는 것을 방지할 수 있는 잇점이 있다.
Claims (4)
- 제 1 도전형의 반도체기판 상에 형성된 트렌치와,상기 트렌치의 일측면을 포함하여 상기 반도체기판 및 트렌치의 바닥면의 소정 부분에 형성된 제 1 게이트산화막과,상기 트렌치 바닥면의 소정 부분을 제외한 부분에 상기 제 1 게이트산화막 보다 두꺼우며 연결되게 형성된 제 2 게이트산화막과,상기 반도체기판과 트렌치의 바닥면에 형성된 제 2 도전형의 소오스 및 드레인영역과,상기 제 1 게이트산화막 상에 형성된 제 1 및 제 2 다결정실리콘층과 상기 제 2 게이트산화막 상에 형성된 제 3 다결정실리콘으로 이루어진 플로팅게이트와,상기 플로팅게이트 상에 형성된 층간유전막과,상기 층간유전막 상에 스트라이프 형상으로 형성된 콘트롤게이트를 포함하는 플래쉬 메모리 셀.
- 청구항 1에 있어서 상기 제 1 게이트산화막은 50∼100Å의 두께로 형성되며, 제 2 게이트산화막은 100∼150Å의 두께로 형성된 플래쉬 메모리 셀.
- 청구항 1에 있어서 상기 반도체기판에 상기 소오스영역을 에워싸는 제 2 도전형의 저농도영역이 형성된 플래쉬 메모리 셀.
- 청구항 1에 있어서 상기 저농도영역과 상기 반도체기판의 접합면이 상기 트렌치의 바닥면 보다 높게 형성된 플래쉬 메모리 셀.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0053149A KR100424189B1 (ko) | 1998-12-04 | 1998-12-04 | 플래쉬 메모리 셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0053149A KR100424189B1 (ko) | 1998-12-04 | 1998-12-04 | 플래쉬 메모리 셀 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000038240A KR20000038240A (ko) | 2000-07-05 |
| KR100424189B1 true KR100424189B1 (ko) | 2004-09-18 |
Family
ID=19561440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0053149A KR100424189B1 (ko) | 1998-12-04 | 1998-12-04 | 플래쉬 메모리 셀 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100424189B1 (ko) |
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|---|---|
| KR20000038240A (ko) | 2000-07-05 |
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