KR100220942B1 - 플레쉬 메모리소자 및 그 제조방법 - Google Patents
플레쉬 메모리소자 및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 플레쉬 메모리소자 및 그 제조방법에 관한 것으로서, 플로팅 게이트가 형성될 활성(Active) 영역에 트랜치를 형성하고, 그 안에 플로팅 게이트를 형성하므로 게이트에 의한 단차를 감소시키고, 플로팅 게이트의 길이가 짧아져 발생하는 문턱전압의 감소나 펀치쓰루(Punchthrough) 특성이 열화되는 숏채널 효과가 방지되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
제1도는 종래 기술에 따른 플레쉬 메모리소자의 단면도.
제2도는 본 발명에 따른 플레쉬 메모리소자의 횡단면도.
제3도는 본 발명에 따른 플레쉬 메모리소자의 종단면도.
제4(a)도 내지 제4(c)도는 본 발명에 따른 플레쉬 메모리소자의 횡단면 제조공정도.
제5(a)도 내지 제5(c)도는 본 발명에 따른 플레쉬 메모리소자의 종단면 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 반도체기판 12,22 : 소오스/드레인영역
13,23 : 게이트 산화막 14,24 : 플로팅 게이트
15,25,27 : 절연막 16,26 : 조절게이트
28 : 사이드 월 스페이서 29 : 소자분리 산화막
30 : 트랜치 24A : 다결정실리콘층
본 발명은 플레쉬 메모리소자 및 그 제조방법에 관한 것으로서, 특히 플로팅 게이트가 형성될 활성(Active) 영역에 트랜치를 형성하고, 그 안에 플로팅 게이트를 형성하여 게이트에 의한 단차를 감소시키고, 숏채널 효과가 방지되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 플레쉬 메모리소자 및 그 제조방법에 관한 것이다.
일반적으로 데이타의 기록 및 소거가 전기적으로 가능한 메모리 소자를 플레쉬 메모리라 하며, 이러한 플레쉬 메모리는 게이트와 게이트 절연막의 사이에 전하가 축적되는 플로팅 게이트가 개재되어 있어, 게이트전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 발생되는 고에너지를 갖는 전자들이 핫 캐리어 주입(hot carrier injection)에 의해 두께가 얇은 게이트 산화막의 포텐셜 장벽을 넘어 플로팅 게이트에 주입되며, 주입된 전하량에 따라 트랜지스터의 문턱(threshold) 전압이 변화되어 데이타가 기록된다. 또한 역방향전압을 게이트와 드레인에 인가하면 상기 플로팅 게이트에 주입된 전자들이 반도체 기판으로 에프.엔 터널링(Fowler-Nordheim tunneling)하여 기억된 데이타가 소거된다.
이러한 플레쉬 메모리는 데이타의 기록 및 소거가 진행되는 플로팅 게이트 하부의 게이트 절연막이 전하의 터널링이 가능하도록 충분히 얇게 형성되어야 하며, 트랜지스터의 펀치스루 전압이나 문턱전압 등의 특성도 고려되어야 한다.
제1도는 종래 플레쉬 메모리의 단면도이다.
먼저, 반도체 기판(11)상에 게이트 산화막(13)이 도포되어 있다. 또한 상기 게이트 산화막(13)상에 가로 방향으로 플로팅 게이트(14)가 형성되어 있으며, 상기 플로팅 게이트(14) 양측 하부의 반도체 기판(11)에 소오스/드레인 영역(12)이 형성되어 있고, 상기 플로팅 게이트(14)상에 층간 절연막(15) 및 조절 게이트(16)가 형성되어 있다.
상기와 같은 종래의 플레쉬 메모리는 전하가 축적되는 플로팅 게이트와 전압이 인가되는 조절 게이트가 서로 중첩되어 있어 소자의 크기가 작아 고집적화에 유리한 장점이 있다.
종래의 기술에 의해서 제조된 비휘발성 메모리 소자는 게이트의 단차가 높아 후속 공정, 예를들어 비트선이나 캐패시터 또는 금속배선 형성시 패턴에 나칭 등이 발생하여 단선이나 패턴 손상등의 원인이 되어 공정수율 및 소자 동작의 신뢰성을 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 게이트가 형성될 실리콘 기판에 트랜치를 형성하고, 그 내부에 플로팅 게이트를 형성하여 게이트전극에 의한 단차를 감소시키고, 트랜치의 측벽에 스페이서를 형성하여 소오스/드레인 영역과 게이트전극 사이의 기생 캐패시턴스를 감소시키며, 상기 스페이서를 이용하여 플로팅 게이트의 중앙 부분을 식각하여 플로팅 게이트와 조절 게이트 사이의 면적을 증가시켜 플로팅게이트에 전하를 축적 또는 소거하는 특성을 향상시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 플레쉬 메모리소자를 제공함에 있다.
본 발명의 다른 목적은 게이트전극에 의한 단차를 감소시키고, 소오스/드레인 영역과 게이트전극 사이의 기생 캐패시턴스를 감소시키며, 플로팅 게이트와 조절 게이트 사이의 면적을 증가시켜 전하의 축적 또는 소거하는 특성을 향상시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리소자의 특징은, 반도체기판에서 소자분리영역으로 예정되어 있는 부분상에 형성되어 있는 소자분리 산화막과, 상기 반도체기판에서 활성영역으로 예정되어 있는 부분상에 형성되어 있는 제1절연막과, 상기 활성영역으로 예정되어 있는 부분중 일측의 제1절연막과 반도체기판의 일정 두께가 제거되어 형성되어 있는 트랜치와, 상기 트랜치의 내측벽에 형성되어 있는 게이트 산화막과, 상기 게이트 산화막상에 트랜치의 저면과 측벽을 따라 요(凹)자 형상을 형성되되, 측면의 높이가 트랜치의 깊이보다 작게 형성되어 있는 플로팅 게이트와, 상기 플로팅 게이트의 양측벽 상부에 트랜치 측벽과 접하여 형성되어 있는 사이스 월 스페이서와, 상기 플로팅 게이트상에 형성되어 있는 제2절연막과, 상기 트랜치 양측의 제1절연막 하부의 반도체기판에 형성되어 있는 소오스/드레인 영역과, 상기 트랜치 내측의 플로팅 게이트와 중첩되어 한 방향으로 연장되어 있는 조절 게이트를 구비함에 있다.
본 발명에 따른 플레쉬 메모리소자의 제조방법의 특징은, 반도체기판에서 소자분리영역으로 에정되어 있는 부분상에 소자분리 산화막을 형성하는 공정과, 상기 반도체기판의 활성영역으로 예정되어 있는 부분의 일측에 소오스/드레인 영역을 형성하는 공정과, 상기 구조의 전표면에 제1절연막을 형성하는 공정과, 상기 제1절연막과 그 하부의 반도체기판을 소정 깊이 식각하여 트랜치를 형성하는 공정과, 상기 트랜치에 의해 노출되어 있는 반도체기판의 표면에 게이트 산화막을 형성하는 공정과, 상기 트랜치의 내부에 트랜치의 깊이보다 낮은 두께의 다결정실리콘층 패턴을 형성하는 공정과, 상기 다결정실리콘층 패턴 상층의 트랜치 측벽에 사이드 월 스페이서를 형성하는 공정과, 상기 사이드 월 스페이서를 식각 마스크로 하여 상기 다결정실리콘층 패턴을 소정 깊이로 식각하여 상기 트랜치의 하부 및 측벽을 따라 요(凹)자 형상의 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트상에 제2절연막을 형성하는 공정과, 상기 플로팅 게이트와 중첩되는 조절 게이트를 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 플레쉬 메모리소자 및 그 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2도 및 제3도는 본 발명에 따른 플레쉬 메모리소자를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.
먼저, 반도체기판(21)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(29)이 형성되어 있고, 활성영역 부분에는 산화막 또는 질화막으로 된 제1절연막(25)이 형성되어 있고, 상기 제1절연막(25)과 반도체기판(21)의 일정 두께가 제거되어 트랜치(30)가 형성되어 있다.
또한 상기 트랜치(30)의 내측벽에는 게이트 산화막(23)이 형성되어 있고, 상기 게이트 산화막(23)상에는 상기 트랜치(30)의 저면과 측벽을 따라 요(凹)자 형상으로 플로팅 게이트(24)가 형성되되, 트랜치(30)의 깊이보다 낮게 형성되어 있고, 상기 플로팅 게이트(24)의 양측벽 상측에는 상기 트랜치(30)의 남은 깊이에 해당되는 사이드 월 스페이서(28)가 산화막이나 질화막으로 형성되어 있으며, 상기 구조의 전표면에 산화막 또는 질화막으로 된 제2절연막(27)이 형성되어 있다. 상기 제2절연막(27)은 산화막이나 질화막 또는 그 적층막으로 큰 비저항값을 갖는 절연재질로 형성한다.
또한 트랜치(30) 양측의 제1절연막(25) 하부의 반도체기판(1)에는 소오스/드레인 영역(22)이 형성되어 있으며, 상기 트랜치(30) 내측의 플로팅 게이트(24)와 중첩되는 조절 게이트(26)가 한방향으로 연장되어 있다.
상기의 플레쉬 메모리소자는 상기 플로팅 게이트(24)안에 열전자(Hot Electron)가 채워져 있으면, 트랜지스터의 문턱전압이 커지게 되어 "0"의 상태를 저장하고, 그렇지 않은 경우 정상의 문턱전압을 갖게 되어 "1"의 상태를 저장하는 비휘발성 메모리 소자이다.
제4(a)도 및 제4(b)도와 제5(a)도 제5(b)도는 본 발명에 따른 플레쉬 메모리소자의 제조 공정도로서, 서로 다른 방향의 단면을 도시한 예이며, 서로 연관시켜 설명한다.
먼저, 반도체기판(21)상에 소자간의 분리를 위해 소자분리 산화막(29)을 형성한 후에 반도체기판(21)의 활성영역으로 예정되어 있는 부분상에 소오스/드레인 영역(22)을 형성한 후, 상기 구조의 전표면에 제1절연막(25)을 형성하고, 플로팅 게이트용 식각 마스크(도시되지 않음)를 사용하여 상기 제1절연막(25)과 소정 깊이의 반도체기판(21)을 식각하여 트랜치(30)을 형성한다(제4(a)도 및 제5(a)도 참조).
그 다음 상기 트랜치(30)에 의해 노출되어 있는 반도체기판(21)의 표면에 게이트 산화막(23)을 형성한 후, 상기 트랜치(30)의 내부에 다결정실리콘층(24A) 패턴을 전면 증착 및 이방성식각 방법으로 형성한다(제4(b)도 및 제5(b)도 참조).
그후, 상기 구조의 전표면에 상기 트랜치(30)를 완전히 메우지는 못하는 정도 두께로 절연막, 예를 들어 산화막이나 질화막등을 형성하고, 이를 전면 이방성식각하여 상기 플로팅 게이트용 다결정실리콘층(24A) 패턴 상측의 트랜치(30)측벽에 사이드 월 스페이서(28)를 형성한 후, 상기 사이드 월 스페이서(28)를 식각 마스크로 하여 상기 다결정실리콘층(24A) 패턴을 소정 깊이로 시각하여 트랜치(30)의 하부 및 측벽을 따라 요(凹)자 형상의 플로팅 게이트(24)를 형성한다(제4(c)도 및 제5(c)도 참조).
그 다음 도시되어 있지는 않으나, 제2도 및 제3도에서 보는 바와 같은 제2절연막과 조절 게이트를 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플레쉬 메모리소자 및 그 제조방법은 플로팅 게이트가 형성될 활성(Active) 영역에 트랜치를 형성하고, 그 안에 플로팅 게이트를 형성하므로 게이트에 의한 단차를 감소시키고, 플로팅 게이트의 길이가 짧아져 발생하는 문턱전압의 감소나 펀치쓰루(Punchthrough) 특성이 열화되는 숏채널 효과가 방지되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (5)
- 반도체기판에서 소자분리영역으로 예정되어 있는 부분상에 형성되어 있는 소자분리 산화막과, 상기 반도체기판에서 활성영역으로 예정되어 있는 부분상에 형성되어 있는 제1절연막과, 상기 활성영역으로 예정되어 있는 부분중 일측의 제1절연막과 반도체기판의 일정 두께가 제거되어 형성되어 있는 트랜치와, 상기 트랜치의 내측벽에 형성되어 있는 게이트 산화막과, 상기 게이트 산화막상에 트랜치의 저면과 측벽을 따라 요(凹)자 형상으로 형성되되, 측면의 높이가 트랜치의 깊이보다 작게 형성되어 있는 플로팅 게이트와, 상기 플로팅 게이트의 양측벽 상부에 트랜치 측벽과 접하여 형성되어 있는 사이드 월 스페이서와, 상기 플로팅 게이트상에 형성되어 있는 제2절연막과, 상기 트랜치 양측의 제1절연막 하부의 반도체기판에 형성되어 있는 소오스/드레인 영역과, 상기 트랜치 내측의 플로팅 게이트와 중첩되어 한방향으로 연장되어 있는 조절 게이트를 구비하는 플레쉬 메모리소자.
- 제1항에 있어서, 상기 제1절연막을 산화막 또는 질화막으로 형성되는 것을 특징으로 하는 플레쉬 메모리소자.
- 제1항에 있어서, 상기 사이드 월 스페이서를 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 플레쉬 메모리소자.
- 제1항에 있어서, 상기 제2절연막을 질화막, 산화막 또는 질화막-산화막의 적층 구조로 형성하는 것을 특징으로 하는 플레쉬 메모리소자.
- 반도체기판에서 소자분리영역으로 예정되어 있는 부분상에 소자분리 산화막을 형성하는 공정과, 상기 반도체기판의 활성영역으로 예정되어 있는 부분의 일측에 소오스/드레인 영역을 형성하는 공정과, 상기 구조의 전표면에 제1절연막을 형성하는 공정과, 상기 제1절연막과 그 하부의 반도체기판을 소정 깊이 식각하여 트랜치를 형성하는 공정과, 상기 트랜치에 의해 노출되어 있는 반도체기판의 표면에 게이트 산화막을 형성하는 공정과, 상기 트랜치의 내부에 트랜치의 깊이보다 낮은 두께의 다결정실리콘층 패턴을 형성하는 공정과, 상기 다결정실리콘층 패턴 상측의 트랜치 측벽에 사이드 월 스페이서를 형성하는 공정과, 상기 사이드 월 스페이서를 식각 마스크로 하여 상기 다결정실리콘층 패턴을 소정 깊이로 식각하여 상기 트랜치의 하부 및 측벽을 따라 요(凹)자 형상의 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트상에 제2절연막을 형성하는 공정과, 상기 플로팅 게이트와 중첩되는 조절 게이트를 형성하는 공정을 구비하는 플레쉬 메모리소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424189B1 (ko) * | 1998-12-04 | 2004-09-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 |
-
1995
- 1995-12-29 KR KR1019950066068A patent/KR100220942B1/ko not_active IP Right Cessation
Cited By (1)
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|---|---|---|---|---|
| KR100424189B1 (ko) * | 1998-12-04 | 2004-09-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 |
Also Published As
| Publication number | Publication date |
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| KR970054244A (ko) | 1997-07-31 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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