KR20070046348A - 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법 - Google Patents

플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법에 관한 것으로, 플래시 메모리 소자의 플로팅 게이트를 제 1 플로팅 게이트와 제 2 플로팅 게이트를 순차적으로 적층하여 형성하며, 이때 제 2 플로팅 게이트를 T자 모양으로 형성함으로써, 콘트롤 게이트와의 접합면적을 늘려 소자의 커플링 비를 증가시키고, 인접한 플로팅 게이트 간의 캐패시턴스에 영향을 주는 측면 면적을 줄일 수 있어, 기생 캐패시턴스의 영향을 억제하여 소자의 문턱 전압 간섭 효과를 억제하는 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 개시한다.
플래시 메모리, 플로팅 게이트, 캐패시턴스

Description

플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법{A floating gate in flash memory device and forming method thereof}
도 1 내지 도 8은 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 설명하기 위한 소자의 단면도 및 입체도이다.
<도면의 주요 부분에 대한 설명>
100 : 반도체 기판 101 : 터널 산화막
102 : 제 1 플로팅 게이트 103 : 버퍼막
105 : 제 2 플로팅 게이트 106 : 소자 분리막
107 : 유전체막 108 : 콘트롤 게이트
본 발명은 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법에 관한 것으로, 특히 플래시 메모리 소자의 커플링비를 증가시키고, 플로팅 게이트간의 캐패시턴스를 감소시켜 문턱 전압 간섭 효과를 억제하는 플래시 메모리 소자의 플로 팅 게이트 및 그것의 형성 방법에 관한 것이다.
비휘발성 메모리 소자(Non-volatile memory device)는 전원의 공급을 중단하여도 기록 상태를 유지할 수 있는 메모리 소자이다. 이러한 플래시 메모리 소자에는 전기적으로 기입(program)할 수 있고, 자외선을 쬐어 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 기입 및 소거를 할 수 있는 이이피롬(EEPROM)이 있고, 이이피롬 중에서 칩크기가 작고, 기입 및 소거 득성이 우수한 플래시 메모리 소자 등이 있다.
플래시 메모리 소자의 구조는 일반적으로 모스(MOS) 트랜지스터 구조에 전하를 축적할 수 있는 플로팅 게이트를 포함하고 있다. 즉, 플래시 메모리 소자에 있어서는 반도체 기판 상에 터널 산화막이라 불리는 얇은 게이트 산화막을 개재하여 플로팅 게이트가 형성되어 있고, 플로팅 게이트 상부에 게이트 층간 유전막을 개재하여 콘트롤 게이트 전극이 형성되어 있다. 따라서, 플로팅 게이트는 터널 산화막 및 상기 게이트 층간 유전막에 의해 반도체 기판 및 콘트롤 게이트 전극과 전기적으로 절연되어 있다.
상술한 플래시 메모리 소자의 데이터 기입(program) 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입 방법(Hot Electron Injection)을 이용하는 방법이 있다. 이중, FN 터널링을 이용하는 방법은 플래시 메모리의 콘트롤 게이트 전극에 고전압을 인가함으로써 터널 산화막에 고전계가 인가되고, 이로 인하여 반도체 기판의 전자가 터널 산화막을 통과하여 플로팅 게이트에 주입됨으로써, 데이터가 기입되는 방식이다. 또한, 열전자 주입을 이용하는 방 법은 플래시 메모리의 콘트롤 게이트 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자를 터널 산화막을 통하여 플로팅 게이트로 주입함으로써, 데이터를 기입하는 방식이다.
따라서, FN 터널링 및 열전자 주입방법은 모두 터널 산화막에 고전계가 인가되어야 한다. 이때, 터널 산화막에 고전계를 인가하기 위해서는 높은 커플링 비율(Coupling Ratio)이 필요하게 된다. 여기서 커플링비는 콘트롤 게이트와 플로팅 게이트간에 작용하는 캐패시턴스와 플로팅 게이트와 반도체 기판 간에 작용하는 캐패시턴스의 비를 의미한다. 커플링 비를 증가시키기 위해선 콘트롤 게이트와 플로팅 게이트간의 접촉 면적을 증가시켜야 하는데 플로팅 게이트의 표면이 평탄하기 때문에 커플링 비를 증가시키는데 한계가 있으며, 이에 따라 메모리 셀의 크기 축소에도 한계가 있다.
또한, 플래시 메모리 소자의 고 집적화가 진행됨에 따라 플래시 메모리 소자의 셀들 간의 거리가 점점 좁아지고 있다. 이때 플로팅 게이트간에는 기생 캐패시턴스(capacitance)가 발생하게 되고, 이로 인하여 플로팅 게이트 간의 간섭효과(interference)로 인하여 프로그램 문턱 전압(Vt) 분포가 불안정한 문제점이 발생한다.
따라서, 본 발명은 플래시 메모리 소자의 플로팅 게이트를 제 1 플로팅 게이트와 제 2 플로팅 게이트로 나누어 형성하며 제 2 플로팅 게이트를 T자 모양으로 형성함으로써, 콘트롤 게이트와의 접합면적을 늘려 소자의 커플링 비를 증가시키고, 인접한 플로팅 게이트 간의 캐패시턴스에 영향을 주는 측면 면적을 줄여, 기생 캐패시턴스의 영향을 억제함으로써, 소자의 문턱 전압 간섭 효과를 억제하는 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 개시하는 데 있다.
본 발명에 따른 플래시 메모리 소자의 게이트는 반도체 기판 상에 I자 패턴으로 형성된 플로팅 게이트 및 상기 플로팅 게이트의 상부에 순차적으로 형성되고, 상기 플로팅 게이트의 양 측면부의 오목한 부분에 순차적으로 채워져 형성된 유전체막 및 콘트롤 게이트를 포함한다.
본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법은 반도체 기판 상에 터널 산화막과 플로팅 게이트용 제 1 도전막 및 버퍼막을 순차적으로 형성하는 단계, 상기 버퍼막을 패터닝하고, 상기 패터닝된 버퍼막을 포함하는 상기 반도체 기판 상에 플로팅 게이트용 제 2 도전막을 형성하는 단계, 상기 반도체 기판 상의 소자 분리 영역에 형성된 상기 플로팅 게이트용 제 2 도전막과 상기 버퍼막 및 상기 플로팅 게이트용 제 1 도전막을 순차적으로 식각하는 단계, 상기 버퍼막을 제거하고, 노출된 상기 플로팅 게이트용 제 1 도전막과 노출된 상기 플로팅 게이트용 제 2 도전막의 표면에 유전체막과 콘트롤 게이트용 도전막을 순차적으로 형성하는 단계, 및 상기 콘트롤 게이트용 도전막과 상기 유전체막과 상기 플로팅 게이트용 제 1, 제 2 도전막을 식각하여 상기 제 2 플로팅 게이트용 도전막이 T자 형을 갖는 게 이트 패턴을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
한편, 어떤 말이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 8은 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 설명하기 위한 소자의 단면도 및 입체도이다. 도 1 내지 도 8을 참조하여 본 발명에 따른 플래시 메모리 소자의 플로팅 게이트 및 그것의 형성 방법을 설명하면 다음과 같다.
도 1을 참조하면 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트용 도전막(102), 버퍼막(103)을 순차적으로 형성한다. 이 때, 플로팅 게이트용 도전막(102)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
도 2를 참조하면, 식각 공정을 실시하여 버퍼막(103)을 패터닝한다. 식각 공정은 워드 라인 방향으로 진행하며, 최종적으로 형성되는 플로팅 게이트와 플로팅 게이트 사이의 영역을 포함한 영역에 버퍼막(103)이 잔류하도록 패터닝하는 것이 바람직하다.
도 3을 참조하면, 패터닝된 버퍼막(103)을 포함한 반도체 기판(100) 전체 구조 상에 제2 플로팅 게이트용 도전막(105)을 형성한다. 제2 플로팅 게이트용 도전막(105)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 제 2 플로팅 게이트용 도전막(105)은 제 1 플로팅 게이트용 도전막(102)과 불순물 농도를 같게 형성하거나, 전기적 특성을 고려하여 불순물 농도를 다르게 하여 형성할 수도 있다.
도 4를 참조하면, 반도체 기판의 소자 분리 영역에 형성된 제 2 플로팅 게이트용 도전막(105)과 버퍼막(103) 및 제 1 플로팅 게이트용 도전막(102)을 순차적으로 식각하여 제거한다. 식각 공정은 비트라인 방향으로 진행하는 것이 바람직하다. 식각 공정으로 인하여 버퍼막(103)의 측면부가 노출된다. 제 1 플로팅 게이트용 도전막(102) 및 제 2 플로팅 게이트용 도전막(105)은 플로팅 게이트용 도전막으로 사용된다. 여기서는 설명하지 않았지만 소자 분리막(106)은 통상의 공정을 진행하여 형성한다.
도 5를 참조하면, 식각 공정을 진행하여 버퍼막(103)을 제거한다. 버퍼막(103)을 질화막으로 사용하였을 경우, 식각 공정은 습식 식각 공정으로 진행하는 것이 바람직하다.
도 6을 참조하면, 노출된 플로팅 게이트용 도전막(102, 105)의 표면 상에 유전체막(107)을 형성한다. 유전체막(107)은 제 1 산화막과 질화막 및 제 2 산화막이 순차적으로 적층된 ONO 구조로 형성하는 것이 바람직하나 산화막만을 이용하거나 높은 유전율을 갖는 물질을 이용하여 형성할 수 있다. 또한 유전체막(107)의 두께는 플로팅 게이트용 도전막(102, 105)의 내부 빈 공간의 임계치수의 1/2보다 작게 형성하는 것이 바람직하다. 즉, 플로팅 게이트용 도전막(102, 105)의 내부 빈 공간이 유전체막(107)으로 완전히 매립되지 않도록 형성하는 것이 바람직하다.
도 7을 참조하면, 유전체막(107)의 표면 상에 콘트롤 게이트용 도전막(108)을 형성한다. 콘트롤 게이트용 도전막(108)은 플로팅 게이트용 도전막(102, 105) 및 유전막(107)의 내부 빈 공간 영역이 모두 매립되고, 플로팅 게이트용 도전막(102, 105)의 상부에 일정 두께를 갖도록 형성하는 것이 바람직하다. 콘트롤 게이트용 도전막(108)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
도 8을 참조하면, 식각 공정을 진행하여 콘트롤 게이트용 도전막(108), 유전체막(107), 플로팅 게이트용 도전막(102, 105)을 식각하여 플래시 메모리 소자의 플로팅 게이트 패턴을 형성한다. 평탄한 제 1 플로팅 게이트용 도전막 상에 T자형 제 2 플로팅 게이트용 도전막을 형성함으로써, 결과적으로 플로팅 게이트(105)가 I자 모양의 패턴으로 형성한다.
상술한 바와 같이 형성된 플래시 메모리 소자의 플로팅 게이트는 제 1 플로팅 게이트의 두께에 준하는 면적과 제 2 플로팅 게이트의 상부면 두께에 준하는 면적만이 인접한 플로팅 게이트와 간섭 효과를 일으키게 되므로, 플로팅 게이트간의 간섭 효과에 의한 문턱 전압 장애가 억제된다. 또한, 제 2 플로팅 게이트 상부 외에도 제 1 플로팅 게이트와 제 2 플로팅 게이트 간의 내부 공간에 유전체막과 콘트롤 게이트가 형성되어있어 플로팅 게이트와 콘트롤 게이트간의 접합 면적이 늘어나 게 된다. 이로 인하여 소자의 커플링 비가 증가되어 소자의 전기적 특성이 향상된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 플로팅 게이트를 제 1 플로팅 게이트와 제 2 플로팅 게이트로 나누어 형성하며 제 2 플로팅 게이트를 T자 모양으로 형성함으로써, 콘트롤 게이트와의 접합면적을 늘려 소자의 커플링 비를 증가시키고, 인접한 플로팅 게이트 간의 캐패시턴스에 영향을 주는 측면 면적을 줄일 수 있어, 기생 캐패시턴스의 영향을 억제하여 소자의 문턱 전압 간섭 효과를 억제한다.

Claims (9)

  1. 반도체 기판 상에 I자 패턴으로 형성된 플로팅 게이트; 및
    상기 플로팅 게이트의 상부 및 양 측면부의 오목한 부분에 순차적으로 채워져 형성된 유전체막 및 콘트롤 게이트를 포함하는 플래시 메모리 소자의 플로팅 게이트.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는 평탄한 제 1 플로팅 게이트; 및
    상기 플로팅 게이트 상에 형성된 T자형 제 2 플로팅 게이트로 구성됨을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트.
  3. 제 1 항에 있어서,
    상기 플로팅 게이트의 상부 및 양측면부의 오목한 부분에 형성된 상기 유전체막의 두께는 상기 플로팅 게이트의 양 측면부의 오목한 부분의 임계치수의 1/2보다 작게 형성됨을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트
  4. 반도체 기판 상에 터널 산화막과 플로팅 게이트용 제 1 도전막 및 버퍼막을 순차적으로 형성하는 단계;
    상기 버퍼막을 패터닝하고, 상기 패터닝된 버퍼막을 포함하는 상기 반도체 기판 상에 플로팅 게이트용 제 2 도전막을 형성하는 단계;
    상기 반도체 기판 상의 소자 분리 영역에 형성된 상기 플로팅 게이트용 제 2 도전막과 상기 버퍼막 및 상기 플로팅 게이트용 제 1 도전막을 순차적으로 식각하는 단계;
    상기 버퍼막을 제거하여 I형을 갖는 플로팅 게이트 전극을 형성하는 단계;
    상기 I형을 갖는 플로팅 게이트 상부에 유전체막과 콘트롤 게이트용 도전막을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  5. 제 4 항에 있어서,
    상기 플로팅 게이트용 제 2 도전막은 T자형으로 형성됨을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
  6. 제 4 항에 있어서,
    상기 플로팅 게이트용 제 1 , 제 2 도전막 및 상기 콘트롤 게이트용 도전막 은 폴리 실리콘막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  7. 제 4 항에 있어서,
    상기 버퍼막은 질화막을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  8. 제 7 항에 있어서,
    상기 버퍼막을 제거하는 공정은 습식 식각 공정을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
  9. 제 4 항에 있어서,
    상기 I자형 플로팅 게이트 내부 오목한 부분에 형성된 유전체막의 두께는 상기 오목한 부분의 임계치수의 1/2보다 작게 형성됨을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
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