KR100209724B1 - 플래쉬 메모리 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리에 관한 것으로 쓰기 및 소거효율을 향상시키고 메모리 셀의 신뢰성을 향상시키는데 적당한 플래쉬 메모리 및 이의 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 플래쉬 메모리는 제1 및 제2불순물영역을 가지는 반도체기판, 제1 및 제2불순물영역상에 각각 형성된 제1 및 제2돌출전극, 상기 기판 및 제1, 제2돌출전극상에 형성된 제1절연막, 상기 제1 및 제2돌출전극 사이의 제1절연막상에 형성된 플로팅게이트, 상기 플로팅게이트상에 형성된 제2절연막 그리고 제2절연막상에 형성된 컨트롤게이트를 포함하여 구성된다.
Description
본 발명은 반도체장치 관한 것으로 특히, 쓰기(Write) 및 소거(Erase) 효율을 개선시키는데 적당하도록 한 플래쉬 메모리 및 이의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리는 전기적 고쳐쓰기가 가능한 불휘발성 메모리로서 메모리 셀에 데이터를 프로그램하는 원리는 다음과 같다.
제1a도 내지 제1b도는 일반적인 플래쉬 메모리의 쓰기 및 소거동작을 설명하기 위한 메모리 셀의 단면도이다.
초기상태에는 컨트롤 게이트와 드레인에 전압을 인가하였을때 (VCG VD, VD 0 )플로팅 게이트에는 전자가 존재하지 않고 소오스와 드레인 사이의 채널영역에 전자가 유기되어 전류가 흐르기 시작하는 상태이다.
프로그램시에는 종래 자외선 소거형 EPROM(Electrically Programmable Re ad Only Memory)과 같은 핫 일렉트론(Hot Electron) 주입방식을 이용한다.
즉, 제1a도에 도시한 바와같이 메모리 셀의 드레인 부근에서 발생한 전자를 플로팅 게이트에 주입시키기 위해서는 컨트롤 게이트에 고전압을 인가한다. 따라서 플로팅 게이트에 일정량 이상의 전자가 주입되면 메모리 셀 트랜지스터의 문턱전압(Vth)이 상승한다.
이는 높은 에너지 장벽을 만들어 전자가 축적된 상태로 유지하도록 한다.
그리고 전자가 주입되고 있지 않은 메모리 셀의 트랜지스터의 문턱전압과의 차이로서 정보량 0 또는 1을 구별한다.
한편 정보의 소거는 플래쉬 메모리 고유의 소거 게이트를 이용하여 플로팅 게이트로 주입되고 있는 전자를 파울러 노드하임(Fowler Nordheim)형 터널전류를 이용하여 메모리 셀 트랜지스터의 문턱전압을 초기치로 되돌린다.
즉, 제1b도에 도시한 바와같이 소오스에 높은 전압을 인가하게 되면 플로팅 게이트에 유기되어 있던 전자가 소오스의 접합부분과 플로팅 게이트의 중첩된 부위의 얇은 산화막을 통하여 파울러 노드하임 터넬링(Fowler Nordheim Tunneling)방식에 의해 소오스쪽으로 방출된다.
이때의 문턱전압은 플로팅 게이트의 전자가 방전되어 플로팅 게이트에는 정(+)전하가 형성되어 채널영역에서 전류의 흐름을 원활하게 하므로서 문턱전압은 다시 낮아진다.
이하 첨부된 도면을 참조하여 종래 플래쉬 메모리를 설명하면 다음과 같다.
제2a도 내지 제2f도는 종래 플래쉬 메모리의 제조방법을 나타낸 공정단면도이다.
먼저, 제2a도에 도시한 바와같이 P형 실리콘기판(21)상에 터넬링 산화막(22)을 증착한다.
이어 제2b도에 도시한 바와같이 터넬링 산화막(22)위에 플로팅 게이트용 제1폴리실리콘층(23)을 형성한다.
제2c도에 도시한 바와같이 플로팅 게이트용 제1폴리실리콘층(23)상부에 인터폴리 유전체층(24)을 형성한다.
그리고 제2d도에 도시한 바와같이 인터폴리 유전체층(24)상부에 컨트롤 게이트용 제2폴리실리콘층(25)을 형성하고 제2e도에 도시한 바와같이 컨트롤 게이트용 제2폴리실리콘층(25)상부에 포토레지스트(26)를 도포한 후 노광 및 현상공정으로 포토레지스트(26)를 패터닝한다.
이어 제2f도에 도시한 바와같이 패터닝된 포토레지스트(26)를 마스크로 이용하여 컨트롤 게이트용 제2폴리실리콘층(25), 인터폴리 유전체층(24), 플로팅 게이트용 제1폴리실리콘층(23) 그리고 터넬링 산화막(22)을 선택적으로 제거한다.
이어 컨트롤 게이트용 제2폴리실리콘층(25)을 마스크로 이용한 불순물 이온주입을 실시하여 소오스/드레인 불순물 확산영역(27,28)을 형성하면 종래 플래쉬 메모리 제조공정을 완료하게 된다.
이와같은 플래쉬 메모리의 프로그램은 채널에서 만들어진 고온 열전자(Hot Electron)가 플로팅 게이트로 주입되므로서 이루어진다.
이때 채널을 형성하기 위해서 컨트롤 게이트에 인가된 전압에 대한 플로팅 게이트에 인가되는 전압의 비를 커플링 비(coupling ratio)라고 한다.
위의 커플링 비가 클수록 프로그래밍 효율은 증대한다.
한편, 플로팅 게이트에 주입된 전자의 소거는 깊은 정션(Deep Junction)인 소오스(8)에 정(+)전압을 인가하여 파울러 노드하임(Fowler Nordheim)터넬링 메카니즘을 통해 이루어진다.
이때 소거효율을 향상시키기 위해서는 플로팅 게이트하부의 터넬링 산화막(22)의 두께를 얇게 하고 플로팅 게이트 및 컨트롤 게이트를 N 도전형 폴리실리콘을 사용한다.
여기서 소거동작을 위해 소오스에 높은 전압을 인가하면 터넬링 산화막(22)의 에너지 밴드가 급격한 기울기를 갖게된다. 이로인해 터넬링 산화막(22)의 얇아진 에너지 장벽 부분은 통해 전자의 터넬링이 이루어져 소거동작을 구현한다.
그러나 상기와 같은 종래 플래쉬 메모리는 다음과 같은 문제점이 있었다.
첫째, 정보의 쓰기 동작시 핫 일렉트론으로 인해 터넬링 산화막이 열화되어 신뢰성이 저하된다.
둘째, 소거효율을 높이기위해 플로팅 게이트의 산화막을 터넬링 산화막으로 사용하므로 정보의 쓰기 효율이 감소한다.
세째, 핫 일렉트론을 발생시키기 위해서는 높은 인가전압을 필요로 한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 낮은 인가전압에서도 정보의 쓰기 및 소거효율을 향상시키고 게이트산화막의 신뢰성을 향상시켜 메모리 셀의 특성을 향상시키는데 적당한 플래쉬 메모리 및 이의 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1b도는 종래 플래쉬 메모리의 쓰기 및 소거동작을 나타낸 도면.
제2a도 내지 제2f도는 종래 플래쉬 메모리의 제조방법을 나타낸 공정단면도.
제3a도 내지 제3b도는 본 발명에 따른 플래쉬 메모리의 쓰기 및 소거동작을 나타낸 구조단면도.
제4a도 내지 제4g도는 본 발명의 플래쉬 메모리 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 기판 32 : 제1절연층
33 : 제2절연층 34 : 포토레지스트
35 : 소오스 불순물영역 35a : 소오스전극
36 : 드레인 불순물영역 36a : 드레인전극
37 : 제1폴리실리콘층 38 : 제3절연층
39 : 플로팅 게이트 40 : 제4절연층
41 : 컨트롤 게이트
상기의 목적을 달성하기 위한 본 발명의 플래쉬 메모리는 표면내에 격리된 제2도전형의 소오스영역과 드레인영역을 갖는 제1도전형 기판, 상기 소오스영역과 콘택되고 소오스영역상에 형성된 T형상의 레일구조를 갖는 소오스전극, 상기 드레인영역과 콘택되어 드레인영역상에 형성된 T형상의 레일구조를 갖는 드레인전극, 상기 소오스와 드레인전극 사이의 기판상에서 소오스와 드레인전극상에 콘택되어 형성된 I형상을 갖는 플로팅게이트, 상기 플로팅게이트 상부에 형성된 컨트롤게이트를 포함하여 구비되고 본 발명의 플래쉬 메모리 제조방법은 제1도전형 기판을 마련하는 스텝, 상기 기판상에 제1절연층을 형성하는 스텝, 상기 제1절연층상에 제2절연층을 형성하는 스텝, 상기 제2절연층과 제1절연층을 함께 패터닝하여 기판상에서 서로 떨어진 두개의 오픈영역들을 형성하는 스텝, 상기 오픈영역들을 통해 기판내에 제2도전형 불순물 이온을 주입하여 기판의 표면내에 제2도전형 소오스영역과 드레인영역을 형성하는 스텝, 상기 소오스영역 및 드레인영역과 콘택되도록 제2도전형 반도체층을 잔존하는 제1절연층과 제2절연층의 표면상 및 상기 오픈 영역들 내에 형성하는 스텝, 상기 제2도전형 반도체층을 패터닝하여 T형상의 레일구조를 갖는 소오스전극과 드레인전극을 형성한 후 잔존하는 제2절연층을 제거하는 스텝, 상기 소오스전극과 드레인전극을 포함한 전면에 제3절연층을 형성하는 스텝, 상기 제3절연층 상부에 플로팅 게이트용 제2도전형의 반도체층을 형성하는 스텝, 상기 플로팅 게이트용 반도체층을 상기 소오스전극과 드레인전극의 상부에서 오버랩 되도록 패터닝하여 소오스전극과 드레인전극 사이에서 I형상의 레일구조를 갖는 플로팅 게이트를 형성하는 스텝, 상기 플로팅 게이트를 포함한 전면에 제4절연층을 형성하고 제4절연층의 상부에 컨트롤 게이트용 반도체층을 형성하는 스텝, 상기 컨트롤 게이트용 반도체층을 패터닝하여 상기 플로팅 게이트의 상측에 컨트롤 게이트를 형성하는 스텝을 포함하여 구비된다.
이하 첨부된 도면을 참조하여 본 발명의 플래쉬 메모리 및 이의 제조방법을 설명하면 다음과 같다.
제3a도 내지 제3b도는 본 발명에 따른 플래쉬 메모리의 쓰기 및 소거동작을 설명하기 위한 단면도이다.
제3a도 내지 제3b도에 도시한 바와같이 본 발명의 플래쉬 메모리는 제1 및 제2불순물영역을 가지는 반도체기판, 제1 및 제2불순물영역상에 각각 형성된 제1 및 제2돌출전극, 상기 기판 및 제1, 제2돌출전극상에 형성된 제1절연막, 상기 제1 및 제2돌출전극 사이의 제1절연막상에 형성된 플로팅게이트, 상기 플로팅게이트상에 형성된 제2절연막 그리고 제2절연막상에 형성된 컨트롤게이트를 포함하여 구비함을 특징으로 한다.
상기와 같은 본 발명의 플래쉬 메모리의 쓰기 및 소거동작은 다음과 같다.
먼저 본 발명의 플래쉬 메모리의 쓰기동작은 제3a도에 도시한 바와같이 기판(31)은 접지시키고 소오스전극(35a)에는 0 볼트(Volt)를 인가하고 컨트롤 게이트(41)에는 프로그램(Write)되는 최소전압 보다 높은 전압을 인가한다.
이때 기판(31)은 P도전형 폴리실리콘이고 소오스전극(35a) 및 드레인전극(36a) 그리고 컨트롤 게이트(41)는 N도전형 폴리실리콘을 사용한다.
그리고 드레인전극(36a)에는 프로그램되는 최소전압 보다 낮은전압을 인가한다.
이때 드레인전극(36a)은 소오스전극(35a)과 마찬가지로 N도전형 폴리실리콘을 사용한다.
이와같이, 전압을 인가하면 드레인전극(36a)의 전압과 컨트롤 게이트(41)의 전압과의 전위차에 의해 플로팅 게이트(39)주변의 얇은 절연층(38)에는 파울러 노드하임 터넬링(Fowler Nordheim Tunneling) 효과에 의해 전류가 흐르게되며 이로인해 플로팅 게이트(39)에 핫 일렉트론(Hot Electron)들이 프로그램된다.
이때 전계(Electric Field)는 드레인전극(36a)전체에 걸쳐 동일하게 유기되지 않고 모서리(Edge)부분에서 가장 강하게 유기되며 전류의 이동은 I 모양 상단의 모서리(Edge) 부분에서 이루어진다.
이때 절연층(38)은 인터폴리 유전체막이고 플로팅 게이트(39)는 컨트롤 게이트(41)와 마찬가지로 N도전형 폴리실리콘을 사용하며 소오스전극(35a) 및 드레인전극(36a)은 플로팅 게이트(39)를 중심으로 하여 좌우대칭 또는 비대칭되는 위치들에 형성한다.
한편 소거동작은 제3b도에 도시한 바와같이 기판(31)은 접지시키고 드레인전극(36a)은 플로팅시킨다.
그리고 컨트롤 게이트(41)에는 소거되기 시작하는 최소전압 보다 높은 부(-)전압을 인가하고 소오스전극(35a)에는 소거를 위한 적절한 전압을 인가한다.
따라서 컨트롤 게이트(41)에 인가되는 전압과 소오스전극(35a)에 인가되는 전압에 의해서 메모리 셀의 문턱전압은 낮아지고 결국 플로팅 게이트(39)에 프로그램 되어 있던 전자(Electron)들은 파울러 노드하임 터넬링(Fowler Nordheim Tunneling)효과에 의해 소오스전극(35a)쪽으로 방전된다.
이때 플로팅 게이트(39)가 I 구조로서 소오스전극(35a)과 오버랩되어 있으므로 소거시간이 단축된다. 즉, 소오스전극(35a)과 플로팅 게이트(39)와의 접촉면적이 커져서 짧은 시간에 보다 많은 전자를 방전시키기 때문이다.
이어서 본 발명의 플래쉬 메모리의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제4a도 내지 제4f도는 본 발명의 플래쉬 메모리 제조방법을 나타낸 공정단면도이다.
먼저, 제4a도에 도시한 바와같이 반도체기판(31)상에 제1절연층(32)을 형성한다.
이어 제4b도에 도시한 바와같이 제1절연층(32)위에 제2절연층(33)을 형성한다.
이때 제1절연층(32)의 두께는 약 300이상으로 한다. 그리고 제1, 제2절연층(33)은 질화막 또는 산화막 중 어느 하나를 사용한다.
이어 제4c도에 도시한 바와같이 제2절연층(33)상에 포토레지스트(34)를 도포한 후 노광 및 현상공정으로 포토레지스트(34)를 패터닝하여 소오스 및 드레인영역을 정의한다.
다음 제4d도에 도시한 바와같이 패터닝된 포토레지스트(34)를 마스크로 이용하여 제2절연층(33)을 선택적으로 제거한 후 N+소오스 및 드레인 불순물 이온주입을 실시하여 기판(31)에 소오스 및 드레인 불순물영역(35,36)을 형성한다.
그리고 각각의 소오스 및 드레인 불순물영역(35,36)상측의 제1절연층(32)을 선택적으로 제거한 후 전면에 소오스 및 드레인전극용 제1폴리실리콘층(37)을 형성한다.
이어 제4e도에 도시한 바와같이 제1폴리실리콘층(37)을 선택적으로 제거하여 소오스전극과 드레인전극(35a,35b)을 형성한다.
이때 제1폴리실리콘층(37)은 N도전형 폴리실리콘을 사용하고 소오스전극(35a) 및 드레인전극(36a)이 T 형상이 되도록 제1폴리실리콘층(37)을 제거한다.
이어 제4f도에 도시한 바와같이 식각공정으로 제2절연층(33)을 제거한다.
다음 제4g도에 도시한 바와같이 소오스전극(35a) 및 드레인전극(36a)을 포함한 전면에 제3절연층(38)을 형성한다.
이어 제3절연층(38)상부에 플로팅 게이트용 제2폴리실리콘층을 형성한 후 이를 선택적으로 제거하여 플로팅 게이트(39)를 형성한다.
이때 제3절연층(38)은 인터폴리용 유전체막이고 플로팅 게이트(39)는 N도전형 폴리실리콘을 사용하여 형성한다.
이어 플로팅 게이트(39)를 포함한 전면에 제4절연층(40)을 형성한다. 그리고 제4절연층(40)을 선택적으로 제거한 후 플로팅 게이트(39)와 동일한 폭을 갖도록 컨트롤 게이트(41)를 형성한다.
이때 컨트롤 게이트(41)도 플로팅 게이트(39)와 마찬가지로 N도전형 폴리실리콘을 사용한다.
이상 상술한 바와같이 본 발명의 플래쉬 메모리 구조 및 제조방법은 다음과 같은 효과가 있다.
첫째, 낮은 인가전압에서도 프로그래밍이 가능하다.
둘째, 짧은 시간에 많은양의 전자를 방전하므로 소거효율을 향상시킨다.
세째, 핫 일렉트론에 의한 게이트절연막의 손상(Damage)를 최소화하므로 메모리 셀의 신뢰성을 향상시킨다.
Claims (12)
- 소오스/드레인 불순물영역을 가지는 반도체기판; 상기 소오스/드레인 불순물영역상에 T자 형태로 돌출되도록 각각 형성되는 소오스/드레인 전극; 상기 기판 및 소오스/드레인 전극상에 형성된 제1절연막; 상기 소오스/드레인 전극에 상, 하측 부분이 오버랩되어 소오스/드레인 전극사이의 제1절연막상에 형성된 플로팅게이트; 상기 플로팅게이트상에 형성된 제2절연막 그리고 제2절연막상에 형성된 컨트롤게이트를 포함하여 구비함을 특징으로 하는 플래쉬 메모리.
- 제1항에 있어서, 상기 소오스/드레인 전극은 상기 플로팅 게이트를 중심으로 하여 좌우대칭 또는 비대칭되는 위치들에 형성됨을 특징으로 하는 플래쉬 메모리.
- 제1항에 있어서, 기판은 P형 폴리실리콘이고 소오스 및 드레인전극은 N형 폴리실리콘임을 특징으로 하는 플래쉬 메모리.
- 제1항에 있어서, 플로팅 게이트 및 컨트롤 게이트는 N형 폴리실리콘임을 특징으로 하는 플래쉬 메모리.
- 제1항에 있어서, 소오스/드레인 전극을 제외한 기판표면에 형성된 제1절연층, 상기 소오스/드레인 전극들을 플로팅 게이트전극으로 부터 절연시키는 제2절연층, 그리고 플로팅 게이트전극을 컨트롤 게이트전극으로부터 절연시키는 제3절연층이 더 구비됨을 특징으로 하는 플래쉬 메모리.
- 제1항에 있어서, 상기 절연층들은 산화물과 질화물중 어느 하나임을 특징으로 하는 플래쉬 메모리.
- 기판을 마련하는 스텝; 상기 기판상에 제1절연층과 제2절연층을 차례로 형성하는 스텝; 상기 제2절연층과 제1절연층을 함께 패터닝하여 기판상에서 서로 떨어진 두개의 오픈영역들을 형성하는 스텝; 상기 오픈영역들을 통해 기판내에 불순물 이온을 주입하여 기판의 표면내에 소오스/드레인 영역을 형성하는 스텝; 상기 소오스/드레인 불순물영역과 콘택되도록 제1반도체층을 잔존하는 제1절연층과 제2절연층의 표면상 및 상기 오픈영역들 내에 형성하는 스텝; 상기 제2도전형 제1반도체층을 패터닝한 후 제2절연층을 제거하여 소오스/드레인 전극을 형성하는 스텝; 상기 소오스/드레인 전극을 포함한 전면에 제3절연층을 형성하고 상기 제3절연층 상부에 제2반도체층을 형성하는 스텝; 상기 제2반도체층을 상기 소오스/드레인 전극의 상부에서 오버랩 되도록 패터닝하여 소오스/드레인 전극 사이에 플로팅 게이트를 형성하는 스텝; 상기 플로팅 게이트를 포함한 전면에 제4절연층을 형성하고 제4절연층의 상부에 제3반도체층을 형성하는 스텝; 상기 제3반도체층을 패터닝하여 상기 플로팅 게이트의 상측에 컨트롤 게이트를 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 플래쉬 메모리 제조방법.
- 제7항에 있어서, 제1, 제2, 제3, 제4절연층의 물질은 산화물과 질화물 중 어느 하나임을 특징으로 하는 플래쉬 메모리 제조방법.
- 제7항에 있어서, 제1절연층의 두께는 300이상으로 함을 특징으로 하는 플래쉬 메모리 제조방법.
- 제7항에 있어서, 제3절연층은 인터폴리용 유전체층임을 특징으로 하는 플래쉬 메모리 제조방법.
- 제7항에 있어서, 플로팅 게이트 및 컨트롤 게이트는 N도전형 폴리실리콘임을 특징으로 하는 플래쉬 메모리 제조방법.
- 제7항에 있어서, 상기 소오스/드레인 전극의 물질은 N 도전형 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 제조방법.
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