CN112530963B - 闪存器件及其制作方法 - Google Patents

闪存器件及其制作方法 Download PDF

Info

Publication number
CN112530963B
CN112530963B CN201910891254.XA CN201910891254A CN112530963B CN 112530963 B CN112530963 B CN 112530963B CN 201910891254 A CN201910891254 A CN 201910891254A CN 112530963 B CN112530963 B CN 112530963B
Authority
CN
China
Prior art keywords
floating gate
layer
isolation structure
top surface
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910891254.XA
Other languages
English (en)
Other versions
CN112530963A (zh
Inventor
陈建奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910891254.XA priority Critical patent/CN112530963B/zh
Publication of CN112530963A publication Critical patent/CN112530963A/zh
Application granted granted Critical
Publication of CN112530963B publication Critical patent/CN112530963B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell

Abstract

本申请涉及半导体制造领域，具体地涉及一种闪存器件及其制作方法。所述闪存器件包括：半导体衬底；隔离结构，位于所述半导体衬底内并隔离所述半导体衬底的有源区；位于所述半导体衬底的有源区上的隧穿氧化层和浮置栅极，其中，所述浮置栅极的顶部侧壁包括一凸出结构；位于所述隔离结构表面以及浮置栅极表面的控制栅介质层；位于所述浮置栅极之间，覆盖所述控制栅介质层表面的控制栅极。所述凸出结构提高了浮置栅极和控制栅极之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。

Description

闪存器件及其制作方法
技术领域
本申请涉及半导体制造领域，具体地涉及一种闪存器件及其制作方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。在存储器件中，快闪存储器(flash memory，简称闪存)已经成为非挥发性存储器的主流。
闪存可以分为浮栅结构闪存(floating gate Flash)和电荷能陷存储结构闪存(CTF，charge-trapping Flash)两类。对于浮栅结构闪存，由于浮栅的存在，使闪存可以完成信息的读、写、擦除，即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性，具有集成度高、存取速度较快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
为了使闪存器件具有更好的可靠性，需要严格的高耦合比(Higher couplingratio)。然而随着闪存器件尺寸的不断缩小，耦合比降低。通过使用具有高介电常数的介电材料和增加结构设计中的浮栅和控制栅之间的接触面积来提高耦合比是非常有效的方法。
因此，有必要提出一种新的闪存器件及其制作方法，来提高耦合比。
发明内容
本申请提供一种闪存器件及其制作方法，可以有效提高所述闪存器件中浮置栅极和控制栅极之间的耦合比，进而改善器件的性能。
本申请的一个方面提供一种闪存器件，包括：半导体衬底；隔离结构，位于所述半导体衬底内并隔离所述半导体衬底的有源区；位于所述半导体衬底的有源区上的隧穿氧化层和浮置栅极，其中，所述浮置栅极的顶部侧壁包括一凸出结构；位于所述隔离结构表面以及浮置栅极表面的控制栅介质层；位于所述浮置栅极之间，覆盖所述控制栅介质层表面的控制栅极。
在本申请的一些实施例中，所述浮置栅极呈类T形。
在本申请的一些实施例中，所述控制栅介质层为氧化物-氮化物-氧化物复合结构。
本申请的另一个方面提供一种闪存器件的制作方法，包括：提供半导体衬底，所述半导体衬底的有源区表面依次形成有隧穿氧化层，第一浮置栅极材料层，缓冲氧化层以及第一掩膜层，所述半导体衬底中形成有若干隔离所述有源区的隔离结构，所述隔离结构的顶面高于所述半导体衬底表面，并隔离所述隧道氧化层，第一浮置栅极材料层，缓冲氧化层以及第一掩膜层；刻蚀所述隔离结构至所述隔离结构的顶面低于所述第一浮置栅极材料层的顶面；在所述隔离结构表面形成第二浮置栅极材料层，所述第二浮置栅极材料层的顶面与所述第一掩膜层的顶面平齐；刻蚀部分所述第二浮置栅极材料层；在所述缓冲氧化层以及第一掩膜层侧壁形成侧墙；以所述第一掩膜层以及所述侧墙为掩膜，刻蚀所述第二浮置栅极材料层至暴露出所述隔离结构的顶面，所述第一浮置栅极材料层和所述第二浮置栅极材料层构成浮置栅极；去除所述第一掩膜层、所述侧墙以及所述缓冲氧化层；继续刻蚀所述隔离结构至所述隔离结构的顶面与所述隧穿氧化层的顶面平齐；在所述浮置栅极表面以及所述隔离结构上依次形成控制栅介质层以及控制栅极。
在本申请的一些实施例中，刻蚀所述隔离结构至所述隔离结构的顶面低于所述第一浮置栅极材料层的顶面的方法为湿法刻蚀。
在本申请的一些实施例中，使所述第二浮置栅极材料层的顶面与所述第一掩膜层的顶面平齐的方法为化学机械研磨工艺。
在本申请的一些实施例中，刻蚀所述第二浮置栅极材料层的方法为湿法刻蚀。
在本申请的一些实施例中，在所述缓冲氧化层以及第一掩膜层侧壁形成侧墙的方法包括：在所述第二浮置栅极材料层以及第一掩膜层上形成第一介质层；刻蚀所述第一介质层形成所述侧墙。
在本申请的一些实施例中，所述浮置栅极呈类T形。
在本申请的一些实施例中，所述控制栅介质层为氧化物-氮化物-氧化物复合结构。
本申请提供的一种闪存器件及其制作方法，所述浮置栅极的顶部侧壁包括一凸出结构，所述凸出结构提高了浮置栅极和控制栅极之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本公开的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1至图10为本申请实施例所述闪存器件制作方法各步骤结构示意图。
图11为现有技术中一种闪存器件的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本公开的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本公开不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1至图10为本申请实施例所述闪存器件制作方法各步骤结构示意图。下面结合图1至图10对本申请实施例所述闪存器件制作方法进行详细说明。
参考图1，提供半导体衬底100，所述半导体衬底100中形成有若干有源区以及隔离所述若干有源区的隔离结构110，所述隔离结构110的顶面高于所述半导体衬底110的表面。
所述半导体衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟。在本申请的一些实施例中，所述半导体衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
形成所述隔离结构110的方法可以是本领域技术人员熟知的任何方法。例如，在所述半导体衬底100表面形成光刻胶层，通过曝光、显影图案化所述光刻胶层，定义所述隔离结构110的位置以及尺寸等，然后刻蚀所述半导体衬底100以及图案化的光刻胶层，形成沟槽，在所述沟槽以及光刻胶层上沉积隔离材料，使用化学机械研磨工艺研磨所述隔离材料并停止于所述光刻胶层，形成所述隔离结构110，其中，所述隔离结构110的顶面高于所述半导体衬底110的表面。
在本申请的一些实施例中，形成所述隔离结构110的材料可以是氧化硅、氮化硅或其他低介电常数材料。
继续参考图1，在所述半导体衬底100的有源区表面依次形成隧穿氧化层120，第一浮置栅极材料层131，缓冲氧化层140以及第一掩膜层150。所述隔离结构110隔离所述隧道氧化层120，第一浮置栅极材料层131，缓冲氧化层140以及第一掩膜层150。
在本申请的一些实施例中，所述隧穿氧化层120的材料可以是氧化硅，形成所述隧穿氧化层120的方法可以是热氧化法或者化学气相沉积工艺。
在本申请的一些实施例中，形成所述第一浮置栅极材料层131的材料可以是半导体材料，例如硅、多晶硅或锗等。形成所述第一浮置栅极材料层131的方法可以是化学气相沉积工艺。
在本申请的一些实施例中，所述缓冲氧化层140的材料可以是氧化硅，形成所述缓冲氧化层140的方法可以是热氧化法或者化学气相沉积工艺。
在本申请的一些实施例中，所述第一掩膜层150的材料可以是氮化硅，形成所述第一掩膜层150的方法可以是化学气相沉积工艺。
参考图2，刻蚀所述隔离结构110至所述隔离结构110的顶面低于所述第一浮置栅极材料层131的顶面。
在本申请的一些实施例中，所述隔离结构110的顶面还高于所述第一浮置栅极材料层131的底面。
在本申请的一些实施例中，刻蚀所述隔离结构110至所述隔离结构110的顶面低于所述第一浮置栅极材料层131的顶面的方法可以是湿法刻蚀或者其他合适的方法。
在本申请的一些实施例中，刻蚀所述隔离结构110至所述隔离结构110的顶面低于所述第一浮置栅极材料层131的顶面的方法为湿法刻蚀。所述湿法刻蚀可以采用氢氟酸溶液作为刻蚀溶液。
参考图3，在所述隔离结构110表面形成第二浮置栅极材料层132，所述第二浮置栅极材料层132的顶面与所述第一掩膜层150的顶面平齐。
在本申请的一些实施例中，所述第二浮置栅极材料层132的材料可以是半导体材料，例如硅、多晶硅或锗等。
在本申请的一些实施例中，形成所述第二浮置栅极材料层132的材料与形成所述第一浮置栅极材料层131的材料相同。
在本申请的一些实施例中，形成所述第二浮置栅极材料层132的方法为：在所述隔离结构110和第一掩膜层150表面沉积第二浮置栅极材料层；使用化学机械研磨工艺研磨所述第二浮置栅极材料层使所述第二浮置栅极材料层的顶面与所述第一掩膜层的顶面平齐。
参考图4，刻蚀部分所述第二浮置栅极材料层132。
在本申请的一些实施例中，刻蚀部分所述第二浮置栅极材料层132后，使所述第二浮置栅极材料层132的顶面与所述第一浮置栅极材料层131的顶面平齐。在本申请的另一些实施例中，刻蚀部分所述第二浮置栅极材料层132后，可以使所述第二浮置栅极材料层132的顶面高于所述第一浮置栅极材料层131的顶面。在本申请的还一些实施例中，刻蚀部分所述第二浮置栅极材料层132后，还可以使所述第二浮置栅极材料层132的顶面低于所述第一浮置栅极材料层131的顶面。
在本申请的一些实施例中，刻蚀所述第二浮置栅极材料层132的方法可以是湿法刻蚀或者其他合适的方法。
参考图5至图6，在所述缓冲氧化层140以及第一掩膜层150侧壁形成侧墙161。
在本申请的一些实施例中，在所述缓冲氧化层140以及第一掩膜层150侧壁形成侧墙的方法包括：在所述第二浮置栅极材料层132以及第一掩膜层150上形成第一介质层160；刻蚀所述第一介质层160形成所述侧墙161。
参考图5，在所述第二浮置栅极材料层132以及第一掩膜层150上形成第一介质层160。所述第一介质层160的材料可以是氧化物。
参考图6，刻蚀所述第一介质层160形成所述侧墙161。
在本申请的一些实施例中，刻蚀所述第一介质层160形成所述侧墙161的方法可以是刻蚀或者其他合适的方法。
在本申请的一些实施例中，刻蚀所述第一介质层160形成所述侧墙161的方法为干法刻蚀。
参考图7，以所述第一掩膜层150以及所述侧墙161为掩膜，刻蚀所述第二浮置栅极材料层132至暴露出所述隔离结构110的顶面。
在本申请的一些实施例中，刻蚀所述第二浮置栅极材料层132至暴露出所述隔离结构110的顶面的方法可以是刻蚀或者其他合适的方法。
在本申请的一些实施例中，刻蚀所述第二浮置栅极材料层132至暴露出所述隔离结构110的顶面的方法为湿法刻蚀。
如图7所示，刻蚀所述第二浮置栅极材料层132至暴露出所述隔离结构110的顶面后，所述第一浮置栅极材料层131以及剩余的所述第二浮置栅极材料层132共同构成浮置栅极130。所述浮置栅极130的顶部侧壁包括一凸出结构(即所述剩余的第二浮置栅极材料层132)。所述凸出结构增大了所述浮置栅极130侧墙的表面积，因此提高了所述浮置栅极130和控制栅极180之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。
需要注意的是，这里所说的的接触并不是直接接触，而是间接接触，所述浮置栅极130和控制栅极180之间还包括浮置栅介质层170。
在本申请的一些实施例中，所述剩余的第二浮置栅极材料层132表面为圆滑结构，所述圆滑结构可以更大限度的增加所述浮置栅极130和控制栅极180之间的接触面积，有效提高器件的耦合比，进而改善器件的性能。
在本申请的一些实施例中，所述浮置栅极130呈类T形。需要注意的是，所述浮置栅极130的形状只是类似T形，并不是严格意义上的T形。
在本申请的一些实施例中，所述剩余的第二浮置栅极材料层132与所述第一浮置栅极材料层131的顶面平齐。在本申请的另一些实施例中，所述剩余的第二浮置栅极材料层132高于所述第一浮置栅极材料层131的顶面。在本申请的还一些实施例中，所述剩余的第二浮置栅极材料层132低于所述第一浮置栅极材料层131的顶面。本申请并不限制所述剩余的第二浮置栅极材料层132的高度，只要所述剩余的第二浮置栅极材料层132位于所述第一浮置栅极材料层131侧壁，可以增加所述浮置栅极130和控制栅极180之间的接触面积，有效提高器件的耦合比，进而改善器件的性能即可。
参考图8，去除所述第一掩膜层150、缓冲氧化层140和所述侧墙161。
在本申请的一些实施例中，可以根据所述第一掩膜层150、缓冲氧化层140和所述侧墙161的具体材料选择合适的去除方法，例如刻蚀工艺等。在本申请的一些实施例中，所述第一掩膜层140的材料为氮化硅时，可以选择热磷酸作为刻蚀溶液。
在本申请的一些实施例中，可以同时去除所述第一掩膜层150、缓冲氧化层140和所述侧墙161。在本申请的另一些实施例中，也可以依次去除所述第一掩膜层150、缓冲氧化层140和所述侧墙161，本申请并不限制去除所述第一掩膜层150、缓冲氧化层140和所述侧墙161的顺序。
参考图9，继续刻蚀所述隔离结构110至所述隔离结构110的顶面与所述隧穿氧化层120的顶面平齐。
在本申请的一些实施例中，刻蚀所述隔离结构110至所述隔离结构110的顶面与所述隧穿氧化层120的顶面平齐的方法可以是湿法刻蚀或者其他合适的方法。
在本申请的一些实施例中，刻蚀所述隔离结构110至所述隔离结构110的顶面与所述隧穿氧化层120的顶面平齐的方法为湿法刻蚀。所述湿法刻蚀可以采用氢氟酸溶液作为刻蚀溶液。
参考图10，在所述浮置栅极130表面以及所述隔离结构110上依次形成控制栅介质层170以及控制栅极180。
在本申请的一些实施例中，所述控制栅介质层170为氧化物-氮化物-氧化物复合结构。例如，所述控制栅介质层170可以是氧化硅-氮化硅-氧化硅复合结构。
在本申请的一些实施例中，所述控制栅介质层170还可以是一层氮化物、一层氧化物或一层氮化物与一层氧化物形成的双层结构。
在本申请的一些实施例中，形成所述控制栅介质层170的方法可以是化学气相沉积工艺。
在本申请的一些实施例中，形成所述控制栅极180的材料可以是金属氧化物、金属硅化物、金属合金，及其复合物等。
在本申请的一些实施例中，形成所述控制栅极180的方法可以是化学气相沉积工艺或物理气相沉积工艺。
本申请实施例所述闪存器件制作方法，所述浮置栅极130的顶部侧壁包括一凸出结构，所述凸出结构提高了浮置栅极130和控制栅极180之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。
本申请所述实施例还提供一种闪存器件，参考图10，包括：半导体衬底100；隔离结构110，位于所述半导体衬底100内并隔离所述半导体衬底的有源区；位于所述半导体衬底100的有源区上的隧穿氧化层120和浮置栅极130，其中，所述浮置栅极130的顶部侧壁包括一凸出结构；位于所述隔离结构110表面以及浮置栅极130表面的控制栅介质层170；位于所述浮置栅极130之间，覆盖所述控制栅介质层170表面的控制栅极180。
参考图10，所述半导体衬底100中形成有若干有源区，所述半导体衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟。在本申请的一些实施例中，所述半导体衬底100还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
继续参考图10，所述半导体衬底100中还形成有隔离结构110，所述隔离结构110隔离所述若干有源区。在本申请的一些实施例中，形成所述隔离结构110的材料可以是氧化硅、氮化硅或其他低介电常数材料。
继续参考图10在所述半导体衬底100的有源区上形成有隧穿氧化层120。所述隧穿氧化层120被所述隔离结构110隔离。在本申请的一些实施例中，形成所述隧穿氧化层120的材料可以是氧化硅，形成所述隧穿氧化层120的方法可以是热氧化法。
继续参考图10，在所述隧穿氧化层120上形成有浮置栅极130，所述浮置栅极130的顶部侧壁包括一凸出结构。所述凸出结构增大了所述浮置栅极130侧墙的表面积，因此提高了所述浮置栅极130和控制栅极180之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。
需要注意的是，这里所说的的接触并不是直接接触，而是间接接触，所述浮置栅极130和控制栅极180之间还包括浮置栅介质层170。
在本申请的一些实施例中，所述浮置栅极130的顶部侧壁的凸出结构表面为圆滑结构，所述圆滑结构可以更大限度的增加所述浮置栅极130和控制栅极180之间的接触面积，有效提高器件的耦合比，进而改善器件的性能。
在本申请的一些实施例中，形成所述浮置栅极130的材料可以是半导体材料，例如硅、多晶硅或锗等。
在本申请的一些实施例中，所述浮置栅极130呈类T形。需要注意的是，所述浮置栅极130的形状只是类似T形，并不是严格意义上的T形。
继续参考图10，在所述浮置栅极130表面以及所述隔离结构110上还形成有控制栅介质层170。
在本申请的一些实施例中，所述控制栅介质层170为氧化物-氮化物-氧化物复合结构。例如，所述控制栅介质层170可以是氧化硅-氮化硅-氧化硅复合结构。
在本申请的一些实施例中，所述控制栅介质层170还可以是一层氮化物、一层氧化物或一层氮化物与一层氧化物形成的双层结构。
继续参考图10，在所述浮置栅极130表面以及所述隔离结构110上还形成有控制栅极180。
在本申请的一些实施例中，形成所述控制栅极180的材料可以是金属氧化物、金属硅化物、金属合金，及其复合物等。
图11为现有技术中一种闪存器件的结构示意图。如图11所示，所述现有技术中的闪存器件包括半导体衬底100；隔离结构110，位于所述半导体衬底100内并隔离所述半导体衬底的有源区；位于所述半导体衬底100的有源区上的隧穿氧化层120和浮置栅极130，所述浮置栅极130为矩形；位于所述隔离结构110表面以及浮置栅极130表面的控制栅介质层170；位于所述浮置栅极130之间，覆盖所述控制栅介质层170表面的控制栅极180。
对比图10以及图11，现有技术闪存器件中的浮置栅极为矩形，而本申请所述实施例中闪存器件的浮置栅极顶部侧壁包括一凸出结构，与现有技术相比，所述凸出结构提高了浮置栅极130和控制栅极180之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。
本申请实施例所述闪存器件，所述浮置栅极130的顶部侧壁包括一凸出结构，所述凸出结构提高了浮置栅极130和控制栅极180之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″和/或″包括着″，在此使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本发明的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标志符在整个说明书中表示相同的元件。
此外，通过参考作为理想化的示例性图示的截面图示和/或平面图示来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (8)

1.一种闪存器件的制作方法，包括：
提供半导体衬底，所述半导体衬底的有源区表面依次形成有隧穿氧化层，第一浮置栅极材料层，缓冲氧化层以及第一掩膜层，所述半导体衬底中形成有若干隔离所述有源区的隔离结构，所述隔离结构的顶面高于所述半导体衬底表面，并隔离所述隧穿氧化层，第一浮置栅极材料层，缓冲氧化层以及第一掩膜层；
刻蚀所述隔离结构至所述隔离结构的顶面低于所述第一浮置栅极材料层的顶面，且隔离结构的顶面还高于所述第一浮置栅极材料层的底面；
在所述隔离结构表面形成第二浮置栅极材料层，所述第二浮置栅极材料层的顶面与所述第一掩膜层的顶面平齐；
刻蚀部分所述第二浮置栅极材料层；
在所述缓冲氧化层以及第一掩膜层侧壁形成侧墙；
以所述第一掩膜层以及所述侧墙为掩膜，刻蚀所述第二浮置栅极材料层至暴露出所述隔离结构的顶面，所述第一浮置栅极材料层和所述第二浮置栅极材料层构成浮置栅极；
去除所述第一掩膜层、所述侧墙以及所述缓冲氧化层；
继续刻蚀所述隔离结构至所述隔离结构的顶面与所述隧穿氧化层的顶面平齐；
在所述浮置栅极表面以及所述隔离结构上依次形成控制栅介质层以及控制栅极。
2.如权利要求1所述制作方法，其特征在于，刻蚀所述隔离结构至所述隔离结构的顶面低于所述第一浮置栅极材料层的顶面的方法为湿法刻蚀。
3.如权利要求1所述制作方法，其特征在于，使所述第二浮置栅极材料层的顶面与所述第一掩膜层的顶面平齐的方法为化学机械研磨工艺。
4.如权利要求1所述制作方法，其特征在于，刻蚀所述第二浮置栅极材料层的方法为湿法刻蚀。
5.如权利要求1所述制作方法，其特征在于，在所述缓冲氧化层以及第一掩膜层侧壁形成侧墙的方法包括：
在所述第二浮置栅极材料层以及第一掩膜层上形成第一介质层；
刻蚀所述第一介质层形成所述侧墙。
6.如权利要求1所述制作方法，其特征在于，所述浮置栅极呈类T形。
7.如权利要求1所述制作方法，其特征在于，所述控制栅介质层为氧化物-氮化物-氧化物复合结构。
8.一种采用权利要求1-7中的任一项所述的制作方法制作的闪存器件，包括：
半导体衬底；
隔离结构，位于所述半导体衬底内并隔离所述半导体衬底的有源区；
依次位于所述半导体衬底的有源区表面的隧穿氧化层和浮置栅极，其中，所述隧穿氧化层的顶面与所述隔离结构的顶面平齐，所述浮置栅极的顶部侧壁包括一凸出结构；
位于所述隔离结构表面以及浮置栅极表面的控制栅介质层；
位于所述浮置栅极之间，覆盖所述控制栅介质层表面的控制栅极。
CN201910891254.XA 2019-09-19 2019-09-19 闪存器件及其制作方法 Active CN112530963B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910891254.XA CN112530963B (zh) 2019-09-19 2019-09-19 闪存器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910891254.XA CN112530963B (zh) 2019-09-19 2019-09-19 闪存器件及其制作方法

Publications (2)

Publication Number Publication Date
CN112530963A CN112530963A (zh) 2021-03-19
CN112530963B true CN112530963B (zh) 2022-10-28

Family

ID=74974544

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910891254.XA Active CN112530963B (zh) 2019-09-19 2019-09-19 闪存器件及其制作方法

Country Status (1)

Country Link
CN (1) CN112530963B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763913A (en) * 1996-08-21 1998-06-09 Lg Semicon Co., Ltd. Flash memory device with improved efficiency and reliability and method of making the same
CN102364689A (zh) * 2011-10-20 2012-02-29 北京大学 一种闪存器件的浮栅结构及其制备方法
CN106469730A (zh) * 2015-08-18 2017-03-01 中芯国际集成电路制造(上海)有限公司 一种半导体结构的制作方法
CN106972020A (zh) * 2016-01-12 2017-07-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN107946370A (zh) * 2017-11-22 2018-04-20 上海华力微电子有限公司 一种具有高耦合率的闪存单元结构及制备方法
CN108447866A (zh) * 2018-03-06 2018-08-24 武汉新芯集成电路制造有限公司 浮栅器件及其制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100106780A (ko) * 2009-03-24 2010-10-04 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763913A (en) * 1996-08-21 1998-06-09 Lg Semicon Co., Ltd. Flash memory device with improved efficiency and reliability and method of making the same
CN102364689A (zh) * 2011-10-20 2012-02-29 北京大学 一种闪存器件的浮栅结构及其制备方法
CN106469730A (zh) * 2015-08-18 2017-03-01 中芯国际集成电路制造(上海)有限公司 一种半导体结构的制作方法
CN106972020A (zh) * 2016-01-12 2017-07-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN107946370A (zh) * 2017-11-22 2018-04-20 上海华力微电子有限公司 一种具有高耦合率的闪存单元结构及制备方法
CN108447866A (zh) * 2018-03-06 2018-08-24 武汉新芯集成电路制造有限公司 浮栅器件及其制作方法

Also Published As

Publication number Publication date
CN112530963A (zh) 2021-03-19

Similar Documents

Publication Publication Date Title
US9865610B2 (en) Si recess method in HKMG replacement gate technology
US8334560B2 (en) Reverse disturb immune asymmetrical sidewall floating gate devices
US9548312B1 (en) Method including a formation of a control gate of a nonvolatile memory cell and semiconductor structure including a nonvolatile memory cell
CN101295678A (zh) 制造快闪存储器件的方法
CN106952922B (zh) 一种半导体器件的制造方法
US20150145017A1 (en) Semiconductor structure and method for forming the same
US7479429B2 (en) Split game memory cell method
CN108091562B (zh) Sonos存储器的ono刻蚀方法
US6468862B1 (en) High capacitive-coupling ratio of stacked-gate flash memory having high mechanical strength floating gate
CN105261594B (zh) 自对准分离栅闪存的形成方法
CN112530963B (zh) 闪存器件及其制作方法
CN105633021A (zh) 半导体元件的制造方法
US7535050B2 (en) Memory structure with high coupling ratio
US20190181148A1 (en) Flash memories and methods for manufacturing the same
CN110783339B (zh) 闪存器件及其制作方法
CN105449003A (zh) 一种半导体器件及其制造方法和电子装置
CN110911414B (zh) 分栅快闪存储器及其制备方法
US11024637B2 (en) Embedded non-volatile memory
US10504913B2 (en) Method for manufacturing embedded non-volatile memory
CN108039323B (zh) 浮栅型闪存的制作方法及集成电路
US7820510B2 (en) Method of fabricating a flash memory and an isolating structure applied to a flash memory
US9997527B1 (en) Method for manufacturing embedded non-volatile memory
CN110797341B (zh) 闪存器件及其制作方法
CN113764530A (zh) 半导体结构及其形成方法
US6930349B2 (en) Flash memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant