KR20100106780A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 커플링비(coupling ratio)를 향상시키기 위한 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소자분리막에 의해 정의된 액티브 영역을 갖는 기판과, 기판의 액티브 영역 상에 형성되며 양측면에 등방성 공간부를 갖는 플로팅 게이트와, 플로팅 게이트의 등방성 공간부를 채우면서 플로팅 게이트의 측면 및 상면 상에 형성되는 컨트롤 게이트와, 기판과 플로팅 게이트 사이에 형성되는 터널링 절연막과, 플로팅 게이트와 컨트롤 게이트 사이에 형성되는 유전체막을 포함하는 비휘발성 메모리 소자를 제공한다.
커플링비, 플로팅 게이트, 등방성 공간부
Description
본 발명은 반도체 기술에 관한 것으로, 특히, 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 외부의 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는다. 비휘발성 메모리 소자로는 대표적으로 플래시 메모리 소자가 있다.
플래시 메모리 소자의 단위 셀은 전기적으로 격리된 플로팅 게이트 내에 전하들을 주입하거나, 플로팅 게이트로부터 전하들을 방출하는 것에 의해 데이터를 프로그램하거나 소거한다. 전하들이 플로팅 게이트와 기판 사이에 개재된 절연막을 터널링(tunneling)하는 방식은 핫캐리어(hot carrier) 주입 방식 또는 FN 터널링(Fowler Nordheim tunneling) 방식을 사용할 수 있다. 통상적으로, 플래시 메모리 셀은 플로팅 게이트 상부에 위치하는 컨트롤 게이트에 동작 전압이 인가되고, 이에 따라 플로팅 게이트에 유기되는 전압에 의하여 전하들이 플로팅 게이트로 주입되거나 플로팅 게이트로부터 방출된다.
한편, 집적화 및 저전력화의 경향에 따라 플래시 메모리 셀의 커플링비(coupling ratio)에 대한 많은 관심이 집중되고 있다. 커플링비는 컨트롤 게이트에 인가되는 동작 전압에 대한 플로팅 게이트에 유기되는 전압의 비율로 정의될 수 있다. 커플링비가 증가할수록 컨트롤 게이트에 인가되는 동작 전압 대비 플로팅 게이트에 유기되는 전압이 증가된다. 따라서, 커플링비를 증가시키어 동작 전압을 감소시킴으로써 플래시 메모리 소자의 소비 전력을 감소시킬 수 있다.
커플링비를 증가시키는 일 방법으로 컨트롤 게이트와 플로팅 게이트간의 오버랩 면적을 증가시키는 방법이 있다. 하지만, 집적화 경향에 따라 제한된 면적에서 컨트롤 게이트와 플로팅 게이트간의 오버랩 면적을 증가시키는 것이 매우 어려운 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 커플링비를 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자분리막에 의해 정의된 액티브 영역을 갖는 기판과, 상기 기판의 액티브 영역 상에 형성되며 양측면에 등방성 공간부를 갖는 플로팅 게이트와, 상기 플로팅 게이트의 상기 등방성 공간부를 채우면서 상기 플로팅 게이트의 측면 및 상면 상에 형성되는 컨트롤 게이트와, 상기 기판과 상기 플로팅 게이트 사이에 형성되는 터널링 절연막과, 상기 플로팅 게이트와 상기 컨트롤 게이트 사이에 형성되는 유전체막을 포함하는 비휘발성 메모리 소자를 제공한다.
상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 소자분리막을 사이에 두고 분리되는 플로팅 게이트용 도전막을 형성하는 단계와, 상기 소자분리막을 일부 제거하여 상기 플로팅 게이트용 도전막의 상부 측면을 노출시키는 단계와, 상기 플로팅 게이트용 도전막의 상면 및 노출된 상부 측면에 캡핑막을 형성하는 단계와, 상기 소자분리막을 일부 제거하여 상기 플로팅 게이트용 도전막의 하부 측면을 노출시키는 단계와, 상기 캡핑막을 마스크로 상기 플로팅 게이트용 도전막을 등방성으로 식각하여 상기 플로팅 게이트용 도전막의 하부 측면에 등방성 공간부를 형성하는 단계와, 상기 캡핑막을 제거하는 단계와, 상기 등방성 공간부를 포함하는 구조물 상에 유전체막을 개재하여 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
본 발명에 의하면, 플로팅 게이트 측면에 등방성 공간부가 형성되어 플로팅 게이트와 컨트롤 게이트간 오버랩 면적이 증가되므로 커플링비가 향상된다. 그 결과, 소자의 동작 전압이 감소되고 소비 전력이 낮아져 저전력화가 가능해지는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리 소자는 메모리 셀이 형성되는 셀 영역(CELL)과 셀 영역(CELL) 이외의 주변 영역(PERI)을 갖는다.
셀 영역(CELL)에 형성되는 메모리 셀은, 트렌치 소자분리막(19A)에 의해 정해진 기판(10)의 액티브 영역 상에 형성되며 양측면에 등방성 공간부를 갖는 플로팅 게이트(FG)와, 플로팅 게이트(FG)의 등방성 공간부를 채우면서 플로팅 게이트(FG)의 측면 및 상면 상에 형성되는 컨트롤 게이트(CG)를 포함한다.
보다 구체적으로, 셀 영역(CELL)에 형성되는 메모리 셀은 양측면에 등방성 공간부가 형성된 플로팅 게이트(FG)를 갖는다.
플로팅 게이트(FG)는, 플로팅 게이트용 제 1 도전막(12)과 플로팅 게이트용 제 2 도전막(13)이 적층된 구조, 트렌치 소자분리막(19A)에 의해 정해진 액티브 영역 상에 터널링 절연막(11)을 개재하여 형성된다. 플로팅 게이트(FG)의 등방성 공간부는 플로팅 게이트(FG) 상부에 형성되는 컨트롤 게이트(CG)에 위해 채워진다.
컨트롤 게이트(CG)는, 플로팅 게이트(FG)의 등방성 공간부를 채우면서 플로팅 게이트(FG)의 상면 및 측면 상에 형성된다. 컨트롤 게이트(CG)와 플로팅 게이트(FG)는 그들 사이에 형성된 유전체막(22)에 의해 전기적으로 분리된다. 컨트롤 게이트(CG)는 트렌치 소자분리막(19A)을 사이에 두고 독립적으로 형성된 플로팅 게이트(FG) 및 이웃하는 컨트롤 게이트(CG)와 연결됨으로써 워드라인을 형성한다.
한편, 주변영역(PERI)에는 데이터를 저장하는 플로팅 게이트가 필요없는 트랜지스터가 형성된다. 주변영역(PERI)에 형성되는 트랜지스터는 플로팅 게이트용 제 2 도전막(13)과 컨트롤 게이트(CG) 사이의 유전체막(22)이 일부 또는 전부가 제거되어 전기적으로 1층의 게이트를 갖는 모스트랜지스터로서 동작하게 된다.
전술한 구조를 갖는 비휘발성 메모리 소자의 제조방법을 도 2a 내지 도 2k를 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a에 도시된 바와 같이, 셀 영역(CELL) 및 주변영역(PERI)의 기판(10) 상에 터널링 절연막(11)과 플로팅 게이트용 제 1, 제 2 도전막(12, 13)과, 식각정지막(14)과 하드마스크막(15, 16, 17)을 적층하고, 하드마스크막(17)상에 소자분리 영역을 정의하는 포토레지스트 패턴(PR1)을 형성한다.
식각정지막(14)은 질화막으로 형성할 수 있고, 하드마스크막(15, 16, 17)은 산화막(15)과 비정질카본막(Amorphous Carbon Layer, 16)과 실리콘산질화막(SiON, 17)을 적층하여 형성할 수 있다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(PR1)을 마스크로 하는 식각 공정으로 하드마스크막(17, 16, 15)과 식각정지막(14)을 패터닝한다.
상기 식각 공정은, 식각정지막(14)을 에치 스탑퍼(etch stpper)로 하여 하드마스크막(17, 16, 15)을 식각한 다음에 추가로 식각을 진행하여 식각정지막(14)을 식각하는 방식으로 진행될 수 있다.
이후, 남아있는 포토레지스트 패턴(PR1)을 제거한다.
도 2c에 도시된 바와 같이, 패터닝된 하드마스크막(15, 16, 17)을 마스크로 플로팅 게이트용 제 2, 제 1 도전막(13, 12)과 터널링 절연막(11) 및 기판(10) 일부를 식각하여 트렌치(18)를 형성한다.
상기 식각 공정 중에, 하드마스크막(15, 16, 17)이 일부 소실되며, 이에 따라 하드마스크막(15, 16, 17) 상부의 실리콘산질화막(17) 및 비정질카본막(16)이 제거될 수 있다.
도 2d에 도시된 바와 같이, 트렌치(18)를 포함한 전면에 소자분리용 절연막(19)을 형성한다.
소자분리용 절연막(19)은, 트렌치(18) 내부를 채우고 하드마스크막(15) 위에 일정 두께 이상 쌓이도록 충분한 두께로 형성된다.
도 2e에 도시된 바와 같이, 플로팅 게이트용 제 2 도전막(13)이 노출되도록 소자분리용 절연막(19)과 하드마스크막(15) 및 식각정지막(14)을 전면 식각하여 트렌치 소자분리막(19A)을 형성한다. 전면 식각 공정으로는 화학기계적연마(Chemical Mechanical Polishing) 공정을 사용할 수 있다.
상기 전면 식각 공정은, 식각정지막(14)을 타겟으로 하여 공정을 진행한 다음에 추가로 공정을 더 진행하여 식각정지막(14)을 제거하는 방식으로 진행될 수 있다.
도 2f에 도시된 바와 같이, 셀 영역(CELL)을 오픈하고 주변 영역(PERI)을 덮는 셀 오픈 마스크(Peri Closed Mask, PCL)를 형성한다.
셀 오픈 마스크(PCL)는 전면에 폴리실라잔막(polysilazane, 이하, PSZ라 함)을 형성하고, 셀 영역(CELL)에 형성된 PSZ막을 제거하여 형성할 수 있다.
그런 다음, 셀 오픈 마스크(PCL)를 식각 배리어로 셀 영역(CELL)의 트렌치 소자분리막(19A)을 일부 식각한다.
상기 공정 결과, 트렌치 소자분리막(19A)의 표면이 플로팅 게이트용 제 2 도전막(13)의 표면 아래로 내려가게 되어 플로팅 게이트용 제 2 도전막(13)의 상부 측면이 노출된다.
도 2g에 도시된 바와 같이, 셀 영역(CELL)의 플로팅 게이트용 제 2 도전막(13)의 상면 및 노출된 측면에 캡핑막(20)을 형성한다. 캡핑막(20)으로는 질화막을 사용할 수 있다.
갭핑막(20)은, 셀 영역(CELL) 상에 표면 굴곡을 따라 질화막을 형성하고, 플로팅 게이트용 제 2 도전막(13)의 상면 및 노출된 측면에 남도록 질화막을 선택적으로 제거하여 형성할 수 있다.
도 2h에 도시된 바와 같이, 셀 영역(CELL)의 트렌치 소자분리막(19A)을 일부 식각하여 캡핑막(20) 아래의 플로팅 게이트용 제 2, 제 1 도전막(13,12) 측면을 노출시킨다. 상기 식각 공정은 셀 오픈 마스크(PCL) 및 캡핑막(20)을 식각 배리어로 트렌치 소자분리막(19A)을 습식 식각하여, 진행할 수 있다.
그런 다음, 캡핑막(20)을 마스크로 하는 등방성 식각 공정으로 플로팅 게이트용 제 2, 제 1 도전막(13, 12)을 식각하여 플로팅 게이트용 제 2, 제 1 도전막(13, 12)의 측면에 등방성 공간부(21)를 형성한다.
위에서는 캡핑막(20) 아래의 플로팅 게이트용 제 2, 제 1 도전막(13, 12) 측면을 노출시키는 공정과 플로팅 게이트용 제 2, 제 1 도전막(13, 12)의 측면에 등방성 공간부(21)를 형성하는 공정을 별도로 진행하였으나, 한꺼번에 진행할 수도 있다. 이 경우, 등방성 공간부(21)는 셀 오픈 마스크(PCL) 및 캡핑막(20)을 마스크로 트렌치 소자분리막(19A)과 플로팅 게이트용 제 2, 제 1 도전막(13, 12)을 등방성으로 식각하여 형성된다.
도 2i에 도시된 바와 같이, 셀 오픈 마스크(PCL) 및 캡핑막(20)을 제거한다.
도 2j에 도시된 바와 같이, 결과물 상에 표면 굴곡을 따라서 유전체막(22)을 형성하고, 주변영역(PERI)의 유전체막(22)을 일부 또는 전부 제거한다.
그런 다음, 전면에 컨트롤 게이트용 도전막(23)을 형성한다.
컨트롤 게이트용 도전막(23)은, 플로팅 게이트용 제 2, 제 1 도전막(13, 12)의 등방성 공간부(21) 및 플로팅 게이트용 제 2, 제 1 도전막(13, 12) 사이의 공간을 채우고, 플로팅 게이트용 제 2 도전막(13) 상부에 일정 두께 이상 쌓이도록 형성한다.
도 2k에 도시된 바와 같이, 컨트롤 게이트용 도전막(23)부터 플로팅 게이트용 제 1 도전막(12)까지의 적층 구조물을 패터닝하여 셀 영역(CELL)에 플로팅 게이트(FG)와 컨트롤 게이트(CG)가 적층된 구조의 게이트를 형성한다.
발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 터널링 절연막
19A : 트렌치 소자분리막
20 : 캡핑막
21 : 등방성 공간부
22 : 유전체막
FG : 플로팅 게이트
CG : 컨트롤 게이트
Claims (7)
- 소자분리막에 의해 정의된 액티브 영역을 갖는 기판;상기 기판의 액티브 영역 상에 형성되며 양측면에 등방성 공간부를 갖는 플로팅 게이트;상기 플로팅 게이트의 상기 등방성 공간부를 채우면서 상기 플로팅 게이트의 측면 및 상면 상에 형성되는 컨트롤 게이트;상기 기판과 상기 플로팅 게이트 사이에 형성되는 터널링 절연막;상기 플로팅 게이트와 상기 컨트롤 게이트 사이에 형성되는 유전체막을 포함하는 비휘발성 메모리 소자.
- 기판 상에 소자분리막을 사이에 두고 분리되는 플로팅 게이트용 도전막을 형성하는 단계;상기 소자분리막을 일부 제거하여 상기 플로팅 게이트용 도전막의 상부 측면을 노출시키는 단계;상기 플로팅 게이트용 도전막의 상면 및 노출된 상부 측면에 캡핑막을 형성하는 단계;상기 소자분리막을 일부 제거하여 상기 플로팅 게이트용 도전막의 하부 측면을 노출시키는 단계;상기 캡핑막을 마스크로 상기 플로팅 게이트용 도전막을 등방성으로 식각하여 상기 플로팅 게이트용 도전막의 하부 측면에 등방성 공간부를 형성하는 단계;상기 캡핑막을 제거하는 단계; 및상기 등방성 공간부를 포함하는 구조물 상에 유전체막을 개재하여 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 셀 영역 및 주변영역의 기판 상에 소자분리막을 사이에 두고 분리되는 플로팅 게이트용 도전막을 형성하는 단계;상기 셀 영역의 상기 소자분리막을 일부 제거하여 상기 셀 영역의 상기 플로팅 게이트용 도전막의 상부 측면을 노출시키는 단계;상기 셀 영역의 상기 플로팅 게이트용 도전막의 상면 및 노출된 상부 측면에 캡핑막을 형성하는 단계;상기 셀 영역의 상기 소자분리막을 일부 제거하여 상기 플로팅 게이트용 도전막의 하부 측면을 노출시키는 단계;상기 캡핑막을 마스크로 상기 셀 영역의 상기 플로팅 게이트용 도전막을 등방성으로 식각하여 상기 플로팅 게이트용 도전막의 하부 측면에 등방성 공간부를 형성하는 단계;상기 캡핑막을 제거하는 단계; 및상기 등방성 공간부를 포함하는 구조물 상에 유전체막을 개재하여 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 2항 또는 제 3항에 있어서,상기 캡핑막으로 질화막을 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 2항 또는 제 3항에 있어서,상기 컨트롤 게이트용 도전막을 상기 플로팅 게이트용 도전막의 등방성 공간부 및 상기 플로팅 게이트용 도전막 사이의 공간을 채우고, 상기 플로팅 게이트용 도전막 상부에 일정 두께 이상 쌓이도록 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 2항 또는 제 3항에 있어서,상기 플로팅 게이트용 도전막의 하부 측면을 노출시키는 단계와 상기 플로팅 게이트용 도전막의 하부 측면에 등방성 공간부를 형성하는 단계를 동시에 진행하는 비휘발성 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 플로팅 게이트용 도전막을 형성한 후에 상기 셀 영역을 오픈하고 상기 주변영역을 덮는 셀 오픈 마스크를 형성하는 단계를 더 포함하고,상기 셀 오픈 마스크로 상기 주변영역을 덮은 상태로 상기 셀 영역의 상기 플로팅 게이트용 도전막의 상부 측면을 노출시키는 단계부터 상기 등방성 공간부를 형성하는 단계까지를 진행하며,상기 컨트롤 게이트용 도전막을 형성하는 단계 이전에 상기 셀 오픈 마스크를 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
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|---|---|---|---|
| KR1020090024961A KR20100106780A (ko) | 2009-03-24 | 2009-03-24 | 비휘발성 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
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| KR20100106780A true KR20100106780A (ko) | 2010-10-04 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101944738B1 (ko) | 2018-06-05 | 2019-04-17 | 피경문 | 해류발전장치 |
| KR20200016457A (ko) | 2018-08-07 | 2020-02-17 | 피경원 | 해류발전장치 |
| KR20200121271A (ko) | 2018-08-07 | 2020-10-23 | 피경원 | 해류발전장치 |
| CN112530963A (zh) * | 2019-09-19 | 2021-03-19 | 中芯国际集成电路制造(北京)有限公司 | 闪存器件及其制作方法 |
-
2009
- 2009-03-24 KR KR1020090024961A patent/KR20100106780A/ko not_active Application Discontinuation
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